KR100287058B1 - 레티클, 반도체 기판 및 반도체 칩 - Google Patents

레티클, 반도체 기판 및 반도체 칩 Download PDF

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Abstract

본 발명은 레티클(reticle), 반도체 웨이퍼 및 반도체 칩 상의 경사 패턴의 선폭의 측정 오차를 저감할 수 있는 레티클, 반도체 웨이퍼 및 반도체 칩을 제공하는 것을 목적으로 한다.
이를 위하여, 본 발명에서는, 레티클에 전사해야할 패턴이 형성된 전사 영역 및 전사 영역의 주위를 둘러싸도록 주변 영역이 획정되어 있다. 레티클의 면내에 1개의 가상적인 기준선을 획정하는 기준 마크가 형성되어 있다. 전사 영역 내에, 기준선에 대하여 경사 방향으로 긴 직선상 부분을 포함하는 전사 패턴이 배치되어 있다. 주변 영역 내에, 전사 패턴의 직선상 부분에 평행하거나 수직인 가상 직선을 따라서 1조의 방향 특정용 마크가 배치되어 있다.

Description

레티클, 반도체 기판 및 반도체 칩
본 발명은, 레티클, 반도체 웨이퍼 및 반도체 칩에 관한 것으로, 특히 회로 패턴의 선폭의 측정을 행하기 적합한 레티클, 반도체 웨이퍼 및 반도체 칩에 관한 것이다.
근년의 집적 회로 장치의 집적도의 향상에 수반하여, 패턴 룰이 서브마이크론으로 되어 갔다. 서브마이크론의 패턴을 갖는 집적 회로 장치를 신뢰성 높게 제작하기 위해서는, 패턴 폭의 정밀한 측정이 빠질 수 없다. 예를 들어, 레티클 제조 후에 각 패턴 폭을 측정한다. 또한, 집적 회로 장치의 제조 공정에 있어서는, 포토리소그래픽, 에칭 등이 종료하면, 후공정으로 진행하기 전에, 레지스터 패턴, 회로 패턴의 선폭을 검사한다.
도 7은 레티클의 선폭 측정 장치의 개략도를 나타낸다. 조명광(50)이 콘덴서렌즈(51)를 통해서 레티클 재치대(52)에 재치된 레티클을 조명한다. 레티클에 형성된 패턴은, 대물 렌즈(53), 릴-렌즈(54), 미러(55), 이미지로테이터(56), 릴-렌즈(57), 미러(58, 59) 및 릴-렌즈(60)로 된 광학계에 의해 확대되어, 슬릿 미러(61) 상에 결상한다. 예를 들어, 약 80배로 확대된다.
레티클 재치대(52)는, 레티클을 그 면에 평행한 평면(xy평면)을 따라 이동시킬 수 있다. 레티클을 xy면내에서 이동시킴으로써, 레티클에 형성되어 있는 소망의 패턴을 슬릿 미러(61) 상에 결상시킬 수 있다. 슬릿 미러(61) 상에 투영된 상은, 광학계(63)에 의해 관찰할 수 있다.
슬릿 미러(61)에는, 수직 방향으로 연재하는 1개의 슬릿이 형성되어 있다. 슬릿을 투과한 광이 포토멀티플라이어(photomultiplier)(62)에 의해 전기 신호로 변환된다. 슬릿 미러(61)를 결상면을 따라서 수평 방향으로 주사하면, 확대상의 명암에 따른 전기 신호가 얻어진다.
측정하려는 직선 패턴의 확대상이 슬릿과 평행인 경우에는, 얻어진 전기 신호의 변화에서 패턴 폭을 구할 수 있다. 패턴의 확대상과 슬릿이 평행이 아닌 경우에는, 이미지로테이터(56)를 광폭의 둘레로 회전시킨다. 이미지로테이터(56)를 회전시킴으로써, 확대상도 회전하여, 패턴의 상과 슬릿을 평행하게 배치할 수 있다.
일반적으로, 레티클의 스테퍼 위치 맞춤용의 기준선에 평행하거나 수직인 패턴에 대해서는, 도 7에 있어서 슬릿 미러(61)의 슬릿에 평행한 상이 얻어진다. 기준선에 대해서 경사인 패턴의 선폭을 측정하는 경우에는, 이미지로테이터(56)를 회전시켜, 패턴의 확대상과 슬릿을 평행하게 할 필요가 있다.
이미지로테이터(56)의 회전은, 패턴의 확대상을 보면서 측정자가 행한다. 패턴의 확대상과 슬릿의 관계가 평행에서 어긋나 있으면, 정확한 선폭의 측정을 행할 수 없다. 따라서, 경사 패턴의 선폭의 측정에 있어서는, 측정자의 숙련도 등의 개인차가 생긴다. 또한, 동일한 측정자가 행하여도, 측정할 때마다, 측정치에 편차가 생긴다.
본 발명의 목적은, 레티클, 반도체 웨이퍼 및 반도체 칩 상의 경사 패턴의 선폭의 측정 오차를 저감할 수 있는 레티클, 반도체 웨이퍼 및 반도체 칩을 제공하는 것이다.
도 1은 본 발명의 실시예에 의한 레티클의 모식적인 평면도.
도 2는 본 발명의 다른 실시예에 의한 레티클의 모식적인 평면도.
도 3은 본 발명의 다른 실시예에 의한 레티클의 모식적인 평면도.
도 4는 본 발명의 다른 실시예에 의한 레티클의 모식적인 평면도.
도 5는 본 발명의 다른 실시예에 의한 반도체 웨이퍼의 모식적인 평면도.
도 6은 본 발명의 다른 실시예에 의한 반도체 칩의 모식적인 평면도.
도 7은 본 발명의 실시예에서 사용하는 선폭 측정 장치의 개략도.
〈도면의 주요 부분에 대한 부호의 설명〉
1...레티클
2...디바이스 영역
3...스크라이브 영역(scribe region)
4...차광 영역
5...투광 영역
6...스테퍼 얼라인먼트 마크
7...기준선
10, 20...회로 패턴
11, 21...가상 직선
12, 22...방향 특정용 마크
40...칩 영역
42...가상 직선
43...방향 특정용 마크
44...스크라이브 영역
45...단위 영역
50...조명광
51...콘덴서 렌즈
52...레티클 재치대
53...대물 렌즈
54, 57, 60...릴-렌즈
55, 58, 59...미러
56...이미지로테이터
61...슬릿 미러
62...포토멀티플라이어(photomultiplier)
63...광학계
본 발명의 일 관점에 의하면, 전사해야할 패턴이 형성된 전사 영역, 및 상기 전사 영역의 주위를 둘러싸도록 배치된 주변 영역이 획정된 레티클에 있어서, 레티클의 면내에 1개의 가상적인 기준선을 획정하는 기준 마크와, 상기 전사 영역 내에 형성되고, 상기 기준선에 대해서 경사 방향으로 긴 직선상 부분을 포함하는 전사 패턴과, 상기 주변 영역 내에, 상기 전사 패턴의 직선상 부분에 평행하거나 수직인 어떤 가상 직선을 따라 배치된 1조의 방향 특정용 마크를 갖는 레티클이 제공된다.
가상 직선을 따라 배치된 방향 특정용 마크를 관찰함으로써, 전사 패턴의 길이 방향의 방향을 고정확도로 검출할 수 있다. 전사 패턴의 방향을 고정확도로 검출할 수 있으므로, 그 선폭의 측정 정확도를 향상시킬 수 있게 된다.
본 발명의 다른 관점에 의하면, 전자 회로 패턴을 형성된 단위 칩 영역이 행렬 상으로 배열되고, 상호 인접하는 단위 칩 영역 사이에 스크라이브 영역이 확보된 반도체 기판에 있어서, 상기 단위 칩 영역 내에 형성되고, 상기 단위 칩이 배열하는 행방향 및 열방향에 대해서 경사인 방향으로 긴 직선상 부분을 포함하는 회로 패턴과, 상기 스크라이브 영역 내에, 상기 회로 패턴의 직선상 부분에 평행하거나 수직인 어떤 가상 직선을 따라 배치된 1조의 방향 특정용 마크를 갖는 반도체 기판이 제공된다.
본 발명의 다른 관점에 의하면, 어떤 회로 패턴이 행렬상으로 반복하여 배치되고, 각 반복 단위 내에 행방향 및 열방향에 대하여 경사인 방향으로 긴 직선상 패턴을 포함하는 집적 회로 패턴과, 상기 반복 단위가 행렬상으로 배열된 영역의 외측에, 상기 직선상 패턴에 평행하거나 수직인 어떤 가상 직선을 따라서 배치된 1조의 방향 특정용 마크를 갖는 반도체 칩이 제공된다.
가상 직선을 따라 배치된 방향 특정용 마크를 관찰함으로써, 회로 패턴의 길이 방향의 방향을 고정확도로 검출할 수 있다. 회로 패턴의 방향이 고정확도로 검출될 수 있으므로, 그 선폭의 측정 정확도를 향상시킬 수 있게 된다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1은, 본 발명의 제1 실시예에 의한 레티클의 평면도를 도식적으로 나타낸다. 거의 정방형의 레티클(1)의 중앙부에 디바이스 영역(2)이 획정되고, 그 주위를 스크라이브 영역(scribe region)(3) 및 차광 영역(4)이 순번으로 둘러싸여 있다. 디바이스 영역(2)에는, 반도체 웨이퍼에 전사해야 할 회로 패턴이 형성되어 있다. 스크라이브 영역(3)은 반도체 웨이퍼를 스크라이브하여 칩으로 분할하는 경우의 스크라이브된 영역에 대응한다. 스크라이브 영역(3)에는, 버니어 패턴(vernier pattern) 등의 전사 패턴이 형성되어 있는 경우가 있다.
차광 영역(4)은, 노광광을 차광한다. 차광 영역(4)에 둘러싸인 디바이스 영역(2)과 스크라이브 영역(3)에 형성된 패턴이 반도체 웨이퍼로 전사된다. 차광 영역(4)의 외측에는 투명한 투광 영역(5)이 획정되어 있다.
레티클(1)을 스테퍼에 고정하는 경우에 위치 결정을 행하기 위한 1조의 스테퍼 얼라인먼트 마크(6)가 투광 영역(5) 내에 형성되어 있다. 1조의 스테퍼 얼라인먼트 마크(6)를 잇는 가상적인 직선에 의해 레티클 면내에 기준선(7)이 획정된다. 기준선(7)은, 통상 레티클의 외주를 획정하는 어느 것인가의 직선과 평행이다.
레티클(1)의 디바이스 영역(2) 내에, 직선상의 회로 패턴(10 및 20)이 형성되어 있다. 도 1에서는, 설명의 편의상, 실제의 회로 패턴보다도 크게 표시되어 있다. 또한, 회로 패턴(10 및 20)은, 고립된 패턴이어도 좋고, 복잡한 패턴의 일부여도 좋다.
회로 패턴(10)을, 그 길이 방향으로 연장한 가상적인 직선(11)을 고려한다. 투광 영역(5) 내에, 가상 직선(11)에 따르고, 또한 디바이스 영역(2)이 끼도록, 1조의 방향 특정용 마크(12)가 배치되어 있다. 회로 패턴(20)의 길이 방향으로 평행한 가상적인 직선(21)을 고려한다. 투광 영역(5) 내에, 가상 직선(21)을 따르고, 또한 디바이스 영역(2)이 끼도록, 1조의 방향 특정용 마크(22)가 배치되어 있다.
다음으로, 도 7의 선폭 측정 장치를 사용하여 도 1에 나타낸 레티클(1)의 회로 패턴(10)의 선폭을 측정하는 방법을 설명한다. 도 7의 선폭 측정 장치의 측정 원리는 이미 설명했으므로, 여기서는 생략한다.
도 7에 나타낸 레티클 재치대(52)에 도 1의 레티클(1)을 재치한다. 이 경우, 레티클(1)의 기준선(7)이 x축과 평행하게 되도록 한다. 레티클(1)을 xy면 내에서 이동시켜서, 회로 패턴(10)을 슬릿 미러(61) 상에 결상시킨다. 이 경우, 회로 패턴(10)의 확대상은, 슬릿에 대해서 경사로 투영된다. 이대로는 선폭을 측정할 수 없다.
회로 패턴(10)의 선폭을 측정하기 위해서는, 회로 패턴(10)과 슬릿 미러(61)의 슬릿을 평행하게 할 필요가 있다. 이하, 슬릿과 회로 패턴(10)을 평행하게 하는 방법을 설명한다.
도 7에 나타낸 선폭 측정 장치는, 레티클 재치대(52)에 재치된 레티클에 형성된 여러 가지의 패턴의 (x, y) 좌표를 측정할 수 있다. 레티클(1)의 방향 특정용 마크(12)의 각각의 (x, y) 좌표를 구한다. 이 2개의 (x, y) 좌표에서 가상 직선(11)의 경사를 계산하여, 이 경사에 상당하는 각도만큼, 이미지로테이터(56)를 회전시킨다. 이와 같이 하여, 회로 패턴(10)과 슬릿 미러(61)를 평행하게 할 수 있다.
가상 직선(11)과 슬릿이 평행한 상태를 유지한 채, 회로 패턴(10)의 확대상을 슬릿 미러(61)의 슬릿에 대응하는 위치에 투영한다. 슬릿 미러(61)를 주사하여 회로 패턴(10)의 확대상에 대응하는 전기 신호를 얻는다. 이 전기 신호에서 회로 패턴(10)의 선폭을 알 수 있다.
일반적으로, 회로 패턴(10)의 길이는, 방향 특정용 마크(12)를 잇는 가상 직선(11)의 길이에 비하여 극히 짧다. 회로 패턴(10)의 확대상만을 관찰하면서 슬릿 미러(10)의 슬릿과 확대상의 평행 위치 맞춤을 행하는 것은 용이하지 않고, 오차도 크게 된다. 이에 대하여, 회로 패턴(10)보다도 긴 가상 직선(11)을 기준으로 위치 맞춤을 행함으로써, 슬릿 미러(61)의 슬릿과 회로 패턴(10)의 확대상을, 보다 정확도 좋게 평행하게 위치 맞춤 할 수 있게 된다.
이상, 방향 특정용 마크(12)가 회로 패턴(10)의 연장선상에 배치되어 있는 경우를 설명했지만, 반드시 연장선상에 배치되어 있을 필요는 없다. 회로 패턴(20)과 방향 특정용 마크(22)의 관계와 같이, 1조의 방향 특정용 마크(22)를 잇는 가상 직선(21)이, 그에 대응하는 회로 패턴(20)과 평행하게 되도록 한 관계로 하여도 좋다. 이 경우에도, 가상 직선(21)을 관찰하면서 슬릿 미러(61)의 슬릿과 회로 패턴(20)의 확대상과의 평행 위치 맞춤을 고정확도로 행할 수 있다.
다음에, 상기 실시예의 효과에 대해서 설명한다.
도 1에 나타낸 기준선(7)에 평행한 직선 패턴의 선폭을 측정하는 경우에는, 기준선(7)과 슬릿 미러(61)의 슬릿이 평행하게 되도록 위치 맞춤을 행한다. 이 방법에서 폭 2㎛의 패턴의 선폭을 2인의 측정자가 복수회 측정한 바, 약 13㎚의 편차가 있었다. 또한, 방향 특정용 마크를 사용하지 않고, 폭 2㎛의 경사 패턴에 대해서 마찬가지의 측정을 행한 바, 측정치의 편차는 약 30㎚였다.
상기 실시예에 의한 방법을 사용하여 슬릿 미러(61)의 슬릿과 확대상과의 평행 위치 맞춤을 행함으로써, 기준선(7)에 평행한 회로 패턴의 경우와 같은 정도의 정확도가 기대될 수 있을 것이다.
도 1에서는, 방향 특정용 마크의 형상을 거의 장방형으로 한 경우를 나타냈지만, 그 외의 형상으로 하여도 좋다. 복수의 회로 패턴에 각각 대응하도록 복수조의 방향 특정용 마크가 형성된 경우, 방향 특정용 마크가 어느 조에 속하는가 식별 가능하도록, 조마다 마크의 형상을 다르게 하여도 좋다. 예를 들어, 조마다 다른 숫자, 알파벳 등의 형상으로 하여도 좋다. 이와 같이, 마크의 형상을 다르게 함으로써, 어떤 조에 속하는 마크를 다른 조의 마크와 구별하여 용이하게 찾아낼 수 있다.
도 1에서는, 방향 특정용 마크를 잇는 가상 직선과 회로 패턴을 일치 또는 평행하게 한 경우를 설명했지만, 양자가 직교하도록 하여도 좋다.
도 2는, 방향 특정용 마크를 잇는 가상 직선과, 그것에 대응하는 회로 패턴을 직교시킨 경우의 레티클의 평면도를 모식적으로 나타낸다. 도 1의 경우와 마찬가지로, 레티클(1)에, 디바이스 영역(2), 스크라이브 영역(3), 차광 영역(4), 및 투광 영역(5)이 획정되어 있다.
디바이스 영역(2) 내에 직선상의 경사 회로 패턴(10a 및 20a)이 형성되어 있다. 회로 패턴(10a)에 직교하는 가상 직선(11a)을 따르고, 또한 디바이스 영역(2)이 끼도록, 투광 영역(5) 내에 1조의 방향 특정용 마크(12a)가 형성되어 있다. 마찬가지로, 회로 패턴(20a)에 직교하는 가상 직선(21a)에 따르도록, 투광 영역(5) 내에 1조의 방향 특정용 마크(22a)가 형성되어 있다.
도 2에 나타낸 레티클의 회로 패턴(10a 또는 20a)의 선폭을 측정하는 경우에는, 도 7의 슬릿 미러(61) 상에 있어서, 가상 직선(11a 또는 21a)과 슬릿을 직교시키면 좋다. 슬릿 미러(61) 상에, 슬릿에 직교하는 직선을 설치하여 둠으로써, 가상 직선(11a 또는 21a)과 슬릿이 직교하도록 용이하게 위치 맞춤을 할 수 있다.
이 경우에도, 가상 직선(11a 및 21a)의 길이가, 회로 패턴(10a 및 20a)의 길이보다도 길기 때문에, 도 1의 경우와 마찬가지로, 고정확도로 선폭을 측정하는 것이 가능하게 된다.
도 1 및 도 2에서는, 회로 패턴의 방향 특정용 마크를 투광 영역(5) 내에 배치한 경우를 설명했지만, 스크라이브 영역(3) 내에 배치하여도 좋고, 디바이스 영역(2) 내의 주변 근방에 배치하여도 좋다.
도 3은, 회로 패턴(10b 및 20b)에 각각 대응하는 방향 특정용 마크(12b 및 22b)를 스크라이브 영역(3) 내에 배치한 경우를 나타낸다. 도 4는, 회로 패턴(10c 및 20c)에 각각 대응하는 방향 특정용 마크(12c 및 22c)를, 디바이스 영역(2) 내의 주변 근방에 배치한 경우를 나타낸다. 동시에, 디바이스 영역(2), 스크라이브 영역(3), 차광 영역(4), 및 투광 영역(5)의 구성은, 도 1의 경우와 마찬가지이다.
도 3에서는, 방향 특정용 마크를 잇는 가상 직선과 회로 패턴이 일치하거나 평행한 경우를 나타냈지만, 양자가 직교하도록 하여도 좋다. 또한, 도 4에서는, 방향 특정용 마크를 잇는 가상 직선과 회로 패턴이 직교하는 경우를 나타냈지만, 양자가 평행하게 되도록 하여도 좋다.
도 1∼도 4에서는, 레티클에 형성된 회로 패턴의 선폭을 측정하는 경우를 설명했다. 이하, 반도체 웨이퍼에 형성된 회로 패턴의 선폭을 측정하는 경우에 대해서 설명한다.
도 5a는, 반도체 웨이퍼의 개략 평면도를 나타낸다. 반도체 웨이퍼(30)의 표면에 칩 영역(40)이 행렬상으로 배치되어 있다. 상호 인접하는 칩 영역(40)의 사이에, 스크라이브 영역(44)이 확보되어 있다.
도 5b는, 도 5a의 1개의 칩 영역(40)을 확대한 평면도를 모식적으로 나타낸다. 칩 영역(40) 내에 직선상의 회로 패턴(41)이 형성되어 있다. 회로 패턴(41)은, 칩 영역(40)이 배열되는 행방향 및 열방향에 대해서 경사져 배치되어 있다. 회로 패턴(41)에 평행한 가상 직선(42)을 고려한다. 가상 직선(42)에 따르고, 또한 칩 영역(40)이 끼도록, 스크라이브 영역(44) 내에 1조의 방향 특정용 마크(43)가 형성되어 있다.
회로 패턴(41)의 선폭을, 주사형 전자 현미경을 사용하여 측정하는 경우, 전자빔의 주사 방향과 회로 패턴을 직교시키는 것이 바람직하다. 가상 직선(42)을 관찰하면서 전자빔의 주사 방향과 회로 패턴의 각도를 용이하게 미세 조정할 수 있다. 회로 패턴(41)과 전자빔의 주사 방향을 고정확도로 직교시킬 수 있으므로, 선폭의 측정 정확도를 향상시키는 것이 가능하게 된다.
도 6은, 방향 특정용 마크가 칩 영역에 배치되어 있는 경우를 나타낸다. 칩 영역(40) 내에, 어떤 회로 패턴을 갖는 단위 영역(45)이, 행렬상으로 반복하여 배열되어 있다. 각 단위 영역(45) 내에는, 동일한 회로 패턴이 형성되어 있다.
각 단위 영역(45) 내에, 직선상의 회로 패턴(41a)이 형성되어 있다. 회로 패턴(41a)은, 단위 영역(45)이 배열하는 행방향 및 열방향에 대해서 경사져 배치되어 있다. 회로 패턴(41a)에 평행한 가상 직선(42a)을 고려한다. 가상 직선(42a)에 따르도록, 칩 영역(40)의 외주 근방에 방향 특정용 마크(43a)가 배치되어 있다. 방향 특정용 마크(43a)를 표지로서, 전자빔의 주사 방향과 회로 패턴(41a)의 각도를 미세 조정함으로써, 고정확도로 회로 패턴(41a)의 선폭을 측정할 수 있다.
이상 실시예에 따라서 본 발명을 설명했지만, 본 발명은 이들에 제한되는 것은 아니다. 예를 들어, 여러 가지의 변경, 개량, 조합 등이 가능한 것은 당업자에게 자명하다.
이상 설명한 바와 같이, 본 발명에 의하면, 직선상의 경사 패턴의 방향을, 그것에 평행한, 또는 직교하는 가상 직선상의 마크를 관찰하여 검출한다. 이로 인해, 고정확도로 경사 패턴의 방향을 검출할 수 있고, 그 선폭의 측정 정확도를 향상시키는 것이 가능하게 된다.

Claims (9)

  1. 전사해야 할 패턴이 형성된 전사 영역, 및 상기 전사 영역의 주변을 둘러싸도록 배치된 주변 영역이 획정된 레티클에 있어서, 레티클의 면내에 1개의 가상적인 기준선을 획정하는 기준 마크와; 상기 전사 영역 내에 형성되고, 상기 기준선에 대하여 경사진 방향으로 긴 직선 형상 부분을 포함하는 전사 패턴; 및 상기 주변 영역 내에, 상기 전사 패턴의 직선 형상 부분에 평행하거나 수직인 어떤 가상 직선을 따라서 배치된 1조의 방향 특정용 마크를 갖는 것을 특징으로 하는 레티클.
  2. 제1항에 있어서, 상기 주변 영역이, 내주 측에 배치되어 광을 차단하는 차광 영역과, 상기 차광 영역을 둘러싸도록 배치된 투광 영역을 포함하고, 상기 방향 특정용 마크가 상기 투광 영역 내에 배치되어 있는 것을 특징으로 하는 레티클.
  3. 제1항에 있어서, 상기 전사 영역이, 집적 회로 패턴을 형성한 디바이스 영역과, 상기 디바이스 영역을 둘러싸는 스크라이브 영역을 포함하고, 상기 전사 패턴이 상기 디바이스 영역 내에 배치되고, 상기 방향 특정용 패턴이 상기 스크라이브 영역 내에 배치되어 있는 것을 특징으로 하는 레티클.
  4. 제1항에 있어서, 상기 전사 영역이, 집적 회로 패턴을 형성한 디바이스 영역과, 상기 디바이스 영역을 둘러싸는 스크라이브 영역을 포함하고, 상기 전사 패턴이, 상기 디바이스 영역에 행렬상으로 반복하여 배열되고, 상기 방향 특정용 마크가, 상기 디바이스 영역 내에 상기 전사 패턴이 반복하여 배열하고 있는 영역의 외측에 배치되어 있는 것을 특징으로 하는 레티클.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 전사 패턴이 복수개 형성되고, 각 전사 패턴에 1조의 방향 특정용 마크가 대응하도록 복수조의 방향 특정용 마크가 배치되고, 각 마크가 어떤 조에 속하는가를 식별 가능하도록 각 마크의 형상이 정해져 있는 것을 특징으로 하는 레티클.
  6. 전자 회로 패턴을 형성한 단위 칩 영역이 행렬상으로 배열되고, 상호 인접하는 단위 칩 영역의 사이에 스크라이브 영역이 확보된 반도체 기판에 있어서, 상기 단위 칩 영역 내에 형성되고, 상기 단위 칩 영역이 배열되는 행 방향 및 열 방향에 대해 경사진 방향으로 긴 직선 형상 부분을 포함하는 회로 패턴; 및 상기 스크라이브 영역 내에, 상기 회로 패턴의 직선 형상 부분에 평행하거나 수직인 어떤 가상 직선을 따라서 배치된 1조의 방향 특정용 마크를 갖는 것을 특징으로 하는 반도체 기판.
  7. 제6항에 있어서, 상기 회로 패턴이 복수개 형성되고, 각 회로 패턴에 1조의 방향 특정용 마크가 대응하도록 복수 조의 방향 특정용 마크가 배치되고, 각 마크가 어떤 조에 속하는가 식별 가능하도록 각 마크의 형상이 정해져 있는 것을 특징으로 하는 반도체 기판.
  8. 어떤 회로 패턴이 행렬상으로 반복하여 배열되고, 각 반복 단위 내에 행 방향 및 열 방향에 대해 경사진 방향으로 긴 직선 형상 패턴을 포함하는 집적 회로 패턴; 및 상기 반복 단위가 행렬상으로 배열된 영역의 외측에, 상기 직선 형상 패턴에 평행하거나 수직인 어떤 가상 직선을 따라서 배치된 1조의 방향 특정용 마크를 갖는 것을 특징으로 하는 반도체 칩.
  9. 제8항에 있어서, 상기 회로 패턴이 각 반복 단위 내에 복수개 형성되고, 1개의 반복 단위 내의 각 회로 패턴에 1조의 방향 특정용 마크가 대응하도록 복수 조의 방향 특정용 마크가 배치되고, 각 마크가 어떤 조에 속하는가 식별 가능하도록 각 마크의 형상이 정해져 있는 것을 특징으로 하는 반도체 칩.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342735B1 (en) * 1999-09-01 2002-01-29 International Business Machines Corporation Dual use alignment aid
US7914755B2 (en) * 2001-04-12 2011-03-29 Eestor, Inc. Method of preparing ceramic powders using chelate precursors
US7089677B2 (en) * 2004-05-05 2006-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for calibrating alignment mark positions on substrates
US7648687B1 (en) 2006-06-15 2010-01-19 Eestor, Inc. Method of purifying barium nitrate aqueous solution
US7993611B2 (en) * 2006-08-02 2011-08-09 Eestor, Inc. Method of preparing ceramic powders using ammonium oxalate
US20120049186A1 (en) * 2010-08-31 2012-03-01 Li Calvin K Semiconductor structures
JP6424143B2 (ja) * 2015-04-17 2018-11-14 株式会社ニューフレアテクノロジー 検査方法およびテンプレート
KR102403730B1 (ko) * 2018-01-22 2022-05-30 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06267819A (ja) * 1993-03-12 1994-09-22 Toshiba Corp 位置合わせ方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4134066A (en) * 1977-03-24 1979-01-09 International Business Machines Corporation Wafer indexing system using a grid pattern and coding and orientation marks in each grid cell
JPS57138134A (en) * 1981-02-20 1982-08-26 Nippon Kogaku Kk <Nikon> Positioning device
US4794648A (en) * 1982-10-25 1988-12-27 Canon Kabushiki Kaisha Mask aligner with a wafer position detecting device
JP2530587B2 (ja) * 1983-11-26 1996-09-04 株式会社ニコン 位置決め装置
JPH0616478B2 (ja) * 1983-12-19 1994-03-02 株式会社ニコン 投影露光装置の位置合せ装置
JP2652015B2 (ja) * 1987-04-07 1997-09-10 セイコーエプソン株式会社 半導体装置
JP2710935B2 (ja) * 1987-08-08 1998-02-10 三菱電機株式会社 半導体装置
US5003374A (en) * 1988-05-23 1991-03-26 North American Philips Corporation Semiconductor wafer
DE4038723A1 (de) * 1990-12-05 1992-06-11 Bosch Gmbh Robert Auf einer platte gemeinsam hergestellte und danach vereinzelte, gleichartige halbleiter-chips mit indizierung
JP3115107B2 (ja) * 1992-07-02 2000-12-04 株式会社東芝 レチクルとそのレチクルを用いた半導体装置およびその製造方法
JP2790416B2 (ja) * 1993-08-26 1998-08-27 沖電気工業株式会社 アライメントマーク配置方法
US5777392A (en) * 1995-03-28 1998-07-07 Nec Corporation Semiconductor device having improved alignment marks
US5702567A (en) * 1995-06-01 1997-12-30 Kabushiki Kaisha Toshiba Plurality of photolithographic alignment marks with shape, size and spacing based on circuit pattern features
JP2870461B2 (ja) * 1995-12-18 1999-03-17 日本電気株式会社 フォトマスクの目合わせマーク及び半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06267819A (ja) * 1993-03-12 1994-09-22 Toshiba Corp 位置合わせ方法

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Publication number Publication date
KR19980063360A (ko) 1998-10-07
US5929529A (en) 1999-07-27
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US6097102A (en) 2000-08-01

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