KR100282564B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 대상물을 가볍게 에칭하는 라이트 에칭 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이고, 실리콘에 손상을 적게 입히며 퇴적 실리콘 산화막에 대해 충분한 에칭 속도 비를 계속 유지하면서 고체 실리콘을 산화함으로써 생성한 실리콘 산화막을 에칭할 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명은 냉각 수단을 구비한 시테이지상에 설치되고 표면에 얇은 산화막을 갖는 반도체 웨이퍼를 소정 온도로 냉각시키는 공정과, 수소와 수증기를 함유하는 가스에 에너지를 가하여 플라즈마화 하는 공정과, 상기 플라즈마의 하류에 또 플라즈마 중에서 발생한 전자나 수소 이온이 거의 소멸한 영역에서 불화 질소 함유 가스를 첨가하는 공정과, 상기 불화 질소 함유 가스를 첨가한 가스 흐름을 상기 반도체 웨이퍼 표면에 전달하여 상기 반도체 웨이퍼를 상기 소정 온도로 계속 냉각하여 상기 얇은 산화막을 에칭하는 공정으로 된 것을 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 대상물을 가볍게 에칭하는 라이트 에칭 공정(light etching process)을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 집적 회로 장치의 집적도의 향상을 위해, 트랜지스터 등의 회로 구성 요소의 치수가 계속 축소되고 있다. 회로 구성 요소의 치수를 축소하면, 접촉 면적도 감소한다. 실리콘 표면이 대기에 노출되거나 산 등의 약품에서 처리되면, 그 표면에는 용이하게 자연 산화막(화학 산화막을 포함)이 발생한다. 접촉 영역의 표면에 자연 산화막이 존재하는 상태에서 전극 형성 등을 행하면, 접촉 저항이 증대되어 반도체 장치의 성능이 저하되거나 고장이 생기게 된다.
여기서 실리콘 표면에 형성된 자연 산화막을 제거하고, 또한 그 표면 상태를 안정하게 유지시키기 위하여 실리콘 표면의 수소 종단 처리를 행하는 방법이 제안되고 있다.
예컨대 수소 플라즈마를 사용한 드라이(dry) 처리(A. Kishimoto et al., Jpn. J. Appl. Phys. 29, 2273, 1990), 수소 원자 또는 수소 라디칼을 사용한 드라이 처리(T. Takahagi et al., J. Appl. Phys., 68, 2187, 1990) 등이 주지되어 있다.
이들 방법에 의하면 자연 산화막을 제거하고, 또한 실리콘 표면을 수소에 의해 종단화하는 것이 가능하지만, 실리콘의 표면에 손상을 입히는 것으로 알려지고 있다. 실리콘 기판 등에 손상을 입히지 않고 자연 산화막을 제거하며 표면을 수소로 종단화하는 기술이 요구되고 있다.
수소와 수증기를 포함하는 가스를 플라즈마 상태로 하고, 그 다운 플로우(down flow)에 NF3을 첨가하고, 다운 플로우 처리에 의해 자연 산화막을 제거하는 방법이 제안되고 있다(J Kikuchi et al., J. Appl. Phys., 33, 1994, 일본 특개평 6-338478 호의 실시예 등). 이 기술에 의하면 실리콘 표면에 손상을 입히지 않고 수소 라디칼에 의해 자연 산화막을 제거하며 표면을 수소로 종단화 할 수 있다.
본 발명자의 실험에 의하면 수소와 수증기를 함유하는 플라즈마의 다운 플로우를 이용한 라이트 에칭을 상온 이상에서 행하면, CVD 산화막이나 PSG (phosphosilicate glass) 막, BPSG(borophosphosilicate glass) 막 등의 퇴적 실리콘 산화막에 대한 에칭 속도가 열산화에 의한 실리콘 산화막이나 자연 산화막과 같은 고체 실리콘을 산화함으로써 형성된 실리콘 산화막에 대한 에칭 속도보다도 높게 되는 것을 알 수 있다.
예컨대 BPSG 막을 관통하여 좁은 콘택 홀(contact hole)을 형성하고, 그 밑에 노출하는 실리콘 표면의 자연 산화막을 제거하도록 하면, 콘택 홀의 측벽을 과도하게 에칭해버릴 가능성이 있다.
본 발명의 목적은 실리콘에 손상을 적게 주고, 퇴적 실리콘 산화막에 대해 충분한 에칭 속도비를 유지하면서, 고체 실리콘을 산화시킴으로써 생성한 실리콘 산화막을 에칭할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다. 즉 퇴적 실리콘막보다도 고체 실리콘을 산화하여 생성한 실리콘 산화막 쪽의 단위 시간당 에칭 양이 많게 되도록 한다.
본 발명의 다른 목적은 양호한 형상의 콘택 홀을 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 실시예에 사용하는 라이트 에칭 장치의 구성을 개략적으로 나타내는 단면도.
도 2는 본 발명자가 행한 다운 플로우 처리에 의한 라이트 에칭의 실험 결과를 나타내는 그래프.
도 3은 반도체 장치의 제조에 사용할 수 있는 멀티 체임버(multi-chamber) 처리 장치의 구성예를 나타내는 평면도.
도 4는 본 발명의 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 반도체 웨이퍼의 단면도.
도 5는 본 발명의 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 반도체 웨이퍼의 단면도.
도 6은 실험 결과를 나타내는 그래프.
도 7은 본 발명의 다른 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 반도체 웨이퍼의 단면도.
(부호의 설명)
10 반도체 웨이퍼 11 도파관
12 발광실 13, 15 가스 도입구
14, 16 석영관 17 커플러
18 ○ 링 19 처리 체임버
21 스테이지 22 냉매
23 덮개 24 레이저 온도계
31 실리콘 웨이퍼 33 필드 산화막
34 게이트 산화막 35 다결정 실리콘 게이트 전극
36 실리사이드 게이트 전극 37 절연층
38, 39 소스/드레인 영역 40 사이드 월 스페이서
42 BPSG 막 44 리지스트 패턴
45 자연 산화막 46 비결정질 실리콘층
110 웨이퍼 120 로드락 체임버
130 다운 플로우 처리 체임버 140, 150 성막 체임버
본 발명의 하나의 태양에 의하면, 냉각 수단을 구비한 스테이지(stage)상에 설치되고 표면에 얇은 산화막을 갖는 반도체 웨이퍼를 소정 온도로 냉각시키는 공정과, 수소와 수증기를 함유하는 가스에 에너지를 가하여 플라즈마화 하는 공정과, 상기 플라즈마의 하류에 또 플라즈마 중에서 발생한 전자나 수소 이온이 거의 소멸한 영역에서 불화 질소 함유 가스를 첨가하는 공정과, 상기 불화 질소 함유 가스를 첨가한 가스 흐름을 상기 반도체 웨이퍼 표면에 전달하여 상기 반도체 웨이퍼를 상기 소정 온도로 냉각하면서 상기 얇은 산화막을 에칭하는 공정으로 된 반도체 장치의 제조 방법이 제공된다.
수소와 수증기를 함유하는 가스 플라즈마 하류에 또한 플라즈마 중에 발생한 전자나 수소 이온이 거의 소멸한 영역에서 NF3을 첨가하고, 그 다운 플로우에서 반도체 웨이퍼 표면상의 얇은 산화막을 처리하는 경우, 반도체 웨이퍼의 온도에 의존하여 에칭 속도가 변화하는 것을 알 수 있다.
예컨대 온도가 40 ℃ 이상이면, 고체 실리콘을 산화함으로써 생성한 실리콘 산화막의 에칭 속도는 거의 0 이 된다. 그러므로 자연 산화막을 충분히 제거하려면, 주변 퇴적 실리콘 산화막은 과도하게 에칭되어 버릴 가능성이 높다.
그런데 웨이퍼의 평균 온도를 약 25 ℃ 이하로 하면, 고체 실리콘을 산화함으로써 생성한 실리콘 산화막의 에칭 속도가 커져서 퇴적 실리콘 산화막의 에칭 속도와 거의 동등 이상으로 된다.
또한 웨이퍼 온도를 약 22 ℃ 이하로 하면, 고체 실리콘을 산화함으로써 생성한 실리콘 산화막의 에칭 속도는 퇴적 실리콘 산화막의 에칭 속도보다도 커진다.
이와 같은 온도로 반도체 웨이퍼를 냉각하면서 상술한 다운 플로우 처리를 행하면, 퇴적 실리콘 산화막을 과도하게 에칭하지 않아 콘택 홀 저면 등의 얇은 산화막을 효율적으로 제거할 수 있다.
본 발명의 다른 태양에 의하면, 수소 함유 가스를 도입하여 상기 수소 함유 가스를 활성화하는 플라즈마 발생부와, 상기 플라즈마 발생부보다도 하류에 설치되어 불화 질소 가스 또는 불화 질소 함유 가스를 도입하는 가스 도입부를 갖는 반도체 장치의 상기 가스 도입부의 하류에 있어서, 접속 홀을 형성한 BPSG 막을 에칭하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
(발명의 실시 형태)
이하 도면을 참조하여 본 발명의 실시예에 대해 설명한다. 또한 특정 구성을 예로 설명하지만, 이것이 제한적인 의미를 갖지는 않는다.
도 1은 자연 산화막 등의 얇은 산화막을 제거하기 위한 라이트 에칭 장치의 구성을 나타내는 단면도이다. 도파관(11)을 통하여 주파수 2.45 GHz의 마이크로파가 석영창을 구비한 발광실(12)에 도입된다. 발광실(12)에는 가스 도입구(13)로부터 H2+ H2O 가 도입된다. 또한 2 개의 가스 도입구를 설치하고, 일방으로부터 H2, 타방으로부터 H2O를 도입하여도 좋다.
발광실 하부에는 석영관(14)이 ○ 링(18)을 거쳐서 결합되어 있다. 석영관(14)의 하단에는 다른 석영관(16)이 결합되고, 결합부에 있어서 가스 도입구(15)로부터 도입된 NF3가 첨가된다. 또한 NF3가 도입되는 위치는 이온과 전자가 거의 소멸하는 위치이다. 예컨대 육안으로는 플라즈마에 의한 발광이 확인되지 않는 영역이다. 이러한 플라즈마 다운 플로우의 위치에서 NF3를 도입함으로써 수소 라디칼의 양이 증대하는 것이 판명된다.
석영관(16)은 커플러(coupler)(17)와 ○ 링(18)을 거쳐서 처리 체임버(chamber)(19)에 결합되어 있다. 처리 체임버(19)내에는 물 등의 냉매(22)에 의해 냉각할 수 있는 스테이지(21)가 배치되고, 그 위에 반도체 웨이퍼(10)를 탑재할 수 있다. 이 반도체 웨이퍼(10)의 표면상에 플라즈마 다운 플로우의 흐름이 접촉하도록 석영관(16)과 처리 체임버(19)가 구성되어 있다.
또한 반도체 웨이퍼(10)를 둘러싸도록 석영제 덮개(23)가 배치되어 있다. 처리 체임버(19)내는 진공 펌프(20)에 의해 배기할 수 있다. 또한 처리 체임버(19)의 위로부터 레이저 온도계(24)의 석영제 도광부가 웨이퍼(10) 위에 삽입되어 있다.
레이저 온도계는 펄스(pulse)상의 레이저 광을 도입하여 반도체 웨이퍼(10)로부터의 반사광을 수집한다. 예컨대 발진 파장 1.3 ㎛의 InGaP 레이저로부터의 발진 광을 석영제 도광부로부터 도입하여 실리콘으로 형성된 반도체 웨이퍼(10) 표면상에 조사한다. 입사광은 일부 상면에서 반사하며 다른 부분은 반도체 웨이퍼(10)내로 진입한다.
반도체 웨이퍼(10)내로 진입한 광의 일부는 반도체 웨이퍼(10) 이면(裏面)에서 반사하여 표면으로부터 출사(出射)한다. 반도체 웨이퍼 표면에서 반사한 레이저 광과 반도체 웨이퍼 이면에서 반사한 레이저 광은 반도체 웨이퍼(10) 위에서 간섭하여 합성광을 형성한다. 반도체 웨이퍼 중의 광로 길이는 반도체 웨이퍼의 유전율(굴절률)과 두께에 의존한다. 반도체 웨이퍼의 온도가 변화하면 유전율이 변화하고, 열팽창에 의해 두께도 변화한다. 따라서 표면의 반사광과 이면의 반사광의 간섭이 변화한다. 간섭의 변화를 측정함으로써 온도 변화를 측정할 수 있다.
레이저 광을 펄스 발진시키면, 펄스의 입상부에서 파장이 변화한다. 이 파장 변화를 포함하여 간섭을 측정하면, 온도가 상승하고 있는가 강하하고 있는가의 판정도 행해진다. 일정 조건에서 작성한 반도체 웨이퍼의 온도를 변화시켜 레이저 온도계의 간섭의 교정(較正) 곡선을 작성하면, 간섭광을 측정함으로써 측정 대상인 반도체 웨이퍼의 평균 온도를 측정할 수 있다.
예컨대 발진 파장 1.3 ㎛의 InGaP 반도체 레이저를 50 Hz에서 펄스 발진시켜 간섭광을 측정하면, 실리콘 웨이퍼에 대해 간섭의 1 피크(peak)가 6 ℃ 정도에 상당하는 분해능이 얻어진다. 따라서 1 ℃ 이하의 분해능으로 반도체 웨이퍼의 온도를 비접촉으로 측정하는 것이 용이하다. 또한 레이저 온도계에 대해 보다 상세한 것은 일본 특개평 8-145811 호의 단락[0063] ∼ [0095]을 참조바람.
스테이지(21)를 특히 냉각시키지 않고 실리콘 웨이퍼를 수소와 수증기를 포함하는 가스의 플라즈마 다운 플로우에 의해 처리했다. 25 매 웨이퍼의 연속 처리에서 웨이퍼의 표면 온도는 40 ℃ 정도 까지 상승하는 것이 알려 졌다. 플라즈마 발광실(12)에서 석영을 가열하여 그 온도가 가스 등에 의해 운반되어 반도체 웨이퍼(10)를 가열하기 때문이라고 생각된다.
처리 가스로 사용하고 있는 가스는 열전도가 좋은 수소를 포함하지 때문에 열이 웨이퍼에 용이하게 운반된다. 반도체 웨이퍼가 40 ℃ 정도까지 가열되면, 이 다운 플로우 처리에 의해 반도체 웨이퍼 표면 상의 자연 산화막을 라이트 에칭하는 것이 곤란하게 되는 것이 알려졌다.
상술한 결과에 주목하여 도 1에 나타낸 바와 같은 라이트 에칭 장치를 준비하고, 스테이지(21)의 온도를 변화시킴으로써 반도체 웨이퍼(10) 상의 실리콘 산화막의 에칭 속도가 어떻게 변화하는가에 대해 조사하였다.
도 2는 반도체 웨이퍼의 온도에 의해 각종 실리콘 산화막의 에칭 속도가 어떻게 변화하는가에 대해 조사한 결과를 나타내는 그래프이다. 횡축은 웨이퍼 온도를 ℃로 나타내고, 종축은 5 분간의 에칭 양을 Å으로 나타낸다. 스테이지의 온도를 제어함으로써 웨이퍼 온도 9 ℃, 15 ℃, 22 ℃, 30 ℃, 40 ℃에서 측정을 행하였다.
사용한 시료 산화막은 A: 열산화막(SiO2로 나타냄), B: BPSG 막, C: CVD 산화막(HTO로 나타냄)의 3 종류이다.
열산화막은 유량 12 slm의 드라이 O2분위기 중에 실리콘 웨이퍼를 반입하고, 800 ℃에서 20 분간 유지시킨 후, 10 ℃/분으로 1000 ℃까지 승온시키고, 막 두께가 약 1000 Å의 열산화막을 형성한 후, 4 ℃/분의 속도로 강온시켜 800 ℃에 도달한 때에 반도체 웨이퍼를 외부로 꺼냈다.
BPSG 막은 소스 가스(source gas)로서 TEOS[Si(OC2H5)4], TMOP[PO(OCH3)3], TEB[B(OC2H5)3]을 사용하고, N2를 캐리어 가스(carrier gas)로 하고, 소스 가스 혼합 후 O3/O2를 혼합하여 디스퍼션 헤드(dispersion head)로부터 400 ℃로 가열한 반도체 웨이퍼 상에 흘려 형성했다. 또한 각 가스 유량은 TEB: 0.8 slm, TMOP: 0.8 slm, TEOS: 1.5 slm, N2: 25 slm, O3: 115 mg/분, O2: 7.5 slm 이었다.
N2분위기 중에서 850 ℃ 에서, 20 분간 어닐링(annealing)을 행하여 막 두께 1000 Å의 BPSG 막을 얻었다.
또한 형성된 BPSG 막 중의 B 성분은 3.1 wt% 이고, P 성분은 6.5 wt% 이었다. 또한 소스 가스로서 TMS[HSi(OCH3)3], TRIES[HSi(OC2H5)3], TMB[B(OCH3)3], TEFS[FSi(OC2H5)3], TMP[P(OCH3)3], TEOP[PO(OC2H5)3] 등을 사용할 수도 있다.
HTO 막은 SiH4(40 sccm) + N2O(500 sccm)를 소스 가스로 하고, 압력 1 Torr, 기판 온도 800 ℃의 조건으로 퇴적하였다.
또한 일단 작성한 두께 약 1000 Å의 산화막을 ″에치 백″(etch back)에 의해 약 500 Å의 두께로 하고, 이것을 도 1에 나타낸 플라즈마 다운 플로우형 라이트 에칭 장치로 처리하여 측정했다.
또한 자연 산화막은 두께가 20 Å 정도이고, 라이트 에칭에 의해 제거할 수 있는가에 대한 판정은 가능하지만, 에칭 속도를 측정할 수는 없다. 자연 산화막으로서는 대기에 접촉시킴으로써 형성한 것 외에도 화학 약품과 접촉시킴으로써 형성한 산화막이 주지되어 있다. 이들의 자연 산화막은 FTIR에 의한 적외선 분광에 의하면, 열산화막과 그 성질이 비교적 가까운 것을 알 수 있다. 따라서 열산화막의 실험 결과를 자연 산화막에 적용할 수 있다.
도 2의 그래프를 관찰하면, 40 ℃에서는 SiO2막의 에칭 양은 거의 0 이고, 이것에 대해 BPSG 막의 에칭 양은 15 Å 이상이다. HTO 막의 에칭 양도 BPSG 막의 에칭 양보다는 꽤 적지만, 그래도 3 Å 정도이다. SiO2막을 에칭할려고 장시간 에칭을 행하면, SiO2막의 소정 두께를 에칭할 수 있었던 때에는 BPSG 막이나 HTO 막은 SiO2에 막에 비하여 훨씬 다량으로 에칭되었다.
온도가 30 ℃로 되면 SiO2막의 에칭 양이 증대하여 BPSG 막이나 HTO 막의 에칭 양에 근접한다. 또한 온도를 강하시키면, 에칭 양은 동시에 증대하는 경향을 나타내고 있지만, 변화량이 막의 종류에 따라서는 다르다. 30 ℃ 이하의 온도에서는 BPSG 막과 HTO 막의 에칭 양은 거의 같다.
22 ℃ 에서는 BPSG 막과 HTO 막의 에칭 양보다도 SiO2막의 에칭 양이 크게 된다. 30 ℃의 결과와 함께 고찰하면, 약 25 ℃ 근방에서 SiO2막의 에칭 양과 BPSG 막 및 HTO 막의 에칭 양이 교차하는 것을 알 수 있다.
15 ℃, 9 ℃로 더욱 웨이퍼 온도를 낮추면, SiO2막의 에칭 양의 증대는 BPSG 막 및 HTO 막의 에칭 양의 증대보다도 커, 그 차가 벌어진다. 또한 이들 실험 결과는 평탄한 표면상에 형성한 실리콘 산화막을 에칭함으로써 얻었다. 콘택 홀(contact hole)의 저면에 형성된 자연 산화막을 제거하는 경우에는 평탄한 면에서의 에칭 속도보다도 에칭 속도가 낮은 것으로 추정된다.
콘택 홀 저면 상의 자연 산화막을 효과적으로 또 단시간에 제거하기 위하여는 웨이퍼 온도를 저하시키는 것이 바람직하다는 것을 알 수 있다. 웨이퍼 온도는 약 25 ℃ 이하인 것이 좋고, 더 바람직하게는 22 ℃ 이하인 것이 좋다. 웨이퍼 온도를 더 저하시키면, 에칭에 필요한 시간이 단축하여 퇴적한 실리콘 산화막과의 에칭 속도 비를 높일 수도 있다.
또한 콘택 홀의 저면 상의 자연 산화막을 제거한 후, 가열 체임버에서 웨이퍼 상에 퇴적한 막을 가열 처리에 의해 제거한다. 이 퇴적막은 N2가스 : 1 slm, 압력: 1 Torr, 웨이퍼 온도: 100 ℃의 조건에서 1 분 이내에 제거할 수 있다. 그 후 대기에 노출시키지 않고 전극 등의 퇴적을 행하는 것이 좋다.
도 3은 콘택 홀을 매립하여 도전층을 형성하기 위한 장치의 예를 나타낸다. 로드락 체임버(load-lock chamber)(120)에 다운 플로우 처리 체임버(130), 가열 체임버(140) 및 성막(成膜) 체임버(150)가 게이트 밸브(gate valve)(GV)(GV2, GV3, GV1)를 거쳐서 결합되어 있다.
웨이퍼(110)를 로드락 체임버(120)에 도입하고, 다운 플로우 처리 체임버(130)에서 자연 산화막을 제거한 후, 가열 체임버(140)에서 퇴적막을 제거하고, 성막 체임버(150)에서 배선층의 형성 등을 행하면 좋다. 다운 플로우 처리 체임버(130)에는 도 1에 나타낸 바와 같은 다운 플로우에 의해 라이트 에칭을 행하는 구성이 설치되어 있다.
또한 도 3에 나타낸 처리 장치에 있어서, 처리 체임버의 수는 임의로 증가시킬 수 있다. 예컨대 형성하는 배선층의 구성에 따라 성막 체임버의 수를 증대시켜도 좋다.
도 4, 도 5는 본 발명의 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 반도체 장치의 개략 단면도이다.
도 4a에 나타낸 바와 같이, 실리콘 웨이퍼(31)의 표면상에 필드(field) 산화막(33)을 형성한 후, 게이트 산화막(34), 다결정 실리콘 게이트 전극(35), 텅스텐 실리사이드(tungsten silicide) 등의 실리사이드 게이트 전극(36), 고온 CVD 산화막(HTO) 등의 절연층(37)의 적층 구조를 형성하고, 게이트 전극의 형상으로 패턴(pattern)화 한다. 각 게이트 전극 구조의 측벽상에 산화막 등의 사이드 월 스페이서(side wall spacer)(40)를 형성한다.
또한 게이트 전극 형성 후 또는/및 사이드 월 스페이서 형성 후에 이온 주입을 행하여 n 형 소스/드레인 영역(38, 39)을 형성한다. 또한 실리콘 웨이퍼(31)는 p 형 실리콘 웨이퍼이어도 좋고, p 형 웰을 갖는 실리콘 웨이퍼이어도 좋다. 또한 게이트 전극 상의 절연층(37)은 이 위에 배선층을 교차시키는 경우에 필요한 것이고, 회로의 구성에 따라서 생략하여도 좋다.
도 4b에 나타낸 바와 같이, 반도체 웨이퍼(31)상에 게이트 전극을 덮는 BPSG 막(42)을 형성한다. BPSG 막(42)은 리플로우(reflow) 등에 의해 평탄화되 있다. 또한 CMP(화학 기계 연마) 등 다른 평탄화법을 사용하여도 좋다. BPSG 막(42) 표면상에 리지스트(resist) 패턴(44)을 형성한다. 리지스트 패턴은 소스/드레인 영역(38, 39)에 도달하는 콘택 홀을 형성하기 위한 개구부(開口部)를 갖는다.
또한 중앙의 n 형 영역(38)에 비트 선(bit line)을 접속하고, 양측 n 형 영역(39)에 축적 커패시터를 접속하여 DRAM을 형성하는 경우를 상정하고 있다. 이러한 경우 중앙의 개구는 예컨대 직경이 0.3 ㎛인 원형이고, 양측 개구는 단경(短涇)이 0.4 ㎛이고 장경(長徑)이 0.6 ㎛인 타원형이다. 또한 BPSG 막(42)은 예컨대 두께가 1.8 ∼ 2.0 ㎛ 이다.
리지스트 마스크(44)를 에칭 마스크로 하고 이방성 에칭에 의해 BPSG 막(42)을 에칭하고, n 형 영역(38, 39)에 도달하는 콘택 홀을 형성한다. 그 후 리지스트 마스크(44)를 제거한다.
도 4c에 나타낸 바와 같이 BPSG 막(42)을 관통하는 콘택 홀을 형성한 후, 수소와 수증기를 함유하는 가스의 플라즈마 다운 플로우에서 NF3를 첨가한 플라즈마 다운 플로우 처리에 의해 콘택 홀 저면에 형성되어 있을 가능성이 있는 자연 산화막(45)을 제거한다.
이 때 도 3에 나타낸 다운 플로우 처리 체임버(130)내에서 냉각한 스테이지 상에 실리콘 웨이퍼(31)를 재치하고, 레이저 온도계로 웨이퍼의 평균 온도를 측정하면서 다운 플로우에 의한 라이트 에칭을 행한다. 웨이퍼의 온도가 설정 범위를 벗어난 때는 스테이지의 냉각 양을 제어하여 자동적으로 웨이퍼의 평균 온도를 조절한다. 웨이퍼(31)의 온도를 낮게 설정함으로써 BPSG 막(42)의 에칭 양을 억제하고 또한 콘택 홀 저면 상의 자연 산화막(45)을 효율적으로 제거할 수 있다.
콘택 홀 저면 상의 자연 산화막을 제거한 후 가열 체임버에서 웨이퍼 상의 퇴적막을 제거하고, 또한 실리콘 웨이퍼(31)를 대기에 노출시키지 않고 진공 중 또는 비산화성 분위기 중으로 반송(搬送)하며 도 3에 나타낸 성막 체임버(150)로 이송한다.
도 5d에 나타내 바와 같이 실리콘 웨이퍼(31) 표면상에 비결정질 실리콘층(46)을 퇴적한다. 비결정질 실리콘층(46)은 자연 산화막을 제거한 n 형 영역(38, 39)의 표면상에 퇴적되어 양호한 전도체를 형성한다. 비결정질 실리콘층(46)을 퇴적한 후 BPSG 막(42) 상면 상의 비결정질 실리콘막을 CMP 등에 의해 제거한다.
또한 실리콘 표면에 Ti/TiN/Al 적층의 배선층을 형성하는 경우는 1 개의 처리 체임버 내에서 Ti/TiN의 적층을 스퍼터링(sputtering)으로 형성하고, 다른 처리 체임버로 이송하여 Al을 스퍼터링 하면 좋다.
DRAM을 작성하는 경우는 도 5(e)에 나타낸 바와 같이, 비결정질 실리콘층(46)의 형성 후, 실리콘 산화막, 탄탈 산화막 등의 커패시터의 유전체 막(47)을 산화, 질화, 유전체 막 퇴적 등에 의해 형성하고, 대향 전극(48)을 예컨대 비결정질 실리콘 퇴적 등에 의해 형성한다. n 형 영역(38) 상방에서는 적어도 상면의 유전체 막(47)을 제거하고, 대향 전극(48)과 동일한 재료의 플러그(plug)(49)로 콘택 홀내를 매립한다.
그 후 다른 BPSG 막(50)을 퇴적하여 콘택 홀을 형성하고, 비트 선(51)을 형성한다. 이 때 비트 선(51) 형성 전에 상술한 것과 같은 다운 플로우 처리를 행하여, 비결정질 실리콘층(46, 49) 표면상의 자연 산화막을 제거한다. 비트 선은 Ti 층 및 TiN 층을 연속 스퍼터링으로 퇴적하고, 그 위에 W 층을 퇴적하고 패턴화하여 형성한다.
도 2에 나타낸 실험에 있어서는 두께가 약 1000 Å인 산화막을 형성한 후, ″에치 백″하여 약 500 Å의 두께로 하고 이 산화막에 대해 플라즈마 다운 플로우 처리에 의한 에칭을 행하였다. 그 후의 연구에 의해 더 새로운 사실을 판명하였다. BPSG 막 등의 퇴적막은 통상 온도에서 리플로우(용융) 처리 및 그 후의 어닐링 처리를 행하여 막질을 치밀화 한다. 이러한 처리 후의 BPSG 막은 그 표면과 내부에서 플라즈마 다운 플로우 처리에 의한 에칭 속도가 다른 것으로 판명되었다.
도 6에는 실험 결과를 나타낸다. 시료로서 도 2에 나타낸 실험에 의한 시료(A)와 같은 열산화막(A)(단 ″에치 백″은 행하지 않음), 도 2의 시료(B)와 같은 BPSG 막을 성막하고 용융 처리한 후 표면 부분을 에칭 제거한 시료(B) 및 BPSG 막을 성막하고 용융 처리한 그대로의 산화막(BO)의 3 종류를 사용하였다. 시료(BO)의 에칭은 BPSG 막 상면 및 홀의 상부의 에칭에 상당하고, 시료(B)의 에칭은 홀 내부의 에칭에 상당하다고 생각된다.
에칭은 도 1에 나타낸 바와 같은 플라즈마 다운 플로우 에칭 장치를 사용하였다. 에칭 중 웨이퍼는 모두 9 ℃로 유지하였다. 도 2에 나타낸 실험에서 9 ℃에서의 열산화막(A)의 에칭 양은 약 90 Å/5분이고, 9 ℃에서의 BPSG 막(B)의 에칭 양은 약 70 Å/5분이었다.
도 6의 횡축은 에칭 시간을 단위(초)로 나타내고, 종축은 에칭 깊이를 단위(Å)로 나타낸다. 에칭 시간이 1 분, 2 분, 3 분, 5 분이 되는 시점에서 에칭 깊이를 측정하였다.
웨이퍼 온도가 9 ℃ 이므로, 열산화막(A)의 에칭 양은 약 160 Å/5분이고, BPSG 막(B)의 에칭 양은 약 60 Å/5분이고, BPSG 막(BO)의 에칭 양은 약 90 Å/5분보다도 많다. 또한 도 2의 에칭 속도로부터의 차는 에칭 조건의 차에 의한 것으로 생각된다.
주목하여야 할 것은 성막하여 용융한 그대로의 BPSG 막(BO)의 에칭 양은 성막하여 용융하고 또한 표면층을 제거한 BPSG 막(B)의 에칭 양보다도 훨씬 많다.
에칭 시간이 2 분 이하인 영역에서는 시료(B, BO)의 에칭 깊이의 차는 분명히 에칭 시간에 따라 증가하고 있다. 에칭 시간이 2 분을 넘는 영역에서는 시료(B, BO)의 에칭 깊이의 차는 그다지 변화하지 않는다. 따라서 에칭 속도가 빠른 영역은 BPSG 막의 표면의 두께가 약 60 Å인 영역일 것이다. 성막 조건 등을 변화시킨 경우에도 에칭 속도가 빠른 영역은 두께가 100 Å 이하인 영역일 것이다.
이상의 실험 결과에 의해 BPSG 막의 플라즈마 다운 플로우 처리에 의한 에칭 속도는 두께가 100 Å 이하일 것인 표면 부분과 그보다 깊은 내부에서 다르게 되는 것이 판명되었다. 표면 부분에서의 에칭 속도는 내부에서의 에칭 속도보다도 훨씬 크다. 환언하면, 용융한 BPSG 막은 표면 근방이 에칭하기 쉽고, 내부는 에칭하기 어렵다.
콘택 홀 형성 후, 콘택 홀의 저면 상의 자연 산화막을 제거하는 에칭을 생각하면 콘택 홀 최상부(예컨대 표면으로부터 약 100 Å의 깊이까지)의 BPSG 막은 에칭하기 쉽고, 이보다 낮은 위치의 콘택 홀 측벽은 에칭하기 어렵게 된다.
도 7은 이 현상을 적극적으로 이용한 실시예를 나타낸다. 도 7(a)은 도 4(c)에 상당하는 공정을 나타내는 도면이다. 도 4(a), (b)에 나타낸 바와 같이, 실리콘 웨이퍼 상에 필드 산화막, 게이트 전극 구조, 소스/드레인 영역을 형성한 후, 게이트 전극을 덮어 BPSG 막(42)을 형성하고, 용융 처리, 어닐링 처리를 행한다. 표면을 평탄화한 BPSG 막상에 도 4(b)에 나타낸 바와 같이 리지스트 패턴을 형성하고, 이방성 에칭에 의해 콘택 홀을 형성한다.
그 후 리지스트 마스크를 에싱(ashing) 등에 의해 제거한다. 또한 파티클(particle)이나 오염물 제거를 위해 웨트 클리닝(wet cleaning)을 행한다. 이 웨이퍼에 수소 다운 플로우 처리를 행한다.
도 7(a)은 수소 다운 플로우 처리에 의한 라이트 에칭 공정을 나타낸다. 도 1에 나타낸 바와 같은 라이트 에칭 장치를 사용하여 수소 및 수증기를 함유하는 가스의 플라즈마 다운 플로우에 NF3를 추가하고, 또한 그 하류에 실리콘 웨이퍼의 다운 플로우 처리를 행하여 자연 산화막(45)을 제거한다.
이 라이트 에칭에 있어서, BPSG 막(42)의 표면에 가까운 부분은 비교적 큰 에칭 속도를 나타내고, 콘택 홀의 각진 부분을 둥글게 한다. BPSG 막(42)의 깊은 부분에 있어서는 에칭 속도가 낮기 때문에, 콘택 홀의 깊은 부분에서는 치수가 변경되는 정도는 적다. 따라서 콘택 홀의 직경을 거의 설계치로 유지하면서 콘택 홀 정부(頂部)의 각진 부분을 둥글게 할 수 있다.
이 라이트 에칭 공정 후 웨이퍼를 가열 체임버에 반입하고, 가열에 의해 라이트 에칭 공정에 의해 생긴 퇴적막을 제거한다. 그 후 웨이퍼를 전극 성막 체임버에 반입한다.
도 7(b)은 도 5(d)와 같은 전극 성막 공정을 나타낸다. 웨이퍼 상에 다결정 실리콘층을 퇴적하고, 요부(凹部)를 리지스트 등으로 충전한 후 CMP 등에 의해 표면을 연마함으로써 BPSG 막(42) 표면을 노출시켜 성막한 다결정 실리콘층(46)을 각 콘택 홀마다로 분리한다.
이 공정에 있어서, 다결정 실리콘층 대신에 다른 도전층, 예컨대 알루미늄 또는 알루미늄 합금층, Ti/TiN/Al(Al 합금) 적층 등을 형성할 수도 있다. 콘택 홀 상부의 각진 부분을 둥글게 하므로, 전극층의 커버리지(coverage)가 양호하게 된다.
실리콘 표면의 자연 산화막 제거와 콘택 홀 정상부의 각진 부분을 둥글게 하는 것을 동시에 행한 경우를 설명하였지만, 단지 콘택 홀 정부의 직경을 확장한 것만으로도 좋다. 예컨대 다층 배선의 상부 배선용 콘택 홀의 정부의 직경을 확장할 수도 있다.
또한 콘택 홀의 단면 형상을 변화시키지 않는 경우에는 이하와 같은 방법을 사용할 수도 있다. 도 4(a), (b)에 나타낸 바와 같이 반도체 웨이퍼 상에 산화막과 게이트 전극 등을 형성하고, 이들을 덮어 BPSG 막을 성막한다. BPSG 막을 용융 및 어닐링 하여 막질을 개선한다. 그 후 BPSG 막의 표면층을 불소계의 웨트 에칭에 의해 제거한다. 이러한 웨트 에칭 처리에 의해 BPSG 막 중 에칭 속도가 빠른 표면층을 제거한다. 두께가 100 Å 이상의 표면층을 제거하면 좋다. 남은 BPSG 막은 플라즈마 다운 플로우 처리에 의한 라이트 에칭에 대해 깊이에 관계없이 균일한 에칭 속도를 나타내게 된다.
표면층을 제거한 BPSG 막의 표면상에 도 4(b)에 나타낸 바와 같이 리지스트 패턴을 형성하고, 콘택 홀을 형성하며, 자연 산화막을 제거하고, 전극층을 형성하는 공정을 상술한 실시예와 동일하게 행한다.
본 실시예에 있어서는 용융한 BPSG 막의 표면층을 미리 제거하기 때문에, BPSG 막의 에칭 속도는 깊이에 관계없이 균일하고, 자연 산화막에 비교하여 에칭이 어렵다. 이 때문에 콘택 홀 측벽의 형상을 변화시키지 않고, 자연 산화막 등을 라이트 에칭할 수 있다.
또한 BPSG 막 표면층을 에칭한 후, 콘택 홀을 형성하는 경우에 대해 설명하였지만, 콘택 홀 형성 후 남은 BPSG 막의 표면층을 불소계 웨트 에칭 등에 의해 제거하여도 좋다.
또한 실리콘 표면에 형성되는 자연 산화막을 제거하고, 그 위에 도전층을 형성하는 경우에 대해 설명하였지만, 자연 산화막이 형성되는 것이면 실리콘 이외의 도전체 표면에 동일한 처리를 행하여도 좋다. 반도체 장치의 구성은 상술한 것에 한정되는 것이 아님은 당업자에게는 자명한 사실이다.
이상 실시예에 따라서 본 발명을 설명하였지만, 본 발명은 이들에 제한되는 것은 아니다. 예컨대 각종 변경, 개량, 조합 등을 할 수 있다는 것은 당업자에게는 자명한 사실이다.
이상 설명한 바와 같이, 본 발명에 의하면 수소 플라즈마 다운 플로우 처리에 있어서 피처리물을 냉각하면서 처리함으로써, 퇴적 실리콘 산화막에 대해 높은 에칭 속도 비를 유지하면서 고체 실리콘을 산화함으로써 형성한 실리콘 산화막을 라이트 에칭할 수 있다. 특히 자연 산화막을 효율적으로 에칭할 수 있다.
퇴적 실리콘 산화막에 형성한 접속 홀 정부를 효율적으로 둥글게 할 수 있다. 그 위에 형성하는 전극층의 스텝 커버리지(step coverage)가 향상한다.

Claims (18)

  1. (a) 냉각 수단을 구비한 스테이지 상에 설치되고 표면에 얇은 산화막을 갖는 반도체 웨이퍼를 소정 온도로 냉각시키는 공정과,
    (b) 수소와 수증기를 함유하는 가스에 에너지를 가하여 플라즈마화 하는 공정과,
    (c) 상기 플라즈마화 된 가스 흐름의 하류에 불화 질소 함유 가스를 첨가하는 공정과,
    (d) 상기 불화 질소 함유 가스를 첨가한 가스 흐름을 상기 반도체 웨이퍼 표면에 전달하여 상기 반도체 웨이퍼를 상기 소정 온도로 냉각하면서 상기 얇은 산화막을 에칭하는 공정
    으로 된 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 소정 온도가 약 25 ℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 소정 온도가 약 22 ℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    (e) 상기 반도체 웨이퍼에 레이저 광을 조사하여 표면과 이면에 반사되는 레이저 광의 간섭을 측정함으로써 상기 반도체 웨이퍼의 평균 온도를 측정하는 공정
    을 더 포함하여 된 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    (f) 상기 측정한 반도체 웨이퍼의 평균 온도를 상기 스테이지의 냉각 수단으로 피드백 하여 상기 반도체 웨이퍼의 평균 온도를 자동적으로 상기 소정 온도로 유지시키는 공정을 더 포함하여 된 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 반도체 웨이퍼가 개구를 갖는 퇴적 산화 실리콘막을 표면에 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 퇴적 산화 실리콘막이 BPSG 막을 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 반도체 웨이퍼가 기층 표면 상에 형성되고, 콘택 홀을 형성한 BPSG 막을 가지며, 상기 얇은 산화막은 상기 콘택 홀내에 노출되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 공정(a) 전에
    (g) 상기 BPSG 막을 퇴적하는 공정과,
    (h) 상기 BPSG 막을 용융하는 공정
    을 더 포함하여 된 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 공정(a) 전에
    (i) 상기 용융한 BPSG 막의 표면층을 에칭하는 공정
    을 더 포함하여 된 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 공정(i)이 불산계의 웨트 에칭인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 공정(i)이 상기 BPSG 막을 두께 100 Å 이상 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. (a) 수소 함유 가스를 도입하여 상기 수소 함유 가스를 활성화하는 플라즈마 발생부와, 상기 플라즈마 발생부보다도 하류에 설치되어 불화 질소 가스 또는 불화 질소 함유 가스를 도입하는 가스 도입부를 갖는 반도체 제조 장치의 상기 가스 도입부의 하류에 있어서, 접속 홀을 형성한 BPSG 막을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 공정(a) 전에
    (b) 상기 BPSG 막에 용융 공정과 어닐링 공정을 행하는 공정과,
    (c) 그 후 이방성 에칭에 의해 상기 접속 홀을 에칭하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 13 항에 있어서,
    상기 BPSG 막의 에칭 전에
    (d) 상기 BPSG 막을 산화막계의 에칭 처리에 의해 에칭하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    공정(d) 전에
    (e) 상기 BPSG 막에 용융 처리를 행하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 15 항에 있어서,
    공정(d)에 기재된 산화막계 에칭 처리가 불산계 웨트 에칭인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 15 항에 있어서,
    공정(d)이 100 Å 이상의 BPSG 막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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