KR100281597B1 - 지연 시간 보상이 가능한 위상 반전 회로 - Google Patents

Abstract

본 발명은 하이 스피드 이엠아이(EMI)제어 기술에 관한 것으로써, 보다 상세하게는 고속으로 동작하는 신호선을 갖는 회로에서 생기는 EMI를 축소시키기 위하여 사용되는 지연 시간 보상이 가능한 위상 반전 회로에 관한 것이다.

본 발명은 EMI를 저감시키고자 싱글 라인의 입력 신호를 상호 역 위상의 복수 출력으로 형성하는 것에 있어서 버퍼의 수를 동일하게 대칭으로 형성하여 회로 소자의 전달 지연에서 초래되는 위상각의 불일치를 해소 할 수 있도록 이루어진 지연 시간 보상이 가능한 위상 반전 회로를 제공하기 위하여 하나의 동일 신호 입력단(IN)에 입력 신호를 반전 출력하는 입력반전부(10)와, 상기 신호 입력단의 레벨과 동일한 레벨로 출력하도록 복수의 버퍼(21,22)를 갖는 제1버퍼(20)와, 상기 신호 입력단의 레벨과는 반전된 레벨로 출력하도록 복수의 버퍼를(31,32) 갖는 제2버퍼(30)와, 상기 제1버퍼(20)와 제2버퍼(30)의 출력 레벨을 반전 출력하는 제1반전 출력부(40)와 제2반전 출력부(50)를 각각 결합하여 이루어지는 것을 특징으로 한다.

Description

지연 시간 보상이 가능한 위상 반전 회로

본 발명은 하이 스피드 이엠아이(EMI)제어 기술에 관한 것으로써, 보다 상세하게는 고속으로 동작하는 신호선을 갖는 회로에서 생기는 EMI를 축소시키기 위하여 사용되는 지연 시간 보상이 가능한 위상 반전 회로에 관한 것이다.

광범위하게 사용되는 전기, 전자 기기 들이 해당 용도에 맞게 다양하게 개발되어 사용되고 있다.

그러나 여러 편리한 잇점에도 불구하고 근자에는 이러한 전기, 전자 기기에서 발생되는 전자파는 다른 기기에 영향을 주고, 장시간 노출된 인체에도 나쁜 영향을 주는 것으로 알려져 있다.

상기와 같이 모든 전기, 전자 기기에서 발생될 수 있는 전자파에 의한 장애와 피해를 줄이고자 다양한 EMI 제어 기술이 안출되고 있다.

상기 EMI를 축소시키는 종래의 기술로써 차동 라인(Differential Line)을 형성하는 위상 반전 회로가 알려져 있다.

상기 차동 라인은 싱글 라인의 회로에서 하나의 입력 신호에 대하여 정 반대의 위상을 갖는 두 신호를 만들어 사용하는 것이다.

상기와 같은 종래의 기술이 도1에 도시되어 있다.

이는 신호 입력단(in)에 전계효과 트랜지스터(FET)를 이용하여 복수의 출력단(OUT1,OUT2)을 형성하되 두 출력단은 상기 트랜지스터에 의하여 싱글 입력 라인의 신호가 상호 역위상을 갖는 두 개의 출력으로 형성하기 위하여 일측은 입력 신호가 반전되도록 이루고, 타측은 입력 신호와 동 위상을 유지하도록 이루어 두 출력이 상호 180도의 위상 차를 형성하도록 이루어진다.

상기와 같이 동일 입력을 위상이 반대가 되도록 이루어 EMI를 축소시키는 것이다.

그러나, 상기 종래 기술에 의하면 싱글 입력 라인의 상승(Rising)과 하강(Falling)의 시작 순간에 시차가 발생하게되는 문제가 있어 출력 양단의 신호가 어긋나게 되어 효과적으로 EMI를 저감시키지 못하게되는 단점이 있다.

상기 두 출력단의 신호가 어긋나는 문제는 두 출력단(OUT1),(OUT2)에 형성된 버퍼가 수적으로 다른 비대칭의 다단으로 이루어져있어 각 회로 소자의 전달 지연에 의하여 유발되는 것이다.

본 발명은 상술한 바와 같은 종래의 기술이 갖는 제반 문제점을 해소하고자 안출된 것으로써 다음과 같은 목적을 갖는다.

본 발명은 EMI를 저감시키고자 싱글 라인의 입력 신호를 상호 역 위상의 복수 출력으로 형성하는 것에 있어서 버퍼의 수를 동일하게 대칭으로 형성하여 회로 소자의 전달 지연에서 초래되는 위상각의 불일치를 해소 할 수 있도록 이루어진 지연 시간 보상이 가능한 위상 반전 회로를 제공하는 것이다.

상기 목적을 구현하고자 이루어지는 본 발명은 하나의 동일 신호 입력단에 입력 신호를 반전 출력하는 입력반전부와, 상기 신호 입력단의 레벨과 동일한 레벨로 출력하도록 복수의 버퍼를 갖는 제1버퍼와, 상기 신호 입력단의 레벨과는 반전된 레벨로 출력하도록 복수의 버퍼를 갖는 제2버퍼와, 상기 제1버퍼와 제2버퍼의 출력 레벨을 반전 출력하는 제1반전 출력부와 제2반전 출력부를 각각 결합하여 이루어지는 것에 의한다.

상기 각 반전부는 P채널과 N채널의 전계효과 트랜지스터를 전원간에 직렬로 연결하여 출력 레벨이 반전되도록 이루고, 상기 제1버퍼와 제2버퍼는 상호 대칭 결합된 P채널과 N채널의 전계효과 트랜지스터로 이루어 일측 버퍼는 소스단을 전원측에 연결하고 타측 버퍼는 소스단을 접지단에 연결하여 이루어진다.

상기 P채널과 N채널을 복수로 형성하여 각 반전부 및 버퍼를 이루는 것은 하이 또는 로우의 두 가지 입력 레벨에 따라서 각기 동작 가능하도록 하기 위함이다.

도1은 종래의 위상 반전 회로를 도시한 회로도.

도2는 본 발명의 위상 반전 회로를 도시한 회로도.

도3은 본 발명의 작용을 설명하는 로직 테이블.

도4는 본 발명과 종래 기술에 따른 위상 반전 회로의 비교 시뮬레이션 그래프

** 도면의 주요 부분에 대한 부호의 설명 **

10 : 입력 반전부 20 : 제1 버퍼 30 : 제2 버퍼

40 : 제1 반전 출력부 50 : 제2 반전 출력부

T1∼T14 : 젼계효과 트랜지스터

이하, 첨부된 도면을 참조하여 본 발명의 기술 사상에 대하여 좀더 상세하게 살펴보기로 한다.

본 발명은 하나의 동일 입력단(IN)에 신호를 반전하는 P채널과 N채널의 CMOS 전계 효과 트랜지스터 쌍으로 이루어지는 입력 반전부(10)를 이룬다.

상기 입력 반전부(10)는 P채널과 N채널을 갖는 전계효과 트랜지스터(T1,T2)를 전원간에 직렬로 연결하여 게이트는 입력단의 신호에 연결하고 드레인은 반전 신호의 출력으로 형성하는 동시에 일측의 소스는 전원(Vcc) 전위에 타단의 소스는 접지(Vss) 전위에 각각 연결한다.

따라서 입력단(IN) 전위 레벨에 따라 P채널 또는 N채널의 전계효과 트랜지스터가 구동되어 입력 논리가 하이 레벨인 경우에는 논리 로우 레벨의 출력을 발생하게 된다. 반대의 입력에서도 또한 반전된 신호를 출력하게 된다.

한편, P채널과 N채널의 CMOS 전계효과 트랜지스터(T3∼T6)로 이루어지며 소스와 드레인이 공접되도록 대칭 결합된 복수의 버퍼(21,22)를 형성하되 일측의 버퍼(21)는 소스단을 전원(Vcc)측에 연결하고 타측의 버퍼(22)는 소스단을 접지(Vss)단에 연결하여 상호 역 레벨에서 동작이 가능하도록 제1버퍼(20)를 구성한다.

또한, P채널과 N채널의 CMOS 전계효과 트랜지스터(T7∼T10)로 이루어지며 소스와 드레인이 공접되도록 대칭 결합된 복수의 버퍼(31,32)를 형성하되 일측의 버퍼(31)는 소스단을 접지(Vss)측에 연결하고 타측의 버퍼(32)는 소스단을 전원(Vcc)단에 연결하여 상호 역 레벨에서 동작이 가능하도록 제2버퍼(30)를 구성하여 상기 입력 신호 레벨을 일측과 타측의 P, N채널 전계효과 트랜지스터(T3,T5:T7,T9)에 연결하고 상기 입력반전부(10)의 반전된 레벨을 또 다른 일측과 타측의 P, N채널 전계효과 트랜지스터(T4,T6:T8,T10)에 각각 연결하여 이룬다.

상기 제1버퍼(20)와 제2버퍼(30)의 드레인 출력단에는 P, N채널 전계효과 트랜지스터(T11,T12)(T13,T14)가 전원간에 직렬로 연결되어 이루어지는 제1반전 출력부(40)와 제2반전 출력부(50)를 각각 연결하여 입력단(IN)의 레벨을 반전된 레벨로 출력하는 제1반전 출력부(40)와 입력단의 레벨과 동일한 레벨로 출력하는 제2반전 출력부(50)를 형성하여 최종 출력은 상호 역 위상을 갖는 두 개의 출력을 얻을 수 있도록 이루는 것이다.

상기와 같은 본 발명에 의한 로직의 동작은 제1출력(OUT1)과 제2출력(OUT2)이 위상각의 차이가 일어나지 아니하도록 회로의 전달 지연을 방지하여 지연 시간을 보상하게 된다.

이러한 지연 시간의 보상에 의하여 상호 역 레벨의 출력을 얻으면서도 그 역 위상에 대한 위상각의 차이가 없게되는 것은 동시 동작하는 제1버퍼(20)와 제2버퍼(30)의 해당 전계효과 트랜지스터 쌍이 상호 역 극성의 P채널과 N채널로 이루어지는 것에 의하여 가능하게 되는 것이다.

따라서 제1반전 출력부(40)와 제2반전 출력부(50)에 입력되는 제1버퍼(20)와 제2버퍼(30)의 입력 레벨이 동일한 위상각을 갖으며 상호 역 위상의 레벨로 입력되고 이 각각의 입력은 반전되어 최종 출력 상이한 복수의 레벨을 갖는 위상 반전 회로가 이루어진다.

상기 본 발명의 작용을 살펴보면 다음과 같다.

도3에 도시된 바와 같이 입력단 레벨이 가해지는 점A의 전위는 입력 반전부를 거치면서 점B 에서는 반전된 레벨로 출력된다.

상기 점A와 점B의 레벨에 따라서 동작 가능한 제1버퍼(20)와 제2버퍼(30)의 해당 일측 버퍼(21,31 또는 22,32)가 각각 동작하여 입력단 레벨과 동일한 레벨의 출력을 점C1, C2에 각각 출력하게되고 이 두점의 출력은 각각 제1반전 출력부(40)와 제2반전 출력부(50)를 통하여 반전된 출력으로써 출력 OUT1, OUT2를 발생한다.

상기 출력 OUT1, OUT2는 상호 상반된 레벨을 갖으며 하나의 입력 신호에 대하여 복수의 역 위상 출력을 얻게되는 것이다.

이러한 본 발명에 따르면 종래의 기술과 같이 버퍼의 비대칭에서 발생되는 회로의 전달 지연에 의한 시간 지연을 보상하는 작용을 하게된다.

상기와 같은 본 발명과 종래 위상 반전 회로에 따른 시뮬레이션 결과 그래프를 살펴보면 도4에 도시한 바와 같이 회로의 전달 지연에 따른 종래의 반전 회로에 비하여 본 발명에 의한 위상 반전 회로는 상쇄 되는 전류의 피크 값이 현저하게 낮아지게 됨을 잘 알 수 있다.

이상에서 상세하게 살펴본 바와 같은 본 발명은 EMI를 저감시키고자 싱글 라인의 입력 신호를 상호 역 위상의 복수 출력으로 형성하는 위상 반전 회로를 버퍼의 수를 동일하게 대칭으로 형성하여 회로 소자의 전달 지연에서 초래되는 위상각의 불일치를 해소하면서 서로 다른 위상을 갖는 복수의 출력을 형성하므로 써 전류의 피크 값을 극소로 상쇄하는 효과가 있고 따라서 유해한 EMI를 최소화 할 수 있으며 간단한 회로의 구성으로 이루어지는 등의 여러 효과를 갖는 매우 우수한 발명인 것이다.

Claims (5)

1. 하나의 동일 신호 입력단에 입력 신호를 반전 출력하는 입력반전부와,

   상기 신호 입력단의 레벨과 동일한 레벨로 출력하도록 복수의 버퍼를 갖는 제1버퍼와,

   상기 신호 입력단의 레벨과는 반전된 레벨로 출력하도록 복수의 버퍼를 갖는 제2버퍼와,

   상기 제1버퍼와 제2버퍼의 출력 레벨을 반전 출력하는 제1반전 출력부와 제2반전 출력부를 각각 결합하여 이루어지는 것을 특징으로 하는 지연 시간 보상이 가능한 위상 반전 회로.
2. 제 1항에 있어서, 상기 각 반전부는 P채널과 N채널의 전계효과 트랜지스터를 전원간에 직렬로 연결하여 출력 레벨이 반전되도록 이루고, 상기 제1버퍼와 제2버퍼는 상호 대칭 결합된 P채널과 N채널의 전계효과 트랜지스터 쌍으로 이루어 일측 버퍼는 소스단을 전원측에 연결하고 타측 버퍼는 소스단을 접지단에 연결하여 이루어지는 것을 특징으로 하는 지연 시간 보상이 가능한 위상 반전 회로.
3. 제 2항에 있어서, 하나의 동일 입력단(IN)에 신호를 반전하는 P채널과 N채널의 CMOS 전계 효과 트랜지스터(T1,T2)를 전원간에 직렬로 연결하여 게이트는 입력단의 신호에 연결하고 드레인은 반전 신호의 출력으로 형성하는 동시에 일측의 소스는 전원(Vcc) 전위에 타단의 소스는 접지(Vss) 전위에 각각 연결하여 입력 반전부(10)를 구성한 것을 특징으로 하는 지연 시간 보상이 가능한 위상 반전 회로.
4. 제 2 항에 있어서,

   P채널과 N채널의 CMOS 전계효과 트랜지스터(T3∼T6)로 이루어지며 소스와 드레인이 공접되도록 대칭 결합된 복수의 버퍼(21,22)를 형성하되 일측의 버퍼(21)는 소스단을 전원(Vcc)측에 연결하고 타측의 버퍼(22)는 소스단을 접지(Vss)단에 연결하여 상호 역 레벨에서 동작이 가능하도록 제1버퍼(20)를 구성하고,

   P채널과 N채널의 CMOS 전계효과 트랜지스터(T7∼T10)로 이루어지며 소스와 드레인이 공접되도록 대칭 결합된 복수의 버퍼(31,32)를 형성하되 일측의 버퍼(31)는 소스단을 접지(Vss)측에 연결하고 타측의 버퍼(32)는 소스단을 전원(Vcc)단에 연결하여 상호 역 레벨에서 동작이 가능하도록 제2버퍼(30)를 구성한 것을 특징으로 하는 지연 시간 보상이 가능한 위상 반전 회로.
5. 제 4 항에 있어서,

   상기 입력 신호 레벨을 일측과 타측의 P, N채널 전계효과 트랜지스터(T3,T5:T7,T9)에 연결하고 상기 입력반전부(10)의 반전된 레벨을 또 다른 일측과 타측의 P, N채널 전계효과 트랜지스터(T4,T6:T8,T10)에 각각 연결하고,

   상기 제1버퍼(20)와 제2버퍼(30)의 드레인 출력단에는 P, N채널 전계효과 트랜지스터(T11,T12)(T13,T14)가 전원간에 직렬로 연결되어 이루어지는 제1반전 출력부(40)와 제2반전 출력부(50)를 각각 연결하여 입력단(IN)의 레벨을 반전된 레벨로 출력하는 제1반전 출력부(40)와 입력단의 레벨과 동일한 레벨로 출력하는 제2반전 출력부(50)를 형성하여 최종 출력은 상호 역 위상을 갖는 두 개의 출력을 얻을 수 있도록 이루어지는 것을 특징으로 하는 지연 시간 보상이 가능한 위상 반전 회로.