KR100278333B1 - 결함 해석 방법, 기록 매체 및 공정 관리 방법 - Google Patents

Abstract

하나의 공정 단독의 결함수 수율에 대한 영향을 정량적으로 파악할 수 있는 결함 해석 방법을 얻는다.

소정의 공정에 의한 신규 결함의 유무 및 전기 테스터에 의한 불량 판정을 칩 단위로 실행한 후, 웨이퍼상의 복수의 칩을 ① 신규 결함 없음·양품, ② 신규 결함 없음·불량품, ③ 신규 결함 있음·양품, ④ 신규 결함 있음·불량품의 4종류로 분류하고, 이 분류 결과에 따라, 소정의 공정의 신규 결함에 의해서만 불량으로 된 칩수와 추측되는 신규 불량 칩수, 소정의 공정의 신규 결함에 의해 칩을 불량으로 한 비율과 추정되는 치명율 및 소정의 공정에 의해 불량으로 된 칩와 추정되는 공정 불량 칩수를 구한다.

Description

결함 해석 방법, 기록 매체 및 공정 관리 방법

본 발명은 제조 공정중에 있어서 제품의 결함 유무를 검사할 수 있는 반도체 디바이스에 대한 전기적 특성 등의 불량 원인을 해석하는 결함 해석 방법에 관한 것이다.

종래, DRAM, 마이크로컴퓨터 등의 반도체 디바이스는 복수의 공정으로 이루어진 제조 프로세스를 거쳐 제조되고, 그 제조 프로세스가 완료한 후의 반도체 디바이스에 대하여, 총체적인 전기적 특성의 양부 테스트를 실행하여, 반도체 디바이스의 수율을 구하였다. 한편, 제조 프로세스를 이루는 복수의 공정중, 하나의 공정인 소정의 공정후에 있어서도 검사 장치에 의해 검사가 실행되어, 결함이 검출되었다.

이하, 검사 장치에서 검출되는 결함 종별에 대하여 기술한다. 결함 종별로서는 패턴 결함, 이물, 오염 물질(얼룩) 부착, 손상 등이 있다. 패턴 결함으로서는 쇼트(본래 분리되어야할 2개의 배선 또는 층이 쇼트하고 있음), 단선(본래 접속되어야할 배선 또는 층이 분리되어 있음), 형상 이상(패턴의 형상이 이상으로 되어 있음) 등이 있다. 쇼트, 단선에 대해서는 이물을 마스크로 한 패터닝 등이 원인으로서 고려된다. 이물로서는 부착 이물, 에칭 잔사 등이 있고, 오염 물질 부착으로서는 웨트조의 오염물 부착 등이 있고, 손상으로서는 예를 들면, 핸들링 미스에 의해 웨이퍼를 긁은 경우에 생기는 손상을 고려할 수 있다.

그리고, 상기 제조 프로세스후에 판정되는 반도체 디바이스의 수율과 상기 소정의 공정후에 검출되는 결함 검출수를 조합하는 것에 의해, 상기 소정의 공정이 반도체 디바이스의 수율에 주는 영향을 검사하는 결함 해석을 실행하였다.

그러나, 상기 소정의 공정의 결함 검출수는 하나의 칩에 이상으로 많은 결함이 발생하는 집합 결함이 존재하는 경우에 이상으로 큰 수로 되어 버려서, 상기 소정의 공정보다도 전의 공정에서 발생한 결함이 검출되는 수가 많이 포함되는 경우에 불확정한 수로 되어 버리는 등의 이유에 의해 매우 불안정한 값으로 되어 있다. 이 때문에, 소정의 공정후의 결함 검출수와 수율을 단순히 조합하는 것만으로는 양자의 상관성이 낮고, 소정의 공정이 반도체 디바이스의 수율에 주는 영향을 정확히 해석하는 것이 매우 곤란하다고 하는 문제점이 있었다.

본 발명의 목적은 상기 문제점을 해결하기 위해 이루어진 것으로, 복수의 공정중 하나의 공정 단독 결함수의 수율에 대한 영향을 정량적으로 파악할 수 있는 결함 해석 방법을 얻는 것이다.

본 발명의 하나의 특징에 따른 결함 해석 방법은 복수의 공정을 거쳐 웨이퍼상의 복수의 칩에 각각 집적 회로가 형성되는 디바이스의 결함을 해석하는 방법에 있어서, (a)상기 복수의 공정중 적어도 하나의 공정 각각의 실행후에 상기 적어도 하나의 공정보다도 전의 공정에서 발생한 결함 근방 영역을 제외한 상기 웨이퍼의 신규 영역상에서 발생한 상기 적어도 하나의 공정에 의한 신규 결함을 검출하는 스텝, (b)상기 복수의 공정 종료후에, 상기 복수의 칩 각각의 상기 집적 회로의 양·불량을 판정하는 스텝, (c)상기 적어도 하나의 공정마다 상기 복수의 칩 각각에 대하여 소정의 식별 조건을 만족하는 상기 신규 결함의 우뮤를 판정하는 스텝, (d) 상기 적어도 하나의 공정마다 상기 스텝(b)에 의한 판정 결과 및 상기 스텝(c)에 의한 판정 결과의 조합에 따라 상기 복수의 칩을 4가지로 분류하는 스텝, (e)상기 스텝(d)의 4가지 분류 결과에 따라 상기 적어도 하나의 공정에 의한 상기 신규 결함에 의해서만 불량으로 된 칩수와 추정되는 신규 불량 칩수를 산출하는 스텝을 구비하고 있다.

또한, 본 발명의 다른 특징에 따른 결함 해석 방법은 (f)상기 스텝(d)의 4가지 분류 결과에 따라, 상기 적어도 하나의 공정의 상기 신규 결함이 칩을 불량으로 하는 비율과 추정되는 치명율을 산출하는 스텝을 더 구비하고 있다.

또한, 본 발명의 또 다른 특징에 따른 결함 해석 방법은 (g)상기 스텝(d)의 4가지 분류 결과 및 상기 치명율에 따라 상기 적어도 하나의 공정에 의해 불량으로 된 칩수와 추정되는 공정 불량 칩수를 산출하는 스텝을 더 구비하고 있다.

또한, 본 발명의 또 다른 특징에 따른 결함 해석 방법에 있어서, 상기 스텝(c)은 복수의 검출 사이즈 각각을 기준 사이즈로 하여 복수회 실행되고, 상기 소정의 식별 조건은 상기 기준 사이즈이상이라고 하는 검출 사이즈 조건을 포함하고, 상기 스텝(d)∼스텝(g)은 상기 복수회 실행되는 스텝(c)에 대응하여 각각 상기 복수회 실행되고, 그 결과, 상기 적어도 하나의 공정 각각에 있어서의 상기 복수의 검출 사이즈 각각의 상기 신규 불량 칩수, 상기 치명율 및 상기 공정 불량 칩수로 이루어지는 해석용 데이터가 얻어진다.

또한, 본 발명의 또 다른 특징에 따른 결함 해석 방법은 상기 복수회 실행된 상기 스텝(c)∼(g)후, (h)상기 해석용 데이터에 따라, 상기 복수의 검출 사이즈중 상기 치명율이 100%로 되는 최소의 검출 사이즈인 완전 치명 검출 사이즈, 상기 복수의 검출 사이즈 각각의 상기 공정 불량 칩수중 최대의 값을 채택하는 최대 공정 불량 칩수, 상기 복수의 검출 사이즈중 상기 최대 공정 불량 칩수에 대응하는 검출 사이즈인 최적 감도 검출 사이즈 및 상기 복수의 검출 사이즈 각각의 상기 신규 불량 칩수중 상기 최적 감도 검출 사이즈에 대응하는 최적 감도 신규 불량 칩수중 적어도 하나를 상기 적어도 하나의 공정의 해석 결과로서 인식하는 스텝을 더 구비하고 있다.

또한, 본 발명의 또 다른 특징에 따른 결함 해석 방법에 있어서, 상기 적어도 하나의 공정은 2이상의 소정수의 공정을 포함하고, 상기 소정수의 공정 각각에 상기 해석용 데이터가 얻어지고, 상기 스텝(h)은 상기 소정수의 공정 각각의 상기 최대 공정 불량 칩수를 인식하고, (i)상기 소정수의 공정 각각의 상기 최대 공정 불량 칩수를 비교하여 개선이 요망되는 서열로 상기 소정수의 공정의 순위를 정하는 스텝을 더 구비하고 있다.

또한, 본 발명의 또 다른 특징에 따른 결함 해석 방법에 있어서, 상기 적어도 하나의 공정은 상기 복수의 공정을 포함하고, 상기 복수의 공정 각각에 상기 해석용 데이터가 얻어지고, 상기 스텝(h)은 상기 복수의 공정 각각의 상기 최적 감도 신규 불량 칩을 인식하고, (i)상기 복수의 공정 각각의 상기 최적 감도 신규 불량 칩수의 합계값과 상기 스텝(b)에서 불량으로 판정된 칩수를 비교하여 불량 원인의 검출 정도를 인식하는 스텝을 더 구비하고 있다.

또한, 본 발명의 또 다른 특징에 따른 결함 해석 방법에 있어서, 상기 디바이스는 동일 구성의 복수의 디바이스를 포함하고, 상기 복수의 디바이스는 각각 복수의 생산 라인상에서 상기 복수의 공정을 거쳐 제조되고, 상기 스텝(b)∼(h)는 복수의 디바이스 각각에 대하여 실행되고, 상기 스텝(h)은 상기 복수의 생상 라인 각각의 상기 적어도 하나의 공정에 있어서의 상기 최대 공정 불량 칩수를 인식하고, (i)상기 복수의 생산 라인간에 있어서, 상기 적어도 하나의 공정의 상기 최대 공정 불량 칩수를 비교하여 상기 복수의 생산 라인의 우열을 인식하는 스텝을 더 구비하고 있다.

또한, 본 발명의 또 다른 특징에 따른 결함 해석 방법에 있어서, 상기 적어도 하나의 공정은 공정 내용은 같고 또한 상기 스텝(a)의 검출 동작을 실행하는 검출 장치가 다른 2이상의 소정수의 공정을 포함하고, 상기 소정수의 공정 각각에 상기 해석용 데이터가 얻어지고, (h)상기 소정수의 공정간에 있어서의 동일 검출 레벨에 대응하는 상기 치명율을 비교하여 상기 소정수의 검사 장치간의 감도 차이를 인식하는 스텝을 더 구비하고 있다.

또한, 본 발명의 또 다른 특징에 따른 결함 해석 방법에 있어서, 상기 스텝(c)의 상기 소정의 식별 조건은 상기 웨이퍼상의 특정 영역에 존재하고 있다는 조건을 포함하고 있다.

또한, 본 발명의 또 다른 특징에 따른 결함 해석 방법에 있어서, 상기 스텝(b)은 특정의 전기적 특성에 따라 상기 복수의 칩 각각의 양·불량 판정을 실행하는 스텝을 포함하고 있다.

또한, 본 발명의 또 다른 특징에 따른 결함 해석 방법에 있어서, 상기 스텝(c)의 상기 소정의 식별 조건은 상기 적어도 하나의 공정보다도 후의 소정의 공정에 있어서 상기 신규 결함과 동일 평면 위치에서 다시 검출된다고 하는 조건을 포함하고 있다.

또한, 본 발명의 또 다른 특징에 따른 결함 해석 방법에 있어서, 상기 웨이퍼는 복수의 웨이퍼를 포함하고, 상기 복수의 칩은 상기 복수의 웨이퍼에 형성되는 칩을 모두 포함하고 있다.

또한, 본 발명의 또 다른 특징에 따른 결함 해석 방법에 있어서, 상기 스텝(c)의 상기 소정의 식별 조건은 동일 칩내에 존재하는 상기 신규 결함의 개수에 따른 제어를 포함하고 있다.

또한, 본 발명의 또 다른 특징에 따른 기록 매체는 복수의 공정을 거쳐 웨이퍼상의 복수의 칩에 각각 집적 회로가 형성되는 디바이스의 결함 해석 처리를 컴퓨터를 사용한 결함 해석 시스템에 실행시키기 위한 결함 해석 프로그램을 기록하고 있고, 상기 결함 해석 시스템은 상기 복수의 공정 각각의 실행후 상기 웨이퍼상에 있어서의 결함의 좌표 위치 및 결함 사이즈를 검출하여 결함 정보를 출력하는 적어도 하나의 검사 장치, 상기 복수의 공정 종료후에 상기 웨이퍼상에 있어서의 상기 복수의 칩 각각의 상기 집적 회로의 양·불량을 판정하여 양·불량 판정 정보를 출력하는 테스터와 상기 결함 정보 및 상기 양·불량 판정 정보를 받아서 상기 결함 해석 프로그램을 실행하는 제어부를 구비하며, 상기 기록 매체는 (a)상기 복수의 공정중 적어도 하나의 공정 실행후에, 상기 결함 정보에 따라 상기 적어도 하나의 공정보다도 전의 공정에서 발생한 결함 근방 영역을 제외한 상기 웨이퍼의 신규 영역상에서 발생한 상기 적어도 하나의 공정에 의한 신규 결함을 검출하는 스텝, (b)상기 복수의 공정 종료후에, 상기 양·불량 판정 정보에 따라 상기 복수의 칩 각각의 상기 집적 회로의 양·불량을 판정하는 스텝, (c)상기 적어도 하나의 공정마다 상기 복수의 칩 각각에 대하여 소정의 식별 조건을 만족하는 상기 신규 결함의 유무를 판정하는 스텝, (d) 상기 적어도 하나의 공정마다 상기 스텝(b)에 의한 판정 결과 및 상기 스텝(c)에 의한 판정 결과의 조합에 따라 상기 복수의 칩을 4가지로 분류하는 스텝, (e)상기 스텝(d)의 4가지 분류 결과에 따라 상기 적어도 하나의 공정에 의한 상기 신규 결함에 의해서만 불량으로 된 칩수와 추정되는 신규 불량 칩수를 산출하는 스텝, 상기 컴퓨터에 실행시키기 위한 상기 결함 해석 프로그램을 기록한 것이다.

또한, 본 발명의 또 다른 특징에 따른 기록 매체는 복수의 공정을 거쳐 웨이퍼상의 복수의 칩에 각각 집적 회로가 형성되는 디바이스의 결함 해석 처리를 컴퓨터를 사용한 결함 해석 시스템에 실행시키기 위한 결함 해석 프로그램을 기록하고 있고, 상기 결함 해석 시스템은 상기 복수의 공정 각각의 실행후 상기 웨이퍼상에 있어서의 결함의 좌표 위치 및 결함 사이즈를 검출하여 결함 정보를 얻는 적어도 하나의 검사 장치, 상기 복수의 공정 종료후에 상기 웨이퍼상에 있어서의 상기 복수의 칩 각각의 상기 집적 회로의 양·불량을 판정하여 양·불량 판정 정보를 출력하는 테스터와 상기 결함 정보 및 상기 양·불량 판정 정보를 받아서 상기 결함 해석 프로그램을 실행하는 제어부를 구비하며, 상기 제어부 또는 상기 적어도 하나의 검사 장치는 상기 복수의 공정중 적어도 하나의 공정 실행후에, 상기 결함 정보에 따라 상기 적어도 하나의 공정보다도 전의 공정에서 발생한 결함 근방 영역을 제외한 상기 웨이퍼의 신규 영역상에서 발생한 상기 적어도 하나의 공정에 의한 신규 결함을 구하는 기능을 갖고, 상기 기록 매체는 (a)상기 적어도 하나의 공정에 의한 신규 결함을 입력하는 스텝, (b)상기 복수의 공정 종료후에, 상기 양·불량 판정 정보에 따라 상기 복수의 칩 각각의 상기 집적 회로의 양·불량을 판정하는 스텝, (c)상기 적어도 하나의 공정마다 상기 복수의 칩 각각에 대하여 소정의 식별 조건을 만족하는 상기 신규 결함의 유무를 판정하는 스텝, (d) 상기 적어도 하나의 공정마다 상기 스텝(b)에 의한 판정 결과 및 상기 스텝(c)에 의한 판정 결과의 조합에 따라 상기 복수의 칩을 4가지로 분류하는 스텝, (e)상기 스텝(d)의 4가지 분류 결과에 따라 상기 적어도 하나의 공정에 의한 상기 신규 결함에 의해서만 불량으로 된 칩수와 추정되는 신규 불량 칩수를 산출하는 스텝을 상기 컴퓨터에 실행시키기 위한 상기 결함 해석 프로그램을 기록한 것이다.

또한, 본 발명의 또 다른 특징에 따른 기록 매체는 (f)상기 스텝(d)의 4가지 분류 결과에 따라, 상기 적어도 하나의 공정의 상기 신규 결함이 칩을 불량으로 하는 비율과 추정되는 치명율을 산출하는 스텝을 더 상기 컴퓨터에 실행시킨다.

또한, 본 발명의 또 다른 특징에 따른 기록 매체는 (g)상기 스텝(d)의 4가지 분류 결과 및 상기 치명율에 따라 상기 적어도 하나의 공정에 의해 불량으로 된 칩수와 추정되는 공정 불량 칩수를 산출하는 스텝을 더 상기 컴퓨터에 실행시킨다.

본 발명의 또 다른 특징에 따른 공정 관리 방법은 복수의 공정을 거쳐 웨이퍼상의 복수의 칩에 각각 집적 회로가 형성된 디바이스에 대한 해석 처리를 실행한 후, 상기 복수의 공정과 같은 공정으로 이루어진 새로운 복수의 공정을 거쳐 새로운 웨이퍼상의 복수의 칩에 각각 집적 회로를 새로 형성할 때의 수율을 추정하는 방법에 있어서, (a)상기 복수의 공정 각각의 실행후에 상기 복수의 공정 각각보다도 전의 공정에서 발생한 결함 근방 영역을 제외한 상기 웨이퍼의 신규 영역상에서 발생한 상기 복수의 공정 각각에 의한 신규 결함을 검출하는 스텝, (b)상기 복수의 공정 종료후에, 상기 복수의 칩 각각의 상기 집적 회로의 양·불량을 판정하는 스텝, (c)상기 복수의 공정마다 상기 복수의 칩 각각에 대하여 소정의 식별 조건을 충족하는 상기 신규 결함의 유무를 판정하는 스텝, (d) 상기 복수의 공정마다 상기 스텝(b)에 의한 판정 결과 및 상기 스텝(c)에 의한 판정 결과의 조합에 따라 상기 복수의 칩을 4가지로 분류하는 스텝, (e)상기 스텝(d)의 4가지 분류 결과에 따라 상기 복수의 공정 각각의 상기 신규 결함이 칩을 불량으로 하는 비율과 추정되는 치명율을 각각 산출하는 스텝을 구비하며, 상기 해석 처리는 상기 스텝(a)∼(e)를 포함하고, (f)상기 새로운 복수의 공정을 구성하는 하나의 공정마다 상기 스텝(a) 및 (c)와 마찬가지 스텝을 거쳐 새로 검출된 상기 소정의 식별 조건을 만족하는 상기 신규 결함수와 상기 복수의 공정에 대한 상기 해석 처리에서 구한 상기 하나의 공정의 치명율에 따라, 공정 단위의 추정 수율을 산출하는 스텝을 더 구비하고 있다.

또한, 본 발명의 또 다른 특징에 따른 공정 관리 방법은 (g)상기 스텝(f)후, 상기 새로운 복수의 공정 각각의 상기 공정 단위의 추정 수율에 따라, 상기 새로운 복수의 공정 전체의 추정 수율을 산출하는 스텝을 더 구비하고 있다.

또한, 본 발명의 또 다른 특징에 따른 공정 관리 방법에 있어서, 상기 소정의 식별 조건은 상기 신규 결함을 분류해야할 복수의 구분을 규정한 분류 조건을 포함하고, 상기 스텝(c)은 상기 분류 조건으로 규정된 상기 복수의 구분 각각에 대하여 상기 신규 결함의 유무를 판정하는 스텝을 포함하고, 상기 스텝(d)은 상기 복수의 구분 각각에 대하여 상기 복수의 칩을 4가지로 분류하는 스텝을 포함하고, 상기 스텝(e)은 상기 복수의 공정 각각의 상기 치명율을 상기 복수의 구분마다 산출하는 스텝을 포함하고, 상기 스텝(f)은 새로 검출된 상기 신규 결함수를 상기 복수의 구분으로 분류한 수와 상기 해석 처리에서 구한 상기 복수의 구분 각각의 상기 치명율에 따라, 상기 공정 단위의 추정 수율을 산출하는 스텝을 포함하고 있다.

또한, 본 발명의 또 다른 특징에 따른 공정 관리 방법에 있어서, 상기 복수의 구분은 상기 신규 결함의 검출 사이즈에 따라 분류되는 구분을 포함하고 있다.

또한, 본 발명의 또 다른 특징에 따른 공정 관리 방법에 있어서, 상기 복수의 구분은 동일 칩내에 존재하는 상기 신규 결함의 개수에 따라 분류되는 구분을 포함하고 있다.

또한, 본 발명의 또 다른 특징에 따른 관리 방법에 있어서, 상기 복수의 구분은 상기 웨이퍼상의 적어도 하나의 특정 영역으로의 상기 신규 결함의 존재성에 따라 분류되는 구분을 포함하고 있다.

또한, 본 발명의 또 다른 특징에 따른 공정 관리 방법에 있어서, 상기 복수의 구분은 상기 신규 결함의 형상에 따라 분류되는 구분을 포함하고 있다.

또한, 본 발명의 또 다른 특징에 따른 공정 관리 방법에 있어서, 상기 복수의 구분은 상기 신규 결함의 검출 사이즈, 동일 칩내에 존재하는 상기 신규 결함의 개수, 상기 웨이퍼상의 적어도 하나의 특정 영역으로의 상기 신규 결함의 존재성 및 상기 신규 결함의 형상중 적어도 2개의 조합에 따라 분류되는 구분을 포함하고 있다.

또한, 본 발명의 또 다른 특징에 따른 공정 관리 방법에 있어서, 상기 웨이퍼는 복수의 웨이퍼를 포함하고, 상기 복수의 칩은 상기 복수의 웨이퍼에 형성되는 칩을 모두 포함하고 있다.

또한, 본 발명의 또 다른 특징에 따른 공정 관리 방법에 있어서, 상기 소정의 식별 조건은 검출된 상기 신규 결함중, 수율에 영향이 없다고 판단된 것을 상기 신규 결함이라고 간주하지 않는 다고 하는 신규 결함 판단 조건을 판단하고 있다.

또한, 본 발명의 또 다른 특징에 따른 공정 관리 방법은 (h)상기 스텝(g)후, 과거 복수의 공정 전체의 추정 수율과 실제 수율의 해석 결과에 따른 보정값으로 상기 새로운 복수의 공정 전체의 추정 수율을 보정하는 스텝을 더 구비하고 있다.

또한, 본 발명의 또 다른 특징에 따른 공정 관리 방법에 있어서, 상기 스텝(f)는 상기 새로운 복수의 공정중 소정수의 공정 각각의 상기 공정 단위의 추정 수율에 따라, 상기 소정수의 공정의 추정 수율을 산출하는 스텝을 포함하고 있다.

<<전제 조건>>

복수의 공정에서 실행되는 검사에 있어서, 후에 상세히 기술하지만, 전의 측정에서 검출된 결함의 좌표와 오차 범위를 고려하여 충분히 가까운 좌표의 검출을 제외하고, 그 공정만의 신규 결함 검출만을 추출하는 수법(이하, 「신규 결함 추출」이라 함)을 고려한다.

그러나, 신규 결함의 추출법을 사용하여도 수율과 도중 공정후의 결함 검출수의 상관성이 낮았다.

상관성이 낮은 주된 이유는 2가지가 있다고 고려된다. 첫 번째 이유는 하나의 칩에 이상으로 많은 결함이 발생하는 집합 결함이 존재하면, 그의 영향에 의해 웨이퍼내 칩의 불량수에 대하여 결함수가 많은 경우가 빈번히 생기는 등, 결함수 본래의 의미가 희박하게 된다.

두 번째 이유는 그 공정만의 신규 결함 검출만을 추출하여도 수율은 다른 공정의 영향으로 저하하고 있는 경우가 있고, 그 경우의 신규 결함수도 그다지 의미가 없게 된다.

또한, RAM의 경우는 결함에 의해 일부 소자가 파괴된 경우에 그 파괴 부분을 절리하여 칩 그것은 양품으로 구제하는 용장 회로를 갖는 구조를 갖고 있고, 그 구제 가능수에도 한계가 있어, 결함의 크기와 수의 관계에 있어서, 칩을 불량으로 하는가 않는 가는 변칙적으로 되므로, RAM의 경우는 상기한 2가지 이유에 더하여 상관성을 더욱 낮게 하여 버린다.

이와 같이, 집합 결함의 영향과 각 공정마다의 영향의 한정이유가 불충분하여 상관성이 낮고, 단순히 신규 결함의 추출을 실행한 것만으로는 하나의 공정 단독의 수율에 대한 영향을 정량적으로 알 수 없으므로, 더욱더 개선이 필요하게 된다.

도 1은 신규 결함을 검출하는 방법을 도시한 설명도.

도 2는 각 공정의 검출 결함 개수와 신규 결함 개수의 관계를 도시한 그래프.

도 3은 실시 형태 1의 결함 해석 방법의 웨이퍼 맵상에 있어서의 신규 결함의 유무와 양·불량의 조합 상태를 도시한 설명도.

도 4는 실시 형태 1에 의한 칩 단위의 분류 상태를 도시한 설명도.

도 5는 실시 형태 1의 해석 결과를 밴다이어그램으로 도시한 설명도.

도 6은 실시 형태 1의 방법의 순서를 도시한 플로우차트.

도 7은 실시 형태 2의 결함 해석 방법의 웨이퍼 맵상에 있어서의 1 ㎛이상의 신규 결함의 유무와 양·불량의 조합 상태를 도시한 설명도.

도 8은 실시 형태 2에 의한 칩 단위의 분류 상태를 도시한 설명도.

도 9는 실시 형태 2의 방법의 순서를 도시한 플로우차트.

도 10은 실시 형태 3의 방법의 순서를 도시한 플로우차트.

도 11은 실시 형태 4의 방법의 순서를 도시한 플로우차트.

도 12는 실시 형태 5의 방법의 순서를 도시한 플로우차트.

도 13은 실시 형태 6의 방법의 순서를 도시한 플로우차트.

도 14는 실시 형태 7의 결함 해석 방법의 웨이퍼 맵상에 있어서의 특정 분포에 존재하는 신규 결함의 유무와 양·불량의 조합 상태를 도시한 설명도.

도 15는 실시 형태 7에 의한 칩 단위의 분류 상태를 도시한 설명도.

도 16은 실시 형태 12에 의한 결함 해석 시스템의 제1태양의 구성을 도시한 설명도.

도 17은 실시 형태 12에 의한 결함 해석 시스템의 제2태양의 구성을 도시한 설명도.

도 18은 실시 형태 7에 의한 결함 해석 방법에 의한 개선예를 도시한 설명도.

도 19는 실시 형태 13의 방법의 순서를 도시한 플로우차트.

도 20은 실시 형태 14에 의한 칩 단위의 분류 상태를 도시한 설명도.

도 21은 실시 형태 14에 의한 칩 단위의 분류 상태를 도시한 설명도.

도 22는 실시 형태 14에 의한 칩 단위의 분류 상태를 도시한 설명도.

도 23은 결함의 입경과 누적 빈도의 관계를 도시한 그래프.

도 24는 실시 형태 15에 의한 칩 단위의 분류 상태를 도시한 설명도.

도 25는 실시 형태 15에 의한 칩 단위의 분류 상태를 도시한 설명도.

도 26은 실시 형태 15에 의한 칩 단위의 분류 상태를 도시한 서명도.

도 27은 해석한 웨이퍼와 새로 검사한 웨이퍼의 집합 분포의 차이를 도시한 그래프.

도 28은 신규 결함의 특정 분포 상태를 도시한 설명도.

도 29는 실시 형태 21의 방법의 순서를 도시한 플로우차트.

도 30은 추정 수율과 실제 수율의 관계를 도시한 그래프.

<도면의 주요 부분에 대한 부호의 설명>

6∼11 : 신규 결함

31 : 제어부

32 : 기록 매체

33 : 전기 테스터

40∼43 : 검사 장치

이하에 기술하는 실시 형태 1∼12는 복수의 공정을 거쳐, 웨이퍼상의 복수의 칩에 각각 집적 회로가 형성되는 디바이스의 결함 해석 방법을 나타내고 있다.

<<실시 형태 1>>

<원리>

실시 형태 1은 복수의 제조 공정에 있어서의 소정의 공정의 신규 결함에 착안한 결함 해석 방법이다. 구체적인 내용을 나타내기 위해, 실시 형태 1에서는 디바이스가 A, B, C, D, E, F의 6공정을 거쳐 제조되고, A∼F공정후에 각각 검사 장치를 사용하여 결함 검사를 실행하고 있다.

A∼F의 6공정은 DRAM을 제조하는 경우, A공정…하지 산화막 패턴의 형성 공정, B 공정…트랜지스터(메모리 셀 어레이용, 메모리 셀 어레이 제어용 등)의 형성 공정, C 공정…커패시터(메모리 셀용)의 형성 공정, D 공정…(층간) 절연막의 형성 공정, E 공정…(행방향) 금속 배선의 형성 공정, F 공정…(열방향) 금속 배선의 형성 공정이라고 하는 6공정이 일예로서 고려된다.

이하에서는 A∼F의 6공정중, D 공정을 소정의 공정으로서 주목하여 해석하는 방법을 설명한다.

먼저, D 공정의 신규 결함을 추출한다. 이 경우, 도 1에 도시한 바와 같이, D 공정후의 웨이퍼 맵(4)상에는 패턴 결함, 이물, 오염 물질 부착, 손상 등의 많은 결함(5)이 검출된다. 이들 웨이퍼 맵(4)상의 결합(5)중, D 공정보다도 전에 실행되는 A, B, C 공정에서 이미 검출된 웨이퍼 맵(1)∼(3)상의 신규 결함(6)∼(8)의 좌표와 오차 범위(15)를 고려한 결함 근방 영역의 좌표를 제외한 신규 영역상에서 발생한 D 공정만의 결함을 신규 결함(9)으로 판정한다.

즉, 도 2의 그래프에 도시한 바와 같이, D 공정의 웨이퍼 맵(4)상의 결함(4)의 총수에서 A∼C 공정에서 각각 검출된 신규 결함(6)∼(8)과 그의 오차 범위(15)와 같은 좌표에 있는 결함을 제외한 결함수가 신규 결함(9)의 개수로 된다.

이어서, A∼F 공정 종료후에 전기적 동작의 양부를 판정하는 전기 테스터에 의해, 웨이퍼상의 모든 칩 각각에 형성된 집적 회로의 양부 판정 결과를 얻는다. 또한, 전기 테스터는 각각이 특정의 전기적 특성의 양부를 테스트하는 복수의 부분 전기 테스트의 총합 결과에 따라 양부 테스트를 실행하는 것이 일반적이다.

그리고, 도 3에 도시한 바와 같이, 추출된 D 공정만의 신규 결함(9)의 유무가 판정된 복수의 칩과 상기 양부 판정된 복수의 칩을 웨이퍼 맵(20)상에서 조합한다. 도 3에 도시한 바와 같이, D 공정의 신규 결함은 52개이고, 이것이 45칩에 분포하고 있다. 테스터에 의해 검출된 불량은 78칩, 양품은 57칩 합쳐서 135칩이다.

이 135칩을 칩 단위로, 도 4에 도시한 바와 같이, ① 결함 없음·양품 48칩, ② 결함 없음·불량품 42칩, ③ 결함 있음·양품 9칩, ④ 결함 있음·불량품 36칩의 4종류로 분류한다.

하나의 칩에 2개이상의 신규 결합이 있는 것이라도, 본 실시 형태에서는 「결함 있음」으로 하여, 신규 결함이 1개밖에 없는 것과 같이 분류한다. 2개이상의 것에 대해서는 순차 가중치 부여 계산을 하는 방법도 고려되지만, 본 실시 형태에서는 가중치 부여는 실행하지 않고 계산을 진행한다. 이후, 결함의 수는 해석 순서에 등장하지 않게 되어, 모든 결함이 존재하는 칩의 수로 셈한다. 따라서, 집합 결함이 존재하는 칩도 ③ 또는 ④로 분류되는 1칩으로 간주할 수 있으므로, 집합 결함의 영향을 전혀 받지 않는 분류가 가능하게 된다.

여기서, 칩을 4분류한 의미를 고려한다. ③과 ④는 결함이 있으므로, D 공정의 영향을 받고 있다. 이것에 대하여, ①과 ②는 D 공정을 영향을 받지 않는 영역이다. 그만큼 ③과 ④의 영역보다 수율은 좋다. 그러나, A, B, C, E, F의 5공정의 영향은 받고 있는 영역이다. 따라서, 만일 ③과 ④의 영역에서 D 공정의 영향을 받고 있으면, 그의 수율은 ①과 ②의 영역과 같다고 가정할 수 있다.

①과 ② 영역의 불량율 RB1(=1-양품율=1-수율)은 다음 수학식 1로 표현된다.

RB1 = ②/(①+②) = 42/(48+42)

이것을 ③과 ④의 영역에서 결부시켜, D 공정이외의 A, B, C, E, F의 5공정의 영향에 의한 불량수 NE를 계산하면 다음의 수학식 2와 같이 된다.

NE = (③+④)×RB1 = (9+36)×RB1 = 21

여기서, ③과 ④의 영역에서의 실제 불량수는 ④이므로, D 공정의 신규 결함에 의해서만 불량으로 되었다고 추측되는 신규 불량 칩수 N1은 다음의 수학식 3과 같이 구해진다.

N1 = ④-NE = 36-21 = 15

이어서, D공정의 신규 결함의 치명율 RF를 계산한다. ①과 ② 영역의 불량율 RB1과 ③과 ④ 영역에서의 불량율 RB3 = ④/(③+④) = 36/(9+36)의 관계에서 D 공정의 영향을 고려한다. ③과 ④의 영역에 있어서, D 공정의 결함 분포가 균일하다고 가정하면, ①과 ② 영역의 양품율 rg1 (=①/(①+②))과 ③과 ④ 영역의 양품율 rg3 (③/(③+④))에 따라, D 공정에 있어서의 양품율 RG는 확률의 곱 법칙에 의해, 다음의 수학식 4와 같이 된다.

RG = rg3/rg1 = 0. 375

즉, D 공정에 있어서의 신규 결함의 치명율 RF는 다음의 수학식 5로 결정된다.

RF = 1-RG = 0. 625

이것은 검사 장치에서 검출한 신규 결함이 있는 칩중, 62.5%가 치명으로 되어 있었다고 하는 것이다. 이 경우, 37.5%는 치명으로 되어 있지 않은 결함도 검출하고 있는 것으로 되어 검사 장치가 충분한 고감도로 측정하고 있는 것을 의미한다. 이와 같이, 치명율에 의해 검사 장치 감도의 지표를 산출할 수 있다.

또한, 여기서 사용한 가정은 ③과 ④의 영역에 있어서 D 공정의 결함 분포가 균일하다고 보면 좋고, 웨이퍼 전면 135칩에 대하여 균일할 필요는 없다.

이어서, D 공정에서 발생한 불량 칩 개수를 계산한다. 검출한 신규 결함이 있는 칩중, 62.5%가 치명으로 되어 있었다고 함으로써, 공정 불량 칩수 NB는 다음의 수학식 6와 같이 구할 수 있다.

NB = (③+④)×RF = 28. 1

이들 해석 결과를 밴다이어그램으로 정리하면 도 5에 도시한 바와 같이 된다. 웨이퍼 전면에 있어서의 135칩중, 양품은 57칩, 불량은 78칩이다. 불량78칩중, D 공정에서 발생한 공정 불량 칩수 NB는 28. 1칩이고, 그중 D 공정에서만 신규로 불량으로 된 신규 불량 칩수 N1은 15칩이다. 즉, 28. 1-15 = 13. 1칩은 D 공정에 관계없이 A, B, C, E, F의 5공정중 하나 또는 복수의 공정에서 불량으로 된 칩이라고 추측된다.

따라서, 불량 78칩중, 78-15=63칩이 A, B, C, E, F의 5공정중 하나 또는 복수에서 불량으로 된 칩이다. 즉, 예를 들면, D 공정이 원인으로 되는 불량을 완전히 제외하고, D 공정에서 발생한 불량 칩은 28. 1칩을 0칩으로 하였다고 하여도 불량 칩은 63칩이고, 양품 칩은 15칩밖에 증가하지 않은 것을 알 수 있다. 이와 같이, D 공정의 신규 불량 칩수 N1에 의해, D 공정의 불량을 완전히 대책하면 증가한다고 견적되는 양품 칩의 수를 정량적으로 인식할 수 있다.

이것에 대하여, D 공정에서의 치명율에 따른 공정 불량 칩수 NB(=28. 1칩)은 예를 들면 A, B, C, E, F의 5공정의 수율이 100%로 되어도 또한 불량으로 되는 칩수를 나타내고 있다. 즉, 공정 불량 칩수 NB는 D 공정 단독의 수율에 대한 영향을 정량적으로 나타낸 숫자이고, 이것이 높은만큼 수율에는 약영향을 주는 것을 의미하고 있다.

여기서, 정수가 아닌 칩수가 산출되고 있지만, 이것은 결함 분포의 균일 등 가정 조건하에서 산출된 것이고, 해석 결과로서 사용하는 것에 문제는 없다. 이와 같이, 1공정 단독의 수율에 대한 영향을 정량적으로 산출할 수 있다.

<방법>

도 6은 본 발명의 실시 형태 1인 결함 해석 방법을 나타낸 플로우차트이다. 이하, 소정의 공정을 도 1, 도 2에서 나타낸 D 공정으로 하여 실시 형태 1의 처리 흐름을 설명한다.

동도를 참조하여, 스텝 S1에서, 검사 장치를 사용하여 소정의 공정후에 소정의 공정에 의한 신규 결함의 좌표 및 검출 사이즈를 추출하고, 스텝 S2에서 모든 공정 종료후에 전기 테스터에 의한 양부 판정을 칩 단위로 실행한다. 그리고, 스텝 S3에서, 검출된 모든 신규 결함을 유효로 하는 식별 조건으로 신규 결함의 유무를 칩 단위로 판정한다.

이어서, 스텝 S4에 있어서, 도 3에 도시한 바와 같이, 스텝 S3에서 검출된 신규 결함과 스텝 S2에서 얻은 양부 판정 결과의 조합을 웨이퍼 맵상에서 실행하여, 신규 결함의 유무 및 양·불량 판정에 따라, 도 4의 ①∼④에 나타낸 바와 같이 4가지로 분류한다.

그후, 스텝 S5에 있어서, 4가지로 분류된 칩의 수에 따라, 수학식 1∼수학식 3에 나타낸 바와 같이, 영역 ①, ②에 있어서의 불량율 RB1, 소정의 공정이외의 공정에 의한 불량수 NE 및 소정의 공정의 신규 결함에 의해서만 불량으로 된 신규 불량 칩수 N1을 구한다. 이 신규 불량 칩수 N1에 의해, 소정의 공정의 개선을 도모한 경우에 불량을 줄이는 것이 가능한 칩수를 정량적으로 인식할 수 있다.

이어서, 스텝 S6에 있어서, 수학식 4 및 5에 나타낸 바와 같이, 영역 ③, ④의 양품울 rg3과 영역 ①, ②의 양품율 rg1에 따른 양품율 RG와 양품율 RG에 따른 소정의 공정에 있어서의 신규 결함의 치명율 RF를 구한다. 이 치명율 RF에 의해, 소정의 공정후의 결함 검사를 실행한 검사 장치의 감도를 정량적으로 인식할 수 있다.

최후로, 스텝 S7에 있어서, 수학식 6에 나타낸 바와 같이, 치명율 RF에 따라, 소정의 공정에서 발생한 공정 불량 칩수 NB를 구한다. 이 공정 불량 칩수 NB에 의해 소정의 공정 단독의 디바이스 수율에 대한 영향을 정량적으로 인식할 수 있다.

<<실시 형태 2>>

<원리>

실시 형태 2에서는 실시 형태 1과 마찬가지로, D 공정의 신규 결함에 주목하여 해석하는 방법이다. 먼저, 실시 형태 1과 같은 D 공정에서 첫 번째로 검출된 신규 결함(9) 만을 추출한다(도 1, 도 2). 이어서, 도 7에 도시한 바와 같이, 추출된 D 공정만의 신규 결함(9)의 유무가 판정된 복수의 칩과 전기 테스터에 의한 양부 판정된 복수의 칩을 웨이퍼 맵상에서 조합한다.

이때, 실시 형태 1에서는 추출된 신규 결함(9)을 모두 유효로 한 식별 조건에서 신규 결함의 유무 판정을 실행하였지만, 본 실시 형태 2에서는 추출된 신규 결함(9)중 소정의 검출 사이즈이상의 결함을 식별 조건으로하여 신규 결함의 유무를 판정한다. 예를 들면, 1 ㎛이상의 것에 대해서만 채용한다. 이점이 실시 형태 1과 다른 점이고 다른 순서는 실시 형태 1과 마찬가지이다.

D 공정의 1 ㎛이상의 신규 결함(9)은 34개이고, 그것이 30칩에 분포하고 있다. 실시 형태 1과 같은 불량은 78칩, 양품은 57칩 합쳐서 135칩이다. 이 135칩을 칩 단위로 도 8에 도시한 바와 같이, ① 결함 없음·양품 53칩, ② 결함 없음·불량품 52칩, ③ 결함 있음·양품 4칩, ④ 결함 있음·불량품 26칩의 4종류로 분류한다.

D 공정의 1 ㎛이상의 신규 결함에 의해서만 불량으로 되었다고 간주되는 신규 불량 칩수 N1을 계산한다. 실시 형태 1과 마찬가지로, 수학식 1∼수학식 3을 사용하여, N1 = ④-(③+④)×②/(①+②)= 26-(4+26)×52/(53+52) = 11. 1칩으로 된다. 이 11. 1칩은 D 공정의 1㎛이상 신규 결함에 의해서만 불량으로 되었다고 간주되는 칩수이다.

이어서, D공정의 검출 사이즈 1 ㎛이상의 신규 결함의 치명율 RF를 계산한다. 실시 형태 1과 마찬가지로, 수학식 4 및 5를 적용하여, RF = 1-RG = 1-③/(③+④)×(①+②)/① = 1-4/(4+26)×(53+52)/53 = 0. 736으로 된다. 이것은 검사 장치에서 검출한 신규 결함이 있는 칩중, 73.6%가 치명으로 되어 있었다고 하는 것이다. 실시 형태 1보다 큰 결함 사이즈를 한정하여 계산하고 있으므로, 실시 형태 2에서는 실시 형태 1보다도 신규 검출한 결함중 치명으로 되어 있지 않은 결함이 감소하고 있는 것을 알 수 있다. 그러나, 당연히 26.4%는 치명으로 되어 있지 않은 결함도 검출하고 있는 것으로 되어, 검사 장치가 충분한 고감도로 측정하고 있는 것을 의미한다. 이와 같이, 치명율 RF는 검사 장치의 감도 지표로 된다.

이어서, D 공정의 검출 사이즈 1 ㎛이상의 신규 결함의 공정 불량 칩수 NB를 계산한다. 검출한 신규 결함이 있는 칩중, 73. 6%가 치명으로 되어 있었다고 하였으므로, 치명율 RF를 수학식 6에 적용하여, 공정 불량 칩수 NB = (③+④)×RF = (4+26)×0.736 = 22. 1칩으로 된다.

또한, 검출 사이즈를 2 ㎛이상, 3 ㎛이상……으로 변경하여 상기 처리를 마찬가지로 실행하여, 신규 불량 칩수 N1, 치명율 RF 및 공정 불량 칩수 NB의 계산을 각 검출 사이즈마다 실행한다. 이들 해석 결과를 정리한 것이 표 1이다.

표 1에 나타낸 바와 같이, 검출 사이즈가 2 ㎛이상에서 치명율이 1(100%)로 되어 있다. 이것은 신규 결함중 검출 사이즈가 2 ㎛이상의 칩은 모두 불량으로 되는 완전 치명 결함이라고 하는 것을 의미하고, 이 크기 이상의 결함은 수율을 반드시 저하시키는 것으로서 디바이스 제조의 관리상 묵인할 수 없다는 것을 알 수 있다.

또한, 각 검출 사이즈의 공정 불량 칩수 NB중에서 검출 사이즈가 모든 검출 결함(ALL)인 경우가 28. 1칩으로 최대값이 산출되어 있다. 이 28. 1칩이 수율에 대한 D 공정의 영향을 보다 정확히 나타내고 있다. 치명율 RF가 낮게 되어 가정한 조건에서 벗어나지 않는 한, 공정 불량 칩수 NB가 최대값을 나타낸 검출 사이즈가 검사 장치의 최적 감도라고 고려된다. 따라서, 표 1의 예에서는 검출 사이즈를 모든 검출 결함으로 하여 결함 검출을 실행하는 것이 최적 감도 설정으로 된다.

이와 같이, 검출 사이즈마다 신규 불량 칩수 N1, 치명율 RF 및 공정 불량 칩수 NB를 산출하여 산출 결과를 비교하는 것에 의해, 완전 치명으로 되는 신규 결함의 사이즈, 검사 장치가 최적 감도를 채용하는 검출 사이즈를 발견할 수 있다.

또한, 실시 형태 2에서는 항상 최적의 감도 설정(검출 사이즈)에서의 공정 불량 칩수 NB에 의해 실시 형태 1보다도 정확한 수율에 대한 영향이 정량적으로 산출하는 것이 가능하게 된다.

<방법>

도 9는 본 발명의 실시 형태 2인 결함 해석 방법을 도시한 플로우차트이다. 이하, 소정의 공정을 도 1, 도 2에서 나타낸 D 공정으로 하여 실시 형태 2의 처리 흐름을 설명한다.

동도를 참조하여, 스텝 S11에서, 소정의 공정에 있어서의 신규 결함의 좌표를 추출하고, 스텝 S12에서 모든 공정 종류후에 전기 테스터에 의한 양부 판정을 칩 단위로 실행한다. 그리고, 스텝 S13에서 설정된 검출 사이즈이상의 식별 조건을 만족하는 신규 결함의 유무를 칩 단위로 판정한다.

이어서, 스텝 S14∼S17에 의해, 소정의 공정에 있어서의 설정된 검출 사이즈에서의 신규 불량 칩수 N1, 치명율 RF 및 공정 불량 칩수 NB를 해석용 데이터로서 얻는다. 또한, 스텝 S14∼S17의 처리 내용은 도 6에서 나타낸 실시 형태 1의 스텝 S4∼S7과 마찬가지이다.

그후, 스텝 S18에서, 설정해야할 검출 사이즈가 종료하였는가 아닌가를 판정하고, 종료하고 있지 않으면, 스텝 S19에서 다른 검출 사이즈로 설정 변경한 후, 스텝 S13∼S17의 처리를 실행하고, 새로 설정된 검출 사이즈에서의 신규 불량 칩수 N1, 치명율 RF 및 공정 불량 칩수 NB를 해석용 데이터로서 얻는다. 이후, 스텝 S18에서 설정해야할 검출 사이즈가 종료하였다고 판정될때까지 스텝 S19, S13∼S17의 처리는 반복된다.

그리고, 스텝 S18에서 설정해야할 검출 사이즈가 종료하였다고 판정되면, 스텝 S20에서 모든 검출 사이즈에 있어서의 해석용 데이터를 비교 검증하고, 치명율 RF가 1. 0으로 되는 최소 검출 사이즈를 완전 치명 결함 사이즈로 하고, 모든 검출 사이즈에 있어서의 공정 불량 칩수 NB중 최대의 것을 최대 공정 불량 칩수 NBMAX로 하고, 최대 공정 불량 칩수 NBMAX로 되는 검출 사이즈를 최적 감도의 검출 사이즈로서 결정한다. 그리고, 최대 공정 불량 칩수 NBMAX에서 D 공정의 디바이스 수율에 대한 영향을 정확히 인식할 수 있다.

<기타>

또한, 실시 형태 2의 경우, 검출 사이즈를 1 ㎛마다 나누었지만, 이것은 가장 작은 또는 필요에 따라 부등 간격으로 나누어도 좋다. 또한, 실시 형태 2의 경우는 2 ㎛이상이 완전 치명 사이즈라고 이해되었지만, 이것은 전자 현미경 등으로 실측되는 결함의 크기와 일치하는 것은 아니다.

이 실시 형태 2에서는 감도로서 검출 사이즈를 사용하였지만, 검출 사이즈에 정의 상관이 있는 지표이면, 다른 지표를 사용하여도 좋다. 예를 들면, ㎛표시의 검출 사이즈가 아니고 산란광 강도 등이라도 좋다. 또한, 연속적으로 결함의 대소가 표시되지 않아도 대중소의 3구분이라도 그 3구분 각각에서 실시 형태 2와 같이 해석용 데이터를 얻어 해석하여도 좋다.

<<실시 형태 3>>

<원리>

실시 형태 2에서는 복수의 공정중 소정의 공정(D 공정)의 검출 사이즈마다 결함 해석을 실행하였다. 실시 형태 3에서는 실시 형태 2의 방법을 같은 웨이퍼에 대하여 모든 공정 각각에 주목하여 실행한다.

실시 형태 2와 마찬가지로, 해석용 데이터에서 완전 치명 사이즈와 적절한 감도 설정, 그것에 적절한 감도 설정에서의 수율에 대한 공정의 영향이 각 공정마다 인식하는 것이 가능하게 된다. 여기서 도출된 각 공정의 수율에 대한 영향은 항상 최적의 감도 설정에 있어서의 최대 공정 불량 칩수 NBMAX가 사용되므로, 각 공정마다 다른 검사 장치 레시피의 감도 차이나 예를 들어 검출하였을 때는 작은 결함도 후에 성장하여 상하의 레이어를 돌파하는 결함의 유무나 레이어마다 디바이스 패턴의 조밀에 의해 영향을 주는 결함의 사이즈가 다른 경우도 포함하여 인식할 수 있다.

즉, 단순히 각 공정의 최대 공정 불량 칩수 NBMAX를 내림순으로 소팅하는 것에 의해, 모든 공정을 개선이 요망되는 대책 중요 공정의 순서로 순위지을 수 있다.

또한, DRAM과 같이 비트 구제가 있고, 결함의 크기와 개수에 변칙적인 관계가 있는 것이라도 좋고 디바이스의 종류나 세대를 묻지않고 적용할 수 있다. 왜냐하면, 해석용 데이터는 전기 테스터에 의한 전기적인 칩의 양부 판정 결과와 신규 결함의 유무를 조합하여 얻은 데이터이기 때문이다.

<방법>

도 10은 본 발명의 실시 형태 3인 결함 해석 방법을 도시한 플로우차트이다.

동도를 참조하여, 스텝 S31에서 설정된 공정에 의한 검출 사이즈 비교 검증(실시 형태 2의 처리)을 실행한다.

이어서, 스텝 S32에서 검증해야할 공정의 종료 유무를 판단하고, 종료하고 있지 않으면 스텝 S33에서 다른 공정으로 설정 변경하여 스텝 S31로 리턴한다. 이후, 스텝 S32에서 종료로 판정할때까지 스텝 S33, S31을 반복한다.

그리고, 스텝 S32에서 검증해야할 공정이 종료하였다고 판단하면, 스텝 S34에서 각 공정의 최대 공정 불량 칩수 NBMAX를 비교하여 대책 중요 공정의 순위지음을 실행한다.

<<실시 형태 4>>

<원리>

실시 형태 3의 결함 해석 방법에 의해, 각 공정의 최적의 감도 설정에 있어서의 신규 불량 칩수 N1을 최적 감도 신규 불량 칩수 N1BEST로서 인식한다. 예를 들면, 표 1의 예에서는 검출 사이즈가 모든 검출 결함의 경우의 신규 불량 칩수 N1 (=15개)가 최적 감도 신규 불량 칩수 N1BEST로 된다.

그래서, 각 공정의 최적 감도 신규 불량 칩수 N1BEST를 합계하여 신규 불량 합계 칩수 N1TOTAL을 얻는다. 그리고, 신규 불량 합계 칩수 N1TOTAL과 전기 테스터에 의해 판정된 실제 불량수를 비교하고, 그 비교 결과에 따라 각 공정의 결함을 검출하는 검사 장치에 의한 불량 원인 검출 정도를 판정할 수 있다.

예를 들면, 양자가 일치 또는 충분히 가까운 값으로 간주되는 경우는 검사 장치가 불량의 원인과 어느 결함을 대부분을 검출하고 있다고 말한다. 반대로, 신규 불량 합계 칩수 N1TOTAL이 실제 불량수를 크게 밑도는 경우는 상술한 수학식 1∼수학식 6의 전제 조건인 「③과 ④의 영역에서 D 공정의 영향을 받고 있지 않으면, 그의 수율은 ①과 ②의 영역과 같음」이라고 하는 가정에서 크게 벗어나고 있는 경우 등을 고려할 수 있다.

또한, 신규 불량 합계 칩수 N1TOTAL과 실제 불량수를 약간 밑도는 경우는 그차의 칩수만큼 불량의 원인은 예를 들면 막질의 불량 등 검사 장치에서 검출할 수 없는 것이거나 또는 검사시의 감도가 지나치게 낮아서 미검출인 것이라고 고려할 수 있다. 물론, 이들 원인이 복합하고 있는 경우도 있다.

이와 같이, 신규 불량 합계 칩수 N1TOTAL과 실제 불량수를 비교 검증하는 것에 의해, 각 공정의 결함을 검출하는 검사 장치에 의한 불량 원인 검출 정도를 정량적으로 산출할 수 있다.

<방법>

도 11은 본 발명의 실시 형태 4인 결함 해석 방법을 도시한 플로우차트이다.

동도를 참조하여, 스텝 S41에서 설정된 공정에 의한 검출 사이즈 비교 검증(실시 형태 2의 처리)을 실행한다.

이어서, 스텝 S42에서 검증해야할 공정의 종료 유무를 판단하고, 종료하고 있지 않으면 스텝 S43에서 다른 공정으로 설정 변경하여 스텝 S41로 리턴한다. 이후, 스텝 S42에서 종료로 판정될때까지 스텝 S43, S41을 반복한다.

이어서, 스텝 S42에서 검증해야할 공정이 종료하였다고 판단하면, 스텝 S44에서 각 공정의 최적 감도 신규 불량 칩수 N1BEST를 합계하여 얻어지는 신규 불량 합계 칩수 N1TOTAL과 전기 테스터의 판정에 의한 실제 불량수를 비교하여 불량 원인 검출 정도를 정량적으로 인식한다.

<<실시 형태 5>>

<원리>

실시 형태 2의 결함 해석 방법을 모든 공정에 대하여 실행하는 것에 의해, 모든 공정 각각의 완전 치명 결함의 검출 사이즈와 최적의 감도 설정을 인식할 수 있다. 이 해석의 기본으로 되는 측정 데이터를 다른 검사 장치에서 측정한 것으로 하면, 소정의 검출 사이즈의 치명율에 따라 각 검사 장치의 감도 설정의 고저를 인식할 수 있다.

그래서, 각 공정마다 다른 검사 장치 레시피의 감도 차이를 동일 또는 비슷한 상태의 결함을 입었다고 간주되는 웨이퍼를 측정하는 것에 의해 정확히 비교 검증한 것이 실시 형태 5의 결함 해석 방법이다. 예를 들면, 다른 검사 장치 각각에서 표 1과 같은 결함 검출 결과를 얻은 결과, 검출 사이즈가 1 ㎛이상의 경우의 치명율 RF 끼리를 비교하는 것에 의해, 검사 장치 레시피의 감도 차이를 복잡한 비교 처리를 실행하지 않고 간단히 인식할 수 있다.

실시 형태 5의 결함 해석 방법에 있어서의 비교용 검출 사이즈는 다음과 같이 설정하면 좋다. 각 검사 장치 레시피의 측정시 감도 설정은 패턴 그밖을 결함으로서 오검출하지 않는 정도의 고감도로 설정하여 두고 신규 결함의 추출을 실행한 후, 데이터를 각각에 활용할 때에 적절한 감도보다 작은 검출 사이즈를 잘라버리도록 한다.

<방법>

도 12는 본 발명의 실시 형태 5인 결함 해석 방법을 도시한 플로우차트이다.

동도를 참조하여 스텝 S51에서 선택된 검사 장치를 사용한 소정의 공정에 의한 검출 사이즈 비교 검증(실시 형태 2의 처리)를 실행한다.

이어서, 스텝 S52에서 선택해야할 검사 장치의 종료 유무를 판단하고, 종료하고 있지 않으면, 스텝 S53에서 다른 검사 장치로 선택 변경하여 스텝 S51로 리턴한다. 이후, 스텝 S52에서 종료로 판정할때까지, 스텝 S53, S51을 반복한다.

그리고, 스텝 S52에서 선택해야할 검사 장치가 종료하였다고 판단하면, 스텝 S54에서 다른 검사 장치사이에 있어서의 동일 검출 레벨에서의 치명율을 비교하여, 그 비교 결과에 따라 다른 검사 장치사이의 감도 차이를 인식한다.

또한, 도 12에서는 소정의 공정으로 고정한 처리를 도시하였지만, 검출 사이즈 검증을 실행하는 공정도 적의 변경가능하게 하는 것도 물론 가능하다.

<<실시 형태 6>>

<원리>

실시 형태 3의 결함 해석 방법을 사용하면, 각 공정에 있어서, 완전 치명 결함으로 되는 검출 사이즈와 최적의 감도 설정 및 최적의 감도 설정에서의 수율에 대한 당해 공정의 영향을 정량적으로 인식할 수 있다.

그래서, 실시 형태 6은 동일 디바이스를 동일 공정을 거쳐 생산하는 다른 생산 라인 각각에 대하여, 다른 검사 장치에서 측정한 데이터에 따른 해석용 데이터를 얻는 것에 의해, 다른 생산 라인 각각에서 동일 디바이스 제조시에 있어서의 각 공정마다 우열을 인식한다.

실시 형태 3에 기술한 바와 같이, 각각의 생산 라인에서 도출된 각 공정에서의 영향은 각 공정마다 다른 검사 장치 레시피의 감도 차이나 예를 들어 검출하였을 때는 작은 결함이라도 후에 성장하여 상하의 레이어를 돌파하는 결함이나 레이어마다 디바이스 패턴의 조밀 영향도 포함하여 파악하고 있으므로, 단순히 다른 생산 라인 각각의 동일 공정간에 있어서의 최대 공정 불량 칩수 NBMAX의 대소를 비교하여 우열을 인식할 수 있다.

실시 형태 6의 결함 해석 방법을 사용하면, 종래 각 생산 라인에 사용되는 검출 장치간의 감도 상관을 취해야만 했던 다른 생산 라인간의 동일 공정의 비교를 용이하게 실행할 수 있다.

<방법>

도 13은 본 발명의 실시 형태 6인 결함 해석 방법을 도시한 플로우차트이다.

동도를 참조하여, 스텝 S61에서 다른 생산 라인 각각에 대하여, 모든 공정에 있어서의 검출 사이즈 검증(실시 형태 3의 스텝 S31∼S33의 처리)을 실행한다.

이어서, 스텝 S62에서 다른 생산 라인간에 있어서의 동일 공정의 최대 공정 불량 칩수 NBMAX를 비교하여, 그 비교 결과에 따라 다른 생산 라인간의 우열을 비교한다.

<<실시 형태 7>>

<원리>

실시 형태 1의 도 3의 웨이퍼 맵(20)상에 있어서, 또 특정 분포를 하고 있는 D 공정의 결함만에 대하여 해석을 실행한 것이 실시 형태 7의 결함 해석 방법이다.

실시 형태 1에서는 135칩을 4종류로 분류하였다. 이것에 대하여 실시 형태 7에서는 「결함 있음」의 영역 ③, ④를 더 나누어, ⑤결함있음 특정 분포없음의 영역⑤를 새로 마련하고, 이 영역 ⑤를 상술한 수학식 1∼수학식 6의 계산에 사용하지 않도록 하였다. 그밖의 순서는 실시 형태 1과 마찬가지이다.

도 14에 도시한 바와 같이, 추출된 D 공정만의 신규 결함중, 오른쪽위의 직선 형상의 특정 분포를 하고 있는 결함을 식별 조건으로 하여 신규 결함이 존재하는 칩과 전기 테스터에 의한 칩의 양부 판정 결과를 조합한다.

그리고, 도 15에 도시한 바와 같이, 특정 분포의 신규 결함은 12개이고, 그것이 7칩에 분포하고 있다. 135칩을 칩 단위로, ① 결함없음·양품 48칩, ② 결함없음·불량품 42칩, ③ 특정 분포 결함 있음·양품 1칩, ④ 특정 분포 결함 있음·불량품 6칩, ⑤ 결함있음 특정 분포 없음의 5종류로 분류한다(도 12).

특정 분포의 신규 결함에 의해서만 불량으로 되었다고 간주되는 신규 불량 칩수 N1′를 계산한다. ③→③', ④→④', N1→N1'로 치환하여, 실시 형태 1과 마찬가지로, 수학식 1∼수학식 3을 사용하여, N1'= ④'-(③'+④')×②(①+②) = 6-(1+6)×42/(48+42) = 2. 7 칩으로 된다. 이 2. 7칩은 특정 분포의 신규 결함에 의해서만 불량으로 되었다고 간주되는 칩수이다.

특히, 특정 분포의 신규 결함의 치명율 RF′를 계산한다. ③→③′, ④→④', RF→RF'로 치환하여, 수학식 4 및 5를 적용하여, RF′= 1-RG = 1-③'/(③'+④)×(①+②)/① = 1-1/(1+6)×(48+42)/48 = 0. 732로 된다. 이것은 검사 장치에서 검출한 특정 분포의 신규 결함이 있는 칩중, 73. 2%가 치명으로 되어 있었다고 하는 것이다. 실시 형태 1과 비교하여 높은 치명율이 산출되었다.

특히, 특정 분포에 의한 공정 불량 칩수 NB'를 계산한다. 특정 분포의 신규 결함이 있는 칩중, 73. 2%가 치명으로 되어 있었다고 하므로, ③→③', ④→④', RF→RF', NB→NB'로 치환하여, 수학식 6를 적용하여, NB′= (③'+④')×RF'= (1+6)×0. 732 = 5. 1칩을 구한다.

특정 분포를 고려하지 않는 실시 형태 1에서는 28. 1 칩이었으므로, 이 직선상의 분포를 하고 있는 결함은 그중 5. 1/ 28. 1 = 18. 1%를 점유하고 있는 것을 인식할 수 있다.

실시 형태 7과 같이, 특정 분포에 있는 신규 결함의 유무와 테스터에 의한 양부에 의한 분류를 실행한 후, 신규 불량 칩수 N1', 치명율 RF' 및 공정 불량 칩수 NB'를 구하는 것에 의해, 소정의 공정의 특정 분포 결함의 개선을 도모한 경우에 줄이는 것이 가능한 칩수, 소정의 공정에 있어서의 특정 분포의 결함 검사를 실행한 검사 장치의 감도 인식 및 소정의 공정에 있어서의 특정 분포에 있는 신규 결함이 수율에 주는 영향을 각각 정량적으로 구할 수 있다.

특정 분포의 결함이 디바이스의 수율에 큰 영향을 주는 경우, 예를 들면, 생산 라인밖의 웨이퍼에도 마찬가지의 직선 형상 분포가 발견되면, 치명율의 높이나 공정 불량 칩수의 높이에서 대책을 재촉하는 대상으로 할 수 있다.

또한, 특정 분포를 고려하지 않는 신규 결함의 유무와 테스터에 의한 양부에 의한 분류에서 얻어지는 신규 불량 칩수 N1, 치명율 RF 및 공정 불량 칩수 NB와 상기 신규 불량 칩수 N1', 치명율 RF′ 및 공정 불량 칩수 NB를 비교하는 것에 의해, 소정의 공정에서 검출된 모든 결함에 대한 특정 분포의 결함 특성을 검증할 수 있다.

실시 형태 7에서 나타낸 결함 해석 방법은 실시 형태 2와 같이 검출 사이즈를 바꾸어 실행하거나 실시 형태 3과 같이 공정간의 비교 검증을 겸해서 실행하거나 하는 등, 다른 실시 형태와 조합하여 실행할 수도 있다.

또한, 실시 형태 7에서의 치명율 RF'가 실시 형태 2의 검출 사이즈가 1㎛이상인 경우의 치명율 RF와 가까운 값으로 되어 있고, 실시 형태 7의 직선 형상 분포가 대강 1㎛이상의 결함이라고 추측할 수 있다. 그러나, 제조되는 디바이스가 DRAM이고, 검출되고 있지 않은 작은 결함이 직선 형상 분포중에 대량으로 있어, 비트 구제 회로를 사용하여 버리는 것에 의해, 직선 형상 분포에 있어서의 치명율 RF'가 이상으로 상승하여 버린것도 고려할 수 있으므로, 일률적으로 판정할 수는 없다.

또한, 검사 장치에 의한 검사는 칩의 전면을 면적비로 100% 실행하고 있다고는 할 수 없으므로, 검사 대상 영역에서는 벗어난 부분이고 또한 직선 형상 분포중에 치명 결함이 있는 경우도 고려된다.

<방법>

분류의 사방을 실시 형태 1의 도 3, 도 4내지 도 14, 도 15로 변경하여, 영역 ③, ④→영역 ③', ④', 신규 불량 칩수 N1→N1', 치명율 RF→RF', 공정 불량 칩수 NB→NB'로 치환하여, 실시 형태 1에서 기술한 수학식 1∼수학식 6를 적용하는 것에 의해, 실시 형태 7의 결함 해석 방법은 도 6에서 도시한 실시 형태 1과 마찬가지 처리로 실행가능하다. 단, 스텝 S3의 처리는 특정 분포에 있는 신규 결함의 유무를 단위로 검출하는 것으로 된다. 또한, 다른 실시 형태와 병용하는 경우도 당해 처리 부분을 상기와 같이 변경하면 좋다.

<<실시 형태 8>>

<원리>

실시 형태 1∼7은 전기 테스터에 의해 여러 가지 부분 전기 테스트의 총합 결과에 따른 총합적인 전기적 특성의 양부 테스트에 의한 양부 판정에 의해 양품/불량품을 판정하였지만, 특정 전기적 특성의 불량을 검출하는 부분 전기 테스트에 따른 양부 판정을 실행하여 결함 해석을 실행하는 것이 실시 형태 8이다.

예를 들면, 배선 단락에의한 과전류 불량, 특정 조건에서의 동작 불량 또는 과전류의 값에 따른 불량 등을 검출하는 부분 전기 테스트에 따라 특정 전기적 특성에 따른 양부 판정을 실행한다.

그 결과, 실시 형태 8은 신규 결함의 유무와 부분 전기 테스트에 따른 양부 판정에 의한 분류를 실행한 후, 실시 형태 1과 마찬가지로 신규 불량 칩수 N1, 치명율 RF 및 공정 불량 칩수 NB를 구하는 것에 의해, 소정의 공정 개선을 도모한 경우에 특정 전기적 특성의 불량을 줄이는 것이 가능한 칩수, 특정 전기적 특성의 불량에 의한 양부 판정에 있어서의 검사 장치의 감도 인식 및 소정의 공정에 있어서의 신규 결함이 특정 전기적 특성의 불량에 관한 디바이스 수율에 주는 영향을 각각 정량적으로 구할 수 있다.

또한, 실시 형태 8의 결함 해석 방법에 의해 특정 전기적 특성의 불량에 대한 신규 결함의 영향을 인식할 수 있으므로, 디바이스의 단면 관찰 등 시간이 걸려서 많은 시료를 해석할 수 없는 다른 오프라인에서의 특정 전기적 특성 불량에 대한 테스트 방법과 실시 형태 8의 결함 해석 방법을 병용하여 양부 판정을 실행하면, 특정 전기적 특성의 불량이 생기는 현상이 웨이퍼 전체에 미치는 영향을 인식할 수 있다.

또한, 실시 형태 7에서와 같은 특정 분포의 결함은 특정 전기적 특성의 불량 원인에 집중하는 일이 많아, 실시 형태 7에 실시 형태 8의 방법을 도입하는 것은 유효한다.

또한, 실시 형태 4에서 설명한 바와 같이, 신규 불량 합계 칩수 N1TOTAL과 전기 테스터에 의한 총합 테스트의 불량수의 비교에 의해 검사 장치에 의한 불량 원인이 좁혀지지 않는 경우, 실시 형태 8의 결함 검출 방법에 의해 특정 전기적 특성의 불량 원인을 좁히는 것에 의해, 시간이 걸리는 오프라인에서의 복수의 테스트법중 좁혀진 불량 원인을 검증하기 위한 방법을 적절히 선택할 수 있으므로, 불량 원인을 보다 빨리 발견할 수 있다.

<방법>

실시 형태 8의 결함 해석 방법은 도 6에서 도시한 실시 형태 1과 마찬가지 처리로 실행할 수 있다. 단, 스텝 S3에 있어서의 양/불량 판정을 특정 전기적 특성의 불량 원인에 따라 실행한다. 또한, 실시 형태 7의 방법을 병용하는 경우는 스텝 S3의 처리가 소정의 검출 사이즈로 특정 분포의 신규 결함 유무를 칩 단위로 검출하게 된다. 다른 실시 형태와 병용하는 경우도 당해 처리 부분을 상기와 같이 변경하면 좋다.

<<실시 형태 9>>

<원리>

실시 형태 1∼8까지는 각 공정에서 신규로 검출된 신규 결함 만을 데이터로서 사용하여 왔지만, 신규 결함이 후공정에 주는 영향을 고려하여, 신규 결함이 후공정에서도 나타내는 재결함을 검출 대상으로 한 결함 해석 방법을 실행한 것이 실시 형태 9이다.

예를 들면, 도 2에 있어서, (12)는 D 공정에서 신규로 검출된 신규 결함(9)중, E 공정에서 다시 검출된 재결함이다. 특정 공정의 신규 결함의 후속 공정에 있어서의 재결함을 검출 대상으로 하는 것에 의해, 신규 검출일때는 작아도 후공정에서는 성장하여 크게 되는 결함의 영향을 정량적으로 인식할 수 있다.

또한, 해석할 수 있는 것은 도 2에 있어서의 (12)와 같은 신규 결함 검출 직후의 공정에 있어서의 재결함뿐만아니라 (13)과 같이 또 후공정에서 재검출된 재결함을 데이터로서 사용할 수 있다.

실시 형태 9와 같이, 재결함의 유무와 테스터에 의한 양부에 의한 분류를 실행한 후, 실시 형태 1과 마찬가지로, 신규 불량 칩수 N1, 치명율 RF 및 공정 불량 칩수 NB를 구하는 것에 의해, 소정의 공정(대상으로 되는 결함이 도 2의 재결함(12)인 경우는 D 공정)의 신규 결함의 개선을 도모한 경우에 줄이는 것이 가능한 칩수, 소정의 공정에 있어서의 신규 결함의 결함 검사를 실행한 검사 장치의 감도 인식 및 소정의 공정에 있어서의 신규 결함이 수율에 주는 영향을 각각 정량적으로 구할 수 있다.

또한, 신규 결함의 유무와 테스터에 의한 양부에 의한 제1분류에 의한 각 검출 사이즈의 치명율과 당해 신규 결함의 재결함의 유무 각각과 테스터에 의한 양부에 의한 제2분류에의한 각 검출 사이즈의 치명율를 비교하는 것에 의해, 재결함의 검출 사이즈와 신규 결함의 검출 사이즈의 대응 관계를 인식할 수 있다. 예를 들면, D 공정에 있어서의 신규 결함의 검출 사이즈가 1 ㎛이상의 치명율과 E 공정에 있어서의 재결함의 검출 사이즈가 2 ㎛이상의 치명율이 가까운 값으로 되는 경우, D 공정에서 1 ㎛정도였던 신규 결함이 E 공정에서 2 ㎛정도로 성장하였다고 추측할 수 있다.

<방법>

실시 형태 9의 결함 해석 방법은 도 6에 도시한 실시 형태 1과 마찬가지 처리로 실행할 수 있다. 단, 스텝 S3, S4의 「신규 결함」을 「재결함」으로 치환한다. 또한, 실시 형태 7의 방법을 병용하는 경우는 스텝 S3의 처리가 특정 분포의 재결함 유무를 칩 단위로 검출하는 것으로 된다. 다른 실시 형태와 병용하는 경우도 당해 처리 부분을 상기와 같이 변경하면 좋다.

<기타>

또한 해석할 수 있는 재결함은 도 2에 있어서의 (12)나 (13)과 같이 도 2에 있어서 단독으로 분류되어 있는 것에 한정되지 않는다. 예를 들면, 도 2에 있어서의 신규 결함(10)과 재결함(12)을 맞춘 것(신규 결함과 전공정의 신규 결함의 재결함의 합)을 데이터로서 사용할 수도 있다. 또한, 소정의 검출 사이즈로 검출되는 신규 결함중 현미경 등을 사용한 관찰 등에 의한 수동 또는 자동으로 특정되는 조건(특정의 형상 등)을 만족하는 신규 결함만을 데이터로서 사용하여도 좋다.

이와 같이, 소망 분류가 이루어진 결함의 유무와 양부 판정에 따라, 실시 형태 1의 도 4에 도시한 바와 같은 4가지 종류 나눔 또는 실시 형태 7의 도 12에 도시한 바와 같은 4가지 종류 나눔과 계산에 포함하지 않은 영역의 5가지로 분류하는 것에 의해 여러 가지 조건을 만족하는 신규 결함의 결함 해석을 실행할 수 있다.

<<실시 형태 10>>

<원리>

실시 형태 1∼9는 1장의 웨이퍼상에 있는 결함 만을 데이터로서 사용하였지만, 복수장의 웨이퍼상에 있는 결함을 데이터로서 사용하여 실시 형태 1∼9의 결함 해석 방법중 어느 하나의 방법을 실행한 것이 실시 형태 10이다.

예를 들면, 로트내의 복수장의 웨이퍼에 있어서의 칩수 분류를 합계하여 해석하는 것에 의해, 로트 단위에서의 결함 해석을 실행한다. 이것은 로트을 또 묶은 처리 배치 단위 등으로 해석을 실행하여도 마찬가지이다.

이와 같이, 실시 형태 10의 결함 해석 방법은 복수장의 웨이퍼에 있어서의 결함 유무와 양부 판정 결과에 따른 분류를 실행하여 결함 해석을 실행하는 것에 의해, 통계적인 신뢰성 높은 결함 해석을 실행할 수 있다.

예를 들면, 1장의 웨이퍼에 있어서, 계산에 사용하는 4가지 종류 나눔중, 분류된 영역에 해당하는 칩수가 극단으로 적은 경우, 웨이퍼 1장의 결함 해석에 의한 신뢰성은 저하할 우려가 있지만, 실시 형태 10과 같이 복수장 단위로 분류하여 결함 해석을 실행하는 것에 의해, 한번의 결함 해석 처리로 계산하는 총칩수를 많게 할 수 있는만큼, 통계적인 신뢰성이 높은 것은 명확하다.

<방법>

해석 대상으로 하는 웨이퍼를 복수장으로 하는 것에 의해, 실시 형태 1∼9에서 기술한 방법을 그대로 채용할 수 있다.

<<실시 형태 11>>

<원리>

실시 형태 1∼10에 있어서는 결함의 「있음, 없음」을 취하여 칩을 분류하고, 하나의 칩에 존재하는 결함수를 1개이상의 것을 동일 종류로 분류하였지만, 이것을 하나의 칩에 존재하는 결함 개수에 의해 분류한다. 예를 들면, 소망 분류를 동일 칩에 존재하는 결함이 1개인 것 또는 2개이상의 것 3개이상의 것과 같이 분류하고, 결함 개수를 고려한 결함의 유무와 테스터에 의한 양부에 의하여, 실시 형태 1의 도 4에 도시한 바와 같은 4가지 종류 나눔 또는 실시 형태 7의 도 14에 도시한 바와 같은 4가지 종류 나눔과 계산에 포함하지 않는 영역의 5가지로 분류하는 것에 의해 결함 해석을 실행한다.

실시 형태 11과 같이, 결함 개수를 고려한 결함의 유무와 테스터에 의한 양부에 의한 분류를 실행한 후, 실시 형태 1과 마찬가지로, 신규 불량 칩수 N1, 치명율 RF 및 공정 불량 칩수 NB를 구하는 것에 의해, 소정의 공정의 결함 개선을 도모한 경우에 줄이는 것이 가능한 칩수, 소정의 공정에 있어서의 결함의 결함 검사를 실행한 검사 장치의 감도 인식 및 소정의 공정에 있어서의 결함이 수율에 주는 영향을 각각 정량적으로 구할 수 있다.

또한, 실시 형태 11의 결함 해석 방법은 결함 개수에 의해 분류하는 것에 의해, 결함이 집합한 상태에서 발생하는 크러스터라고 하는 것과 그렇지 않은 통상의 분포의 결함의 수율에 대한 영향을 각각 분류하여 해석할 수 있다.

<방법>

실시 형태 11의 결함 해석 방법은 도 6에 도시한 실시 형태 1과 마찬가지 처리로 실행할 수 있다. 단, 스텝 S3∼S6의 「신규 결함」을 「결함 개수를 고려한 신규 결함」으로 치환한다. 또한, 실시 형태 7의 방법을 병용하는 경우는 스텝 S3의 처리는 소정의 검출 사이즈로 특정 분포의 결함 유무를 칩 단위로 검출하게 된다. 다른 실시 형태와 병용하는 경우도 당해 처리 부분을 상기와 같이 변경하면 좋다.

<<실시 형태 12>>

실시 형태 1∼11에 도시한 바와 같은 해석 방법을 프로그램으로 하여 CDROM 등의 기록 매체에 기억시켜 실행시킨 것이 실시 형태 12이다.

도 16은 본 발명의 실시 형태 12인 결함 해석 시스템의 제1태양의 구성을 도시한 설명도이다. 동도에 도시한 바와 같이, 제어부(31)는 실시 형태 1∼11에 도시한 해석 방법중 적어도 하나를 결함 해석 프로그램으로서 저장한 CDROM 등의 기록 매체(32)에서 결함 해석 방법을 판독할 수 있다.

한편, 검사 장치(41)는 A 공정 및 C 공정 직후에 있어서의 결함 검출을 실행하고, 웨이퍼상의 결함 좌표 위치 및 결함 사이즈를 검출하여 결함 정보를 제어부(31)로 출력한다. 마찬가지로, 검사 장치(42)는 A 공정 및 D 공정 직후에 있어서의 상기 결함 정보를 제어부(31)로 출력하고, 검사 장치(43)는 B 공정, E 공정 및 F 공정 직후에 있어서의 상기 결함 정보를 제어부(31)로 출력한다.

또한, 전기 테스터(33)는 전공정의 최종 공정인 F 공정후의 디바이스에 대한 전기 테스트를 실행하고, 그 테스트 결과인 양부 판정 정보를 제어부(31)로 출력한다. 또한, F 공정의 종료후는 칩의 절단, 본딩, 수지 봉지 등의 후공정으로 이행한다.

그리고, 제어부(31)는 검사 장치(41)∼(43)에서 얻어지는 A 공정∼F 공정에 있어서의 결함 정보와 전기 테스터(33)에서 얻어지는 양부 판정 정보에 따라 기록 매체(32)에서 판독한 결함 해석 방법을 실행한다.

예를 들면, 기록 매체(32)에 기록된 결함 해석 프로그램이 실시 형태 1의 결함 해석 방법인 경우, 제어부(31)는 도 6에 도시한 실시 형태 1과 마찬가지 처리로 실행한다. 즉, 스텝 S1∼S7의 처리를 제어부(31)의 제어하에서 실행하고, 특히 스텝 S1의 처리는 검사 장치를 사용하여 실행하고, 스텝 S2의 처리는 전기 테스터를 사용하여 실행하게 된다.

또한, 스텝 S1의 신규 결함의 좌표를 추출하는 처리는 결함 정보가 각 공정의 결함 좌표 위치 및 결함 사이즈로 이루어지는 경우, 결함 정보에 따라 각 공정의 신규 결함의 좌표를 구하게 된다.

또한, 제어부(31)가 결함 정보에 따라 각 공정의 신규 결함의 좌표를 구하는 기능을 갖고 있는 경우, 결함 해석 프로그램에 있어서의 스텝 S1의 처리는 각 공정의 신규 결함의 좌표를 제어부(31)에서 입력하는 처리로 된다.

도 17은 본 발명의 실시 형태 12인 결함 해석 시스템의 제2태양의 구성을 도시한 설명도이다. 동도에 도시한 바와 같이, 검사 장치(40)는 A 공정∼F 공정 직후에 있어서의 결함 검출을 실행하고, 그 검출 결과인 결함 정보를 일괄해서 제어부(31)로 출력한다. 다른 구성은 도 16에 도시한 제1태양과 마찬가지이다.

이와 같이, 각 공정의 결함 검출시에, 제1태양과 같이 복수의 검사 장치를 사용하여도 좋고, 제2태양과 같이 하나의 검사 장치를 사용하여도 좋다.

이와 같이, 실시 형태 12의 결함 해석 시스템은 실시 형태 1∼11에서 기술한 결함 해석 방법을 기록 매체(32)에 미리 기록하여 두면, 실시 형태 1∼11에서 기술한 결함 해석이 자동적으로 실행되고, 제조 공정으로의 효과적인 대책을 보다 조기에 실행할 수 있다.

또한, 제2태양에 있어서도, 제어부(31)가 결함 정보에 따라 각 공정의 신규 결함의 좌표를 구하는 기능을 갖고 있는 경우, 결함 해석 프로그램에 있어서의 스텝 S1의 처리는 각 공정의 신규 결함의 좌표를 제어부(31)에서 입력하는 처리로 된다.

또한, 제2태양의 구성에서는 검사 장치(40) 자체(검사 장치(40)에 전용의 데이터 처리 시스템이 부속되는 경우를 포함함)이 결함 정보에 따라 각 공정의 신규 결함의 좌표를 구하는 기능을 갖어도 좋다. 이 경우, 결함 해석 프로그램에 있어서의 스텝 S1의 처리는 각 공정의 신규 결함의 좌표를 검사 장치(40)에서 입력하는 처리로 된다.

<<제조 공정의 개선>>

실시 형태 1∼11의 결함 해석 방법에 의한 해석 결과를 사용하여 제조 공정의 개선을 실행할 수 있다. 예를 들면, 실시 형태 3의 결함 해석 방법에 의해 최대 공정 불량 칩수 NBMAX가 많고, 대책 중요 공정의 상위에 순위지어진 공정의 제조 장치의 크리닝 빈도를 높이는 등에 의해, 그 제조 공정의 개선을 실행할 수 있다.

반도체 장치의 제조시에, 수율을 저하시키지 않기 위해 제조 장치의 크리닝은 중요하지만, 크리닝 작업이 사람손을 필요로 하거나 제조 장치의 가동율을 저하시키므로, 크리닝은 필요 최소한으로 억제할 필요가 있다.

따라서, 실시 형태 3의 결함 해석 방법에 의한 해석 결과에 따라, 대책 중요 공정의 상위에 순위지어진 공정의 제조 장치를 중점적으로 크리닝하는 것에 의해, 크리닝을 유효하게 실행하여 과부족없는 적정한 생산 라인을 얻을 수 있다.

또한, 각 제조 장치 단체로 실행되고 잇는 장치 발진의 검증 방법, 예를 들면, 제품이 아닌 웨이퍼를 장치로 통하여 얻어지는 발진량이나 장치 배관에서의 발진량 모니터에 의해 검출된 발진량과 실시 형태 1∼11의 결함 해석 방법의 해석 결과의 상관을 미리 구하여 두는 것에 의해, 장래적으로는 상기 해석 결과를 기다리지 않고, 과거 상관에서 발진량의 증대가 수율에 영향을 주는 제조 장치를 검지하고, 그 제조 장치를 중점적으로 개선할 수도 있다.

또한, 상술한 크리닝 빈도의 증감이외에도 제조 장치를 개선할 수 있다. 예를 들면, 진공 장치를 사용하는 공정 X에 있어서, 발진을 방지하기 위해 챔버내의 기압 증감을 의도적으로 시간을 걸려서 실행하면, 공정 X의 스루풋을 열화시키게 된다. 그래서, 실시 형태 1∼11의 결함 해석 방법의 해석 결과에 의해 진공 장치의 챔버내 기압의 증감이 지나치게 빠르면 수율에 영향이 있다고 판정한 경우는 스루풋을 다소 희생하여도 수율을 향상시키기 위한 공정 X를 시간을 걸려 실행하는 것의 가치는 충분하다고 인식할 수 있다.

또한, 특정 분포를 하고 있는 결함이 성막 장치를 사용한 공정 Y에서 발견되고, 실시 형태 7의 결함 해석 방법에 의해, 공정 Y에 의한 특정 분포의 결함이 수율에 영향을 주었다고 판정된 경우, 도 18에 도시한 바와 같이, 챔버내의 분출구(16)으로 부터의 기체 분출 궤적과 결함의 분포 상태가 일치하면, 그 분출구가 불량 원인일 가능성이 높다. 그래서, 공정 Y가 사용한 성막 장치의 분출구에 관한 개선책을 우선적으로 실시하는 것에 의해, 상당히 높은 확율로 수율 향상을 도모할 수 있다.

또한, 성막 장치의 분출구에 관한 개선책으로서는 주로 분출구의 크리닝이 있지만, 그밖에도 분출하는 타이밍, 분출하는 기체의 유량 조절, 레시피 변경, 분출구의 위치, 형상의 변경 등의 성막 장치 자체의 개선 등이 있다.

또한, 성막 장치를 사용하는 공정 Y이외의 공정 Z에서 특정 분포의 결함이 수율에 영향을 주었다고 판정된 경우에도, 웨이퍼를 취급하는 로봇 암의 접촉이나 웨이퍼 유지 지그의 불구합 등을 불량 원인으로서 좁힐 수도 있으므로, 공정 Z가 로봇 암이나 웨이퍼 유지 지그를 사용하는 경우, 실시 형태 7의 결함 해석 방법에 의한 해석 결과에 의해 유효하게 개선을 도모할 수 있다.

또한, 구체적인 불량 원인을 용이하게 특정할 수 없는 경우에도, 실시 형태 1∼11의 해석 결과에 따른 제조 공정의 개선은 물론 가능하다. 예를 들면, 드라이 에칭 공정이 실시 형태 1∼11의 결함 해석 방법에 의해 수율에 영향을 주었다고 판정된 경우, 드라이 에칭 장치의 구조, 재질, 레시피, 사용 재료의 순도 등의 검토를 집중적으로 실행하는 것에 의해, 드라이 에칭 공정을 개선하여 수율이 높은 생간 라인을 얻을 수 있다.

또한, 실시 형태 1∼11의 결함 해석 방법을 실시 형태 12의 결함 해석 시스템을 사용하여 실행하는 것에 의해, 수작업에 비하여 해석 시간을 단시간으로 억제하면서, 대량의 데이터에 의해 통계적으로 신뢰할 수 있는 해석 결과를 얻을 수 있으므로, 제조 공정의 개선이 매우 유효하다.

<<실시 형태 13>>

<원리>

실시 형태 13에서는 실시 형태 1과 마찬가지로, 신규 결함의 유무 및 양·불량 판정에 따라, 도 4의 ①∼④에 도시한 바와 같이 4가지로 분류하여, 과거 해석 처리를 실행하고, 각 공정의 치명율 RF를 구한다.

그리고, 새로운 디바이스 제조시에 있어서의 A 공정∼F 공정 각각의 추정 수율 BDA∼BDF를 상기 과거 해석 처리에 의해 구한 치명율 RF와 새로 검출한 신규 결함수에 의해 산출한 후, 모든 공정의 수율을 추정하여 공정 관리를 실행한다.

<방법>

도 19는 본 발명의 실시 형태 13인 수율 추정 방법(공정 관리 방법)을 나타낸 플로우차트이다. 구체적인 내용을 나타내기 위해, 실시 형태 13에서는 실시 형태 1과 마찬가지 디바이스(집적 회로)가 A, B, C, D, E, F의 6공정을 거쳐 제조되고, A∼F 공정후에 각각 검사 장치를 사용하여 결함 검사를 실행하고 있다. 이하, 실시 형태 13의 수율 추정 방법의 처리 순서에 대하여 설명한다.

동도를 참조하여, 스텝 S71에서 검사 장치를 사용하여 A∼F 공정 각각에 있어서의 신규 결함의 좌표 및 검출 사이즈를 추출하고, 스텝 S72에서 모든 공정 종류후에 전기 테스터에 의한 양부 판정을 칩 단위로 실행한다. 그리고, 스텝 S73에서 A∼F 공정 각각에 있어서, 검출된 모든 신규 결함을 유효로 하는 식별 조건으로 신규 결함의 유무를 칩 단위로 판정한다.

이어서, 스텝 S74에 있어서, A∼F 공정 각각에 있어서, 스텝 S73에서 검출된 신규 결함과 스텝 S72에서 얻은 양부 판정 결과의 조합을 웨이퍼 맵상에서 실행하여, 신규 결함의 유무 및 양·불량 판정에 따라, 실시 형태 1의 도 4의 ①∼④에 도시한 바와 같이 4가지로 분류한다.

그후, 스텝 S75에 있어서, 4가지로 분류된 칩의 수에 따라, 실시 형태 1에서 기술한 수학식 4에 나타낸 바와 같이, ①과 ② 영역의 양품율 rg1 (=①/(①+②))과 ③과 ④ 영역의 양품율 rg3 (=③/(③+④))에 따른 양품율 RG를 구하고, 수학식 5에 나타낸 바와 같이 양품율 RG에 따라 신규 결함의 치명율 RF를 A∼F 공정 각각에 대하여 구한다.

이상, 스텝 S71∼S75의 처리로 이루어진 과거 해석 처리의 해석 결과에 의해 소정의 디바이스를 제조하는 경우의 A∼F 공정 각각의 치명율 RF를 얻을 수 있다. 그후, 소정의 디바이스를 같은 A∼F 공정에서 새로 제조하는 경우의 수율을 추정하는 현재 추정 처리가 이하의 스텝이다.

스텝 S76에 있어서, 새로운 집적 회로의 제조시에 있어서의 A∼F 공정의 추정 수율 BDA∼BDF를 구한다. 그의 내용은 다음과 같다.

먼저, 과거 해석 처리의 스텝 S71과 마찬가지로, 검사 장치를 사용하여, 새로 실행하는 A∼F 공정 각각에 있어서의 신규 결함의 좌표 및 검출 사이즈를 추출하고, 과거 해석 처리의 스텝 S73과 마찬가지로, 새로 실행하는 A∼F 공정 각각에 있어서, 검출된 모든 신규 결함을 유효로 하는 식별 조건으로 신규 결함의 유무를 칩 단위로 판정한다.

그리고, 새로 검출한 신규 결함 칩수와 스텝 S75의 과거 해석 처리에서 구한 치명율 FR에 따라, 새로운 집적 회로의 제조시에 있어서의 각 공정의 추정 수율을 구한다.

예를 들면, D 공정에 있어서 검사 장치에서 검출한 신규 결함 칩 NCD가 48칩인 경우, 스텝 S75에서 구한 치명율 RF(가령, 62. 5%로 함)를 사용하여, D 공정의 공정 불량 칩수 NBD를 다음의 수학식 7과 같이 구할 수 있다.

NBD = NCD×RF = 30

그리고, D 공정 단독의 추정 수율 BDD는 모든 칩수 AC로 하면 다음의 수학식 8과 같이 구할 수 있다.

BDD = (AC - NBD) / AC = 0. 778

마찬가지로, 다른 공정인 A 공정∼C 공정, E 공정 및 F 공정에 있어서의 추정 수율 BDA∼BDC, BDE 및 BDF도 구한다.

마지막으로, 스텝 S77에 있어서, 수학식 9에 나타낸 바와 같이, 모든 공정에 있어서의 추정 수율 BDALL을 구한다.

BDALL = BDA·BDB·BDC·BDD·BDE·BDF

이와 같이, 실시 형태 13의 수율 추정 방법에서는 과거 해석 결과(스텝 S71∼S75)를 참조하여, 최신 정보인 현재 실행중의 각 공정의 신규 결함 칩수에 따라, 최신 디바이스 제조시의 수율을 정도 좋게 추정할 수 있다.

<<실시 형태 14>>

<원리>

실시 형태 13에서는 실시 형태 1과 마찬가지로, 신규 결함의 유무 및 양·불량 판정에 따라, 도 4의 ①∼④에 도시한 바와 같이 4가지로 분류하여, 과거 해석 처리를 실행하였지만, 실시 형태 14에서는 실시 형태 13과 달리, 신규 결함의 검출 사이즈를 복수로 구분함으로써 상기 4가지 분류를 실행하고, 사이즈 구분마다 치명율 RF를 구한다.

실시 형태 14에서는 신규 결함의 검출 사이즈가 1 ㎛미만인 경우, 1㎛이상 2 ㎛미만인 경우 및 2 ㎛이상의 경우의 3가지로 사이즈 구분하고 있다. 즉, A 공정∼F 공정 각각에 3가지의 치명율 RF가 구해지고, 새로운 디바이스 제조시에 있어서의 A 공정∼F 공정 각각의 추정 수율 BDA∼BDF는 3가지 검출 사이즈의 신규 결함 칩수와 그것에 대응하는 치명율 RF에 의해 추정된다.

<방법>

과거 해석 처리는 도 19에서 나타낸 스텝 S71∼S75와 대략 마찬가지이지만, 스텝 S74에 있어서의 분류, 스텝 S75에 있어서의 치명율의 산출이 각각 신규 결함의 검출 사이즈마다 구분되는 점이 다르다. 이하, D 공정의 경우를 예를 들어 설명한다.

(스텝 S74에 관련하여)

신규 결함의 검출 사이즈가 1 ㎛미만인 경우는 135칩을 칩 단위로, 도 20에 도시한 바와 같이, ①결함없음·양품 48칩, ②결함없음·불량품 42칩, ③결함 있음·양품 5칩, ④결함있음·불량품 19칩, ⑤사이즈 부적합(1 ㎛미만이외)의 결함있음 30칩의 5종류로 분류되고, ①∼④가 본래 해석 대상으로 된다.

신규 결함의 사이즈가 1 ㎛이상 2 ㎛미만인 경우는 135칩을 칩 단위로, 도 21에 도시한 바와 같이, ①결함없음·양품 48칩, ②결함없음·불량품 42칩, ③결함 있음·양품 4칩, ④결함있음·불량품 17칩, ⑤사이즈 부적합(1 ㎛이상 2 ㎛미만이외)의 결함있음 24칩의 5종류로 분류되고, ①∼④가 본래 해석 대상으로 된다.

신규 결함의 사이즈가 2 ㎛이상의 경우는 135칩을 칩 단위로, 도 22에 도시한 바와 같이, ①결함없음·양품 48칩, ②결함없음·불량품 42칩, ③결함 있음·양품 0칩, ④결함있음·불량품 9칩, ⑤사이즈 부적합(2 ㎛이상이외)의 결함있음 36칩의 5종류로 분류되고, ①∼④가 본래 해석 대상으로 된다.

(스텝 S75에 관련하여)

신규 결함의 사이즈가 1 ㎛미만의 경우(도 20)는 수학식 4에 나타낸 바와 같이, ①과 ② 영역의 양품율 rg1(=①/(①+②))과 ③과 ④ 영역의 양품율 rg3(=③/(③+④))에 따른 양품율 RG를 구하고, 수학식 5에 나타낸 바와 같이 양품율 RG에 따라, 신규 결함의 사이즈가 1 ㎛미만의 신규 결함의 치명율 RF를 A∼F 공정 각각에 대하여 구한다. 또한, 도 20의 예에서는 치명율 RF = 0. 375로 된다.

신규 결함의 사이즈가 1 ㎛ 이상 2 ㎛미만의 경우(도 21)은 수학식 4에 나타낸 바와 같이, ①과 ② 영역의 양품율 rg1(=①/(①+②))과 ③과 ④ 영역의 양품율 rg3(=③/(③+④))에 따른 양품율 RG를 구하고, 수학식 5에 나타낸 바와 같이 양품율 RG에 따라, 신규 결함의 사이즈가 1 ㎛이상 2 ㎛미만의 신규 결함의 치명율 RF를 A∼F 공정 각각에 대하여 구한다. 또한, 도 21의 예에서는 치명율 RF = 0. 786으로 되고, 신규 결함의 사이즈가 1 ㎛미만의 신규 결함의 치명율 RF보다 높게 되어 있다.

신규 결함의 사이즈가 2 ㎛이상의 경우(도 22)는 수학식 4에 나타낸 바와 같이, ①과 ② 영역의 양품율 rg1(=①/(①+②))과 ③과 ④ 영역의 양품율 rg3(=③/(③+④))에 따른 양품율 RG를 구하고, 수학식 5에 나타낸 바와 같이 양품율 RG에 따라, 신규 결함의 사이즈가 2 ㎛이상의 신규 결함의 치명율 RF를 A∼F 공정 각각에 대하여 구한다. 또한, 도 22의 예에서는 치명율 RF = 1. 0으로 되고, 신규 결함의 사이즈가 1 ㎛이상 2 ㎛미만의 신규 결함의 치명율 RF보다 더 높은 안전 치사로 되어 있다.

현재의 추정 처리는 도 19에서 나타낸 스텝 S76, S77과 대략 마찬가지이지만, 스텝 S76에 있어서의 분류, A∼F 공정 각각의 추정 수율의 산출이 신규 결함의 검출 사이즈에 의해 구분되어 얻어진 값의 합으로 되는 점이 다르다. 이하, D 공정의 경우를 예를 들어 설명한다.

(스텝 S76에 관련하여)

새로운 디바이스의 제조시에 D 공정에 있어서 발생한 신규 결함 칩수를 1 ㎛미만의 경우, 1 ㎛이상, 2 ㎛미만의 경우 및 2 ㎛이상의 경우의 3가지로 구별하여 실행한다. 단, 1칩의 2개이상의 결함이 있는 것에 대해서는 그중에서 가장 큰 결함 사이즈를 채용하여 분류한다.

예를 들면, 1 ㎛미만의 신규 결함이 23칩, 1 ㎛이상 2 ㎛미만의 신규 결함이 10칩, 2 ㎛이상의 신규 결함이 15칩에 분포한 것을 검지한 경우, 1 ㎛미만의 신규 결함의 불량 칩 개수 = 23×0. 375 = 8. 6칩, 1 ㎛이상 2 ㎛미만의 신규 결함의 불량 칩 개수 = 10×0. 786 = 7. 9칩, 2 ㎛이상의 신규 결함의 불량 칩 개수 = 15×1. 0 = 15칩으로 된다.

그 결과, D 공정의 공정 불량 칩수 NB = 8. 6 + 7. 9 + 15. 0 = 31. 5칩으로 된다. 따라서, D 공정 단독의 추정 수율 BDD는 수학식 8에서 구할 수 있다.

이와 같이, 실시 형태 14의 수율 추정 방법에서는 신규 결함의 검출 사이즈마다 구별된 치명율 RF에 따라, 각 공정의 추정 수율을 산출하므로, 과거 해석시의 웨이퍼상의 결함 입도 분포와 현재 추정시의 웨이퍼 입도 분포가 다르더라도, 정도좋게 수율을 추정할 수 있다. 예를 들면, D공정이 성막 공정에 있어서, 재료 가스 분출구의 크리닝이 충분하지 않고, 입경을 맞춘 3 ㎛이상의 이물이 발생한 경우에도 정도좋게 추정할 수 있다.

종래, JIS 규격 B9920에 나타낸 바와 같이, 입경과 누적 빈도의 관계는 도 24에 도시한 바와 같은 단순해야만 하는 관계에서 지나치게 가깝게 되어 있었지만, 실시 형태 14에서는 신규 결함의 검출 사이즈마다 독립한 치명율이 구해지므로, 도 24에 도시한 바와 같은 단순한 관계에 없는 신규 결함이 웨이파상에 발생한 경우에도 대응할 수 있다.

실시 형태 14의 스텝 S75에서 산출된 각 공정에 있어서의 신규 결함의 검출 사이즈마다 치명율은 실제 과거의 결과에 따라 산출되므로, 예를 들어 검출되었을 때는 작은 사이즈의 결함이라도 후에 성장하여 상하의 레이어를 돌파하는 결함의 유무나 레이어마다 디바이스 패턴의 조밀에 의해 디바이스에 영향을 주는 결함의 사이즈가 다른 경우도 고려한 값으로 되므로, 스텝 S76, S77에서 정도좋게 추정 수율을 산출할 수 있다.

또한, 실시 형태 14에서는 신규 결함의 사이즈를 1 ㎛단위로 3종류로 구별하였지만, 구별하는 크기, 구별하는 수는 임의로 설정할 수 있다.

또한, 실시 형태 14에서는 D 공정의 신규 결함이 2 ㎛이상의 경우는 완전 치사인 것으로 판명하였지만, 반드시 전자 현미경 등으로 실측되는 사이즈에 대응시킬 필요는 없다. 신규 결함의 사이즈 대소 관계가 명확한 구별이 가능하면 충분하다. 실시 형태 14와 같이 연속적인 결함 사이즈로 구별되지 않아도 대중소 3구분에서 그 3구분 각각의 치명율에 따라 추정 수율을 산출할 수 있다.

<<실시 형태 15>>

<원리>

실시 형태 13에서는 실시 형태 1과 마찬가지로, 신규 결함의 유무 및 양·불량 판정에 따라, 도 4의 ①∼②에 나타낸 바와 같이 4가지로 분류하여, 과거 해석 처리를 실행하였지만, 실시 형태 15에서는 실시 형태 13과 달리, 동일 칩에 존재하는 신규 결함의 개수에 의해 복수로 구분하였으므로, 상기 4가지 분류를 실행하여, 개별 구분마다의 치명율 RF를 구한다.

실시 형태 15에서는 신규 결함의 개수가 1개소 단독의 경우, 2개소 존재의 경우 및 3개소 이상의 경우의 3가지로 구분하고 있다. 즉, A 공정∼F 공정 각각에 3종류의 치명율 RF가 구해지고, 새로운 디바이스 제조시에 있어서의 A 공정∼F 공정 각각의 추정 수율 BDA∼BDF는 3가지 개수의 신규 결함 칩수와 그것에 대응하는 치명율 RF에 의해 추정된다.

<방법>

과거 해석 처리는 도 19에서 나타낸 스텝 S71∼S75와 대략 마찬가지이지만, 스텝 S74에 있어서의 분류, 스텝 S75에 있어서의 치명율의 산출이 각각 신규 결함의 개수에 의해 구분되는 점이 다르다. 이하, D공정의 경우를 예를 들어 설명한다.

(스텝 S74에 관련하여)

신규 결함의 개수가 1개소 단독의 경우는 135칩을 칩 단위로, 도 24에 도시한 바와 같이, ①결함없음·양품 48칩, ②결함없음·불량품 42칩, ③결함 있음·양품 8칩, ④결함있음·불량품 31칩, ⑤개수 부적합(1개소 단독이외)의 결함있음 6칩의 5종류로 분류되고, ①∼④가 본래 해석 대상으로 된다.

신규 결함의 개수가 2개소 존재의 경우는 135칩을 칩 단위로, 도 25에 도시한 바와 같이, ①결함없음·양품 48칩, ②결함없음·불량품 42칩, ③결함 있음·양품 1칩, ④결함있음·불량품 4칩, ⑤개수 부적합(2개소 존재이외)의 결함있음 40칩의 5종류로 분류되고, ①∼④가 본래 해석 대상으로 된다.

신규 결함의 개수가 3개소이상의 경우는 135칩을 칩 단위로, 도 26에 도시한 바와 같이, ①결함없음·양품 48칩, ②결함없음·불량품 42칩, ③결함 있음·양품 0칩, ④결함있음·불량품 1칩, ⑤개수 부적합(3개소 이상이외)의 결함있음 44칩의 5종류로 분류되고, ①∼④가 본래 해석 대상으로 된다.

(스텝 S75에 관련하여)

신규 결함의 개수가 1개소 단독의 경우(도 24)는 수학식 4에 나타낸 바와 같이, ①과 ② 영역의 양품율 rg1(=①/(①+②))과 ③과 ④ 영역의 양품율 rg3(=③/(③+④))에 따른 양품율 RG를 구하고, 수학식 5에 나타낸 바와 같이 양품율 RG에 따라, 신규 결함의 개수가 1개소 단독의 신규 결함의 치명율 RF를 A∼F 공정 각각에 대하여 구한다. 또한, 도 24의 예에서는 치명율 RF = 0. 615로 된다.

신규 결함의 개수가 2개소 존재의 경우(도 25)는 수학식 4에 나타낸 바와 같이, ①과 ② 영역의 양품율 rg1(=①/(①+②))과 ③과 ④ 영역의 양품율 rg3(=③/(③+④))에 따른 양품율 RG를 구하고, 수학식 5에 나타낸 바와 같이 양품율 RG에 따라, 신규 결함의 개수가 2개소 존재의 신규 결함의 치명율 RF를 A∼F 공정 각각에 대하여 구한다. 도 25의 예에서는 치명율 RF = 0. 625로 되고, 신규 결함의 개수가 1개소 단독의 신규 결함의 치명율 RF보다 높게 되어 있다.

신규 결함의 개수가 3개소이상의 경우(도 26)는 수학식 4에 나타낸 바와 같이, ①과 ② 영역의 양품율 rg1(=①/(①+②))과 ③과 ④ 영역의 양품율 rg3(=③/(③+④))에 따른 양품율 RG를 구하고, 수학식 5에 나타낸 바와 같이 양품율 RG에 따라, 신규 결함의 개수가 3개소이상의 신규 결함의 치명율 RF를 A∼F 공정 각각에 대하여 구한다. 도 26의 예에서는 치명율 RF = 0. 1로 되고, 신규 결함의 개수가 2개소 존재의 신규 결함의 치명율 RF보다 더 높은 완전 치사로 되어 있다.

이와 같이, 동일 칩에 존재하는 신규 결함수가 많게 되는만큼 치명율 RF가 높게 되어 있다. 이하, 그 이유를 고려한다. 결함 검사는 대상으로 하는 칩의 면적을 100% 측정하고 있은 것에 한정되지 않고, 영역에 의해서는 감도가 저하하고 있거나 모두 측정되지 있지 않은 경우도 있다. 이와 같은 경우, 특정의 원인에 의해 1칩에 집중하여 결함이 발생하고 있었다고 하여도, 모든 결함수가 검출되고 있지 않은 경우가 있다.

한편, 결함은 칩내의 위치에 의해, 패턴의 조밀이나 용장 회로의 다소로 치명으로 되는 경우로 되지 않는 경우가 있다. 이것은 검출되고 있는 결함은 물론 검출되고 있지 않은 결함에도 적용된다. 즉, 동일 칩에서 검출되고 있는 결함수가 많은만큼 실제로 존재하는 결함수가 많은 치명으로 되어 있을 가능성이 높다고 고려된다.

현재의 추정 처리는 도 19에서 나타낸 스텝, S76, S77과 대략 마찬가지이지만, 스텝 S76에 있어서의 분류, A∼F 공정 각각의 추정 수율 산출이 신규 결함의 개수에 의해 구분되어 얻어진 값의 합으로 되는 점이 다르다. 이하, D 공정의 경우를 예를 들어 설명한다.

(스텝 S76에 관련하여)

새로운 디바이스의 제조시에 D 공정에 있어서 발생한 신규 결함 칩수를 1개소 단독의 경우, 2개소 존재의 경우 및 3개소 이상의 경우의 3가지로 구별하여 실행한다.

예를 들면, 1개소 단독의 신규 결함이 33칩, 2개소 존재의 신규 결함이 2칩, 3개소 이상의 신규 결함이 13칩에 분포한 것을 검지된 경우, 1개소 단독의 신규 결함의 불량 칩 개수 = 33×0. 615 = 20. 3칩, 2개소 존재의 신규 결함의 불량 칩 개수 = 2×0. 625 = 1. 3칩, 3개소 이상의 신규 결함의 불량 칩 개수 = 13×1. 0 = 13칩으로 된다.

그 결과, D 공정의 공정 불량 칩수 NB = 20. 3 + 1. 3 + 13. 0 = 34. 6칩으로 된다. 따라서, D 공정 단독의 추정 수율 BDD는 수학식 8에서 구할 수 있다.

이와 같이, 실시 형태 15의 수율 추정 방법에서는 신규 결함의 개수마다 구별된 치명율 RF에 따라, 각 공정의 추정 수율을 산출하므로, 도 27에 도시한 바와 같이, 과거 해석시의 웨이퍼 집합 분포(L1)와 현재 추정시의 웨이퍼 집합 분포(L2)가 다르더라도 정도좋게 수율을 추정할 수 있다. 예를 들면, D 공정이 성막 공정이고, 재료 가스 분출구의 크리닝이 충분하지 않아, 분출구 부근의 칩에 이물이 집중하여 발생한 경우에도 정도좋게 추정할 수 있다.

단순히 무작위로 결함이 분포하고 있는 것으로서 해석하면, 추정 수율의 정도는 열화하지만, 신규 결함의 개수별로 구별된 치명율 RF가 구해지고 있으므로, 이물이 집중하는 등, 해석시와 다른 집합 분포의 신규 결함이 웨이퍼상에 발생한 경우에도 대응할 수 있다.

또한, 실시 형태 15에서는 신규 결함의 개수를 1개 단위로 3종류로 구분하였지만, 더 많은 종류로 구분하여도 좋다. 단, 존재수의 상한은 대략 10개로 좋다. 예를 들면, 하나의 웨이퍼에 100칩 존재하고, 신규 결함이 무작위로 500개였던 경우, 1∼10개로 분류하면, 98%의 칩이 포함되고, 1∼11개로 분류하면, 99%이상의 칩이 확실이 포함되므로, 실용상 10개정도로 충분하다.

10개를 상회하는 신규 결함이 1칩에 존재하는 경우는 특정의 원인에 의해 특정 분포를 하고 있다고 간주하는 것이 대부분이므로, 「구분한 최대 존재수이상」으로 분류하면 충분하다. 따라서, 실용상 충분한 정도의 범위로 개수의 상한을 설정하는 것에 의해, 과거 해석 및 추정의 간편화를 도모할 수 있다.

<<실시 형태 16>>

<원리>

실시 형태 13에서는 실시 형태 1과 마찬가지로, 신규 결함의 유무 및 양·불량 판정에 따라, 도 4의 ①∼④에 나타낸 바와 같이 4가지로 분류하여, 과거 해석 처리를 실행하였지만, 실시 형태 16에서는 실시 형태 13과 달리, 동일 칩에 존재하는 신규 결함의 특정 분포에 의해 복수로 구별함으로써 상기 4가지 분류를 실행하여, 특정 분포 구분마다 치명율 RF를 구한다.

실시 형태 16에서는 도 28에 도시한 바와 같은 웨이퍼(20)상의 특정 분포에 있는 신규 결함(9)과 특정 분포이외의 신규 결함의 2가지로 구별하고 있다. 즉, A 공정∼F 공정 각각에 2가지의 치명율 RF가 구해지고, 새로운 디바이스 제조시에 있어서의 A 공정∼F 공정 각각의 추정 수율 BDA∼BDF는 2가지의 신규 결함 칩수와 그것에 대응하는 치명율 RF에 의해 추정된다.

<방법>

과거 해석 처리는 도 19에서 나타낸 스텝 S71∼S75와 대략 마찬가지이지만, 스텝 S74에 있어서의 분류, 스텝 S75에 있어서의 치명율의 산출이 각각 신규 결함이 특정 분포에 존재하는가 않는가로 구분되는 점이 다르다. 이하, D 공정의 경우를 예를 들어 설명한다.

(스텝 S74에 관련하여)

신규 결함이 특정 분포에 존재하는 경우에 대하여, ①결함없음·양품, ②결함없음·불량품, ③결함 있음·양품, ④결함있음·불량품, ⑤특정 분포 부적합(특정 분포이외의 결함있음)의 결함있음의 5종류로 분류되고, ①∼④가 본래 해석 대상으로 된다.

신규 결함이 특정 분포이외에 존재하는 경우에 대하여, ①결함없음·양품, ②결함없음·불량품, ③결함 있음·양품, ④결함있음·불량품, ⑤특정 분포 부적합(특정 분포의 결함있음)의 결함있음의 5종류로 분류되고, ①∼④가 본래 해석 대상으로 된다.

(스텝 S75에 관련하여)

신규 결함이 특정 분포에 존재하는 경우에 대하여, 수학식 5에 나타낸 바와 같이 양품율 RG에 따라 치명율 RF를 A∼F 공정 각각에 대하여 구한다.

신규 결함이 특정 분포이외에 존재하는 경우 각각에 대하여, 수학식 5에 나타낸 바와 같이 양품율 RG에 따라 치명율 RF를 A∼F 공정 각각에 대하여 구한다.

현재의 추정 처리는 도 19에서 나타낸 스텝 S76, S77과 대략 마찬가지이지만, 스텝 S76에 있어서의 분류, A∼F 공정 각각의 추정 수율의 산출이 특정 분포에서의 존재 유무에 의해 구분되어 얻어진 값의 합으로 되는 점이 다르다. 이하, D 공정의 경우를 예를 들어 설명한다.

(스텝 S76에 관련하여)

새로운 디바이스의 제조시에 D 공정에 있어서 발생한 신규 결함 칩수를 신규 결함이 특정 분포에 존재하는 경우 및 신규 결함이 특정 분포이외에 존재하는 경우의 2가지로 구별하여 실행한다.

그리고, 신규 결함이 특정 분포에 존재하는 칩수에 그의 치명율을 곱하는 것에 의해, 신규 결함이 특정 분포에 존재하는 경우의 불량 칩 개수를 산출함과 동시에, 신규 결함이 특정 분포이외에 존재하는 칩수에 그의 치명율을 곱하는 것에 의해 신규 결함이외가 특정 분포에 존재하는 경우의 불량 칩 개수를 산출한다.

그리고, 신규 결함이 특정 분포에 존재하는 경우의 불량 칩 개수와 신규 결함이 특정 분포 이외에 존재하는 경우의 불량 칩 개수를 더해 맞추는 것에 의해, D 공정의 공정 불량 칩수 NB를 얻는다. 따라서, D 공정 단독의 추정 수율 BDD는 수학식 8에서 구할 수 있다.

이와 같이, 실시 형태 16의 수율 추정 방법에서는 신규 결함이 특정 분포로의 존재 유무로 구별된 치명율 RF에 따라, 각 공정의 추정 수율을 산출하므로, 과거 해석시의 웨이퍼 특정 분포와 현재 추정시의 웨이퍼 특정 분포의 상태가 다르더라도 정도좋게 수율을 추정할 수 있다.

또한, 실시 형태 16에서는 특정 분포를 1종류만 나타내었지만, 복수종의 특정 분포를 사용하여도 좋은 것은 물론이다. 예를 들면, 특정 분포가 3종류인 경우, 신규 결함이 3종류의 특정 분포 각각에 존재하는 경우의 3가지와 3종류의 특정 분포이외에 존재하는 경우의 1가지의 계4가지로 분류하여, 치명율의 해석, 불량 칩 개수의 추정을 실행하게 된다.

<<실시 형태 17>>

<원리>

실시 형태 13에서는 실시 형태 1과 마찬가지로, 신규 결함의 유무 및 양·불량 판정에 따라, 도 4의 ①∼④에 나타내 바와 같이 4가지로 분류하여, 과거 해석 처리를 실행하였지만, 실시 형태 17에서는 실시 형태 13과 달리, 동일 칩에 존재하는 신규 결함의 형상 종별에 의해 복수로 구별함으로써 상기 4가지 분류를 실행하고 형상 구분마다의 치명율 RF를 구한다.

또한, 신규 결함의 형상 종별은 광학 현미경이나 전자 현미경 등으로 관찰하는 것에 의해, 인식할 수 있다. 결함 형상 종별로서는 패턴 결함, 이물, 오염 물질(얼룩) 부착, 손상 등이 있다.

실시 형태 17에서는 특정 형상의 신규 결함과 특정 형상이외의 신규 결함의 2가지로 구분하고 있다. 즉, A 공정∼F 공정 각각에 2가지의 치명율 RF가 구해지고, 새로운 디바이스 제조시에 있어서의 A 공정∼F 공정 각각의 추정 수율 BDA∼BDF는 2가지의 신규 결함 칩과 그것에 대응하는 치명율 RF에 의해 추정된다.

<방법>

과거 해석 처리는 도 19에서 나타낸 스텝 S71∼S75와 대략 마찬가지이지만, 스텝 S74에 있어서의 분류, 스텝 S75에 있어서의 치명율의 산출이 각각 특정 형상의 신규 결함이 존재하는가 않는가로 구분되는 점이 다르다. 이하, D 공정의 경우를 예를 들어 설명한다.

(스텝 S74에 관련하여)

특정 형상의 신규 결함이 존재하는 경우에 대하여, ①결함없음·양품, ②결함없음·불량품, ③결함 있음·양품, ④결함있음·불량품, ⑤특정 형상 부적합(특정 형상이외의 결함있음)의 결함있음의 5종류로 분류되고, ①∼④가 본래 분류 대상으로 된다.

특정 형상이외의 신규 결함이 존재하는 경우에 대하여, ①결함없음·양품, ②결함없음·불량품, ③결함 있음·양품, ④결함있음·불량품, ⑤특정 형상 부적합(특정 형상의 결함있음)의 결함있음의 5종류로 분류되고, ①∼④가 본래 분류 대상으로 된다.

(스텝 S75에 관련하여)

특정 형상의 신규 결함이 존재하는 경우에 대하여, 수학식 5에 나타낸 바와 같이 양품율 RG에 따라 치명율 RF를 A∼F 공정 각각에 대하여 구한다.

특정 형상이외에 신규 결함이 존재하는 경우 각각에 대하여, 수학식 5에 나타낸 바와 같이 양품율 RG에 따라 치명율 RF를 A∼F 공정 각각에 대하여 구한다.

현재의 추정 처리는 도 19에서 나타낸 스텝 S76, S77과 대략 마찬가지이지만, 스텝 S76에 있어서의 분류, A∼F 공정 각각의 추정 수율의 산출이 특정 형상의 유무에 의해 구분되어 얻어진 값의 합으로 되는 점이 다르다. 이하, D 공정의 경우를 예를 들어 설명한다.

(스텝 S76에 관련하여)

새로운 디바이스의 제조시에 D 공정에 있어서 발생한 신규 결함 칩수를 특정 형상의 신규 결함이 존재하는 경우 및 특정 형상이외에 신규 결함이 존재하는 경우의 2가지로 구별하여 실행한다.

그리고, 특정 형상의 신규 결함이 존재하는 칩수에 그의 치명율을 곱하는 것에 의해, 특정 형상의 신규 결함이 존재하는 경우의 불량 칩 개수를 산출함과 동시에, 특정 형상이외의 신규 결함이 존재하는 칩수에 그의 치명율을 곱하는 것에 의해 신규 결함이외가 특정 분포에 존재하는 경우의 불량 칩 개수를 산출한다.

그리고, 특정 형상의 신규 결함이 존재하는 경우의 불량 칩 개수와 특정 형상이외의 신규 결함이 존재하는 경우의 불량 칩 개수를 더해 맞추는 것에 의해, D 공정의 공정 불량 칩수 NB를 얻는다. 따라서, D 공정 단독의 추정 수율 BDD는 수학식 8에서 구할 수 있다.

특정 형상의 원인으로 되는 결함 종별로서는 패턴 결함, 이물, 오염 물질(얼룩) 부착, 손산 등이 있다. 패턴 결함으로서는 쇼트(본래 분리되어야할 2개의 배선 또는 층이 쇼트하고 있음), 단선(본래 접속되어야할 배선 또는 층이 분리되어 있음), 형상 이상(패턴 형상이 이상으로 되어 있음) 등이 있다. 쇼트, 단선에 대해서는 이물을 마스크로 한 패터닝 등이 원인으로서 고려된다. 이물로서는 부착 이물, 에칭 잔사 등이 있고, 오염 물질 부착으로서는 웨트조의 오염물 부착 등이 있고, 손상으로서는 예를 들면, 핸들링 미스에의해 웨이퍼를 할퀸 경우에 생기는 손상이 고려된다.

이와 같은 결함 종별에 의해 특정 형상의 결함이 형성되므로, 특정 형상의 신규 결함은 발생 원인과 밀접하게 관련하는 경우가 많다. 따라서, 실시 형태 17의 수율 추정 방법에서는 특정 형상의 신규 결함이 존재하는가 않는가 구별된 치명율 RF에 따라 각 공정의 추정 수율을 산출하므로, 수율을 공정도로 추정할 수 있다.

또한, 실시 형태 17에서는 특정 형상이 1종류인 경우를 나타내었지만, 복수종의 특정 형상을 사용하여도 좋은 것은 물론이다. 예를 들면, 특정 형상이 3종류인 경우, 3종류의 특정 형상의 신규 결함이 각각에 존재하는 경우의 3가지와 3종류의 특정 형상이외의 신규 결함이 존재하는 경우의 1가지의 계4가지로 분류하여, 치명율의 해석, 불량 칩 개수의 추정을 실행하게 된다.

<<실시 형태 18>>

<원리>

실시 형태 13에서는 실시 형태 1과 마찬가지로, 신규 결함의 유무 및 양·불량 판정에 따라, 도 4의 ①∼④에 나타낸 바와 같이 4가지로 분류하여, 과거 해석 처리를 실행하였지만, 실시 형태 18에서는 실시 형태 13과 달리, 동일 칩에 존재하는 신규 결함의 검출 사이즈, 검출 개수, 특정 분포상에서의 신규 결함의 존재성, 특정 형상의 유무 등의 여러 가지 조건중, 적어도 2개의 조합에 의해 복수로 구분함으로써 상기 4가지 분류를 실행하고, 조합 조건 구분마다 치명율 RF를 구한다.

실시 형태 18에서는 표 2에 나타낸 바와 같이, 신규 결함의 검출 사이즈(4가지)와 동일 칩에 존재하는 신규 결함수(11가지)의 44가지로 구별하고 있다. 즉, A 공정∼F 공정 각각에 44가지의 치명율 RF가 구해지고, 새로운 디바이스 제조시에 있어서의 A 공정∼F 공정 각각의 추정 수율 BDA∼BDF는 44가지의 신규 결함 칩수와 그것에 대응하는 치명율 RF에 의해 추정된다.

검출 사이즈	1 ㎛미만	1 ㎛이상 2 ㎛미만	2 ㎛ 이상 3 ㎛미만	3 ㎛ 이상
치명율	존재수 1개	0. 156	0. 325	0. 684	0. 897
	존재수 2개	0. 311	0. 436	0. 853	0. 951
	존재수 3개	0. 560	0. 589	0. 95	1. 0
	존재수 4개	0. 628	0. 736	1.0	1. 0
	존재수 5개	0. 789	불명	불명	불명
	존재수 6개	불명	0. 812	불명	불명
	존재수 7개	불명	0. 858	불명	1. 0
	존재수 8개	0. 854	0. 922	1. 0	1. 0
	존재수 9개	불명	1. 0	불명	1. 0
	존재수 10개	불명	불명	불명	불명
	존재수 11개	불명	불명	불명	1. 0

<방법>

과거의 해석 처리는 도 19에서 나타낸 스텝 S71∼S75와 대략 마찬가지이지만, 스텝 S74에 있어서의 분류, 스텝 S75에 있어서의 치명율의 산출이 각각 조건 구분되는 점이 다르다. 이하, D 공정의 경우를 예를 들어 설명한다.

(스텝 S74에 관련하여)

조합 조건 구분 각각에 대하여, ①결함없음·양품, ②결함없음·불량품, ③결함 있음·양품, ④결함있음·불량품, ⑤조건 부적합의 결함있음의 5종류로 분류되고, ①∼④가 본래 분류 대상으로 된다.

(스텝 S75에 관련하여)

조합 조건 구분 각각에 대하여, 수학식 5에 나타낸 바와 같이 양품율 RG에 따라, 표 2에 나타낸 바와 같이, 치명율 RF를 A∼F 공정 각각에 대하여 구한다. 또한, 표 2에 있어서, 「불명」으로 기재되어 있는 것은 당해 결함이 존재하지 않고 치명율을 산출할 수 없었던 경우를 의미한다.

현재의 추정 처리는 도 19에서 나타낸 스텝 S76, S77과 대략 마찬가지이지만, 스텝 S76에 있어서의 분류, A∼F 공정 각각의 추정 수율 산출이 표 2의 구분되어 얻어진 값의 값으로 되는 점이 다르다. 이하, D 공정의 경우를 예를 들어 설명한다.

(스텝 S76에 관련하여)

새로운 디바이스의 제조시에 D 공정에 있어서 발생한 신규 결함 칩수를 표 2를 따라 구별하여 실행한다. 단, 1칩의 2개이상의 결함이 있는 것에 대해서는 그중에서 가장 큰 검출 사이즈를 채용하여 분류한다. 또한, 상기이외에도 소정의 조건을 미리 설정하여 두고, 1칩의 2개이상의 결함이 있는 것에 대해서는 소정의 조건에 의해 검출 사이즈를 채용하여도 좋다.

그리고, 구분된 각각의 신규 결함의 칩수에 대응 치명율을 곱하는 것에 의해, 구별된 각각 신규 결함에 의한 불량 칩 개수를 산출한다.

그리고, 구별된 각각 신규 결함에 의한 불량 칩 개수 모두를 합계하는 것에 의해, D 공정의 공정 불량 칩수 NB를 얻는다. 따라서, D 공정 단독의 추정 수율 BDD는 수학식 8로 구할 수 있다.

이와 같이, 실시 형태 18의 수율 추정 방법에서는 동일 칩에 존재하는 신규 결함의 검출 사이즈, 검출 개수, 특정 분포상에서의 존재, 특정 형상의 유무 등의 여러 가지 조건의 조합에 의해 복수로 구분한 치명율 RF에 따라, 각 공정의 추정 수율을 산출하므로, 과거 해석시의 웨이퍼의 여러 가지 형태와 현재 추정시의 웨이퍼의 여러 가지 형태가 다르더라도 상당히 정도좋게 수율을 추정할 수 있다.

<<실시 형태 19>>

<원리>

실시 형태 13∼18은 1장의 웨이퍼상에 있는 결함만을 과거 해석 데이터로서 사용하였지만, 복수장의 웨이퍼상에 있는 결함을 과거 해석 데이터로서 사용하여 실시 형태 13∼18의 수율 추정 방법중 어느 하나의 방법을 실행한 것이 실시 형태 19이다.

예를 들면, 로트내의 복수장의 웨이퍼에 있어서의 칩수의 분류를 합계하여 해석하는 것에 의해, 로트 단위의 과거 결함 해석을 실행한다. 이것은 로트를 또 묶은 처리 배치 단위 등으로 해석을 실행하여도 마찬가지이다.

이와 같이, 실시 형태 19의 수율 추정 방법은 복수장의 웨이퍼에 있어서의 결함의 유무와 양부 판정 결과에 따른 분류를 실행하여 과거 결함 해석을 실행하는 것에 의해, 통계적인 신뢰성 높은 해석 결과에 따라 고정도로 수율을 추정할 수 있다.

예를 들면, 1장의 웨이퍼에 있어서, 계산에 사용하는 4가지 종류 나눔중, 분류된 영역에 해당하는 칩수가 극단으로 작은 경우, 웨이퍼 1장에 의한 결함 해석의 신뢰성은 저하할 우려가 있지만, 실시 형태 19와 같이 복수장 단위로 분류하여 결함 해석을 실행하는 것에 의해, 한번의 결함 해석 처리에 계산하는 총칩수를 많게 할 수 있는만큼, 통계적인 신뢰성이 높은 것은 명확한다.

특히, 실시 형태 18과 같이, 구분되는 항목수가 많은 경우에, 실시 형태 19는 유효한 방법으로 된다. 또한, 과거 해석 대상으로 되는 복수의 웨이퍼는 입도 분포나 집합 분포 등이 같은 것일 필요는 없다.

<방법>

과거 해석 대상으로 하는 웨이퍼를 복수장으로 하는 것에 의해, 실시 형태 13∼18에서 설명한 방법을 그대로 채용할 수 있다.

<<실시 형태 20>>

<원리>

과거 해석의 결과, 예를 들면, 검출 사이즈가 0. 5 ㎛미만의 신규 결함이 수율에 전혀 영향을 주지 않는 것이 판명된 경우, 검출 사이즈가 0. 5㎛미만의 신규 결함을 칩을 결함없음의 칩으로 간주하고, 새로 도 4의 ① 또는 ②로 바로 분류하여 재해석을 실행하는 것이 실시 형태 20이다.

이와 같이, 실시 형태 20의 수율 추정 방법은 수율에 대한 영향에 입각한 신규 결함의 유뮤 판정을 실행하면서, 웨이퍼에 있어서의 결함 유무와 양부 판정 결과에 따른 분류를 실행하여 과거 결함 해석을 실행하는 것에 의해, 수율에 대한 통계적인 신뢰성이 높은 해석 결과에 따라 고정도로 수율을 추정할 수 있다.

<방법>

수율의 영향에 따라 재해석을 실행하는 이외는 실시 형태 13∼18에서 기술한 방법을 그대로 채용할 수 있다.

<<실시 형태 21>>

<원리>

실시 형태 13∼20에서는 모든 공정에 있어서의 수율을 추정하는 것을 최종 목적으로 하였지만, 공정 도중까지의 수율 추정 결과를 활용하는 것을 주안으로 한 것이 실시 형태 21이다.

A∼F 공정의 결함 검사가 종료하기 전에, 예를 들면 D 공정의 결함 조사 단계에서 D 공정의 공정 불량 칩수 NB를 추정 계산하고 D 공정을 실행하는 반도체 제조 장치의 관리에 이용한다.

종래에도 제품의 결함 검사를 실행하여, 그 결함수의 다소에서 반도체 제조 장치의 이상을 검지하여, 치명으로 되지 않고 수율에 전혀 영향을 주지 않는 작은 입경의 결함이 늘어났을 때에 당해 제조 장치가 이상이라고 오판정하거나 치명율이 높고 수율에 큰 영향을 주는 중대 결함이 존재하여도, 이들 중대 결함을 포함하는 결함 총수가 소정의 기준이하의 경우는 이상을 빠뜨려 버리거나 하여 실용적이지는 않았다.

그러나, 실시 형태 13∼20의 수율 추정 방법은 신규 결함의 유무 및 양·불량 판정에 따라, 해석을 실행하여 각 공정의 치명율 RF를 구하고, 상기 과거 해석 처리에 의해 구한 치명율 RF와 새로 검출한 신규 결함수에 의해 각 공정의 수율을 추정하고 있으므로, 그의 정도는 높다.

따라서, 이상을 빠뜨려서 반도체 제품의 수율을 통상시보다도 저하시키거나 이상이라고 오판정하여 불필요한 제조 장치의 크리닝 등을 위해 재조 장치의 가동율을 저하시키는 일도 없다.

한편, D 공정까지의 수율 총계를 계산하는 것에 의해, 후공정을 거쳐도 경제적으로 충분한 수율을 기대할 수 없는 웨이퍼의 탈락이나 또한 충분한 수율을 기대할 수 없는 상태가 로트 전체에 미치고 있는 경우는 로트의 탈락 등을 판단할 수 있다. 또한, 모든 공정이 종료하기 전에 제품의 수를 어느 정도 예상할 수 있으므로, 납기와 필요 출하수를 확보하기 위해 필요로 하는 새로운 웨이퍼 투입량의 조정을 정확히 실행할 수 있다.

<방법>

도 29는 본 발명의 실시 형태 21인 수율 추정 방법을 나타낸 플로우차트이다. 구체적인 내용을 나타내기 위해, 실시 형태 21에서는 실시 형태 1과 마찬가지 디바이스(집적 회로)가 A, B, C, D, E, F의 6공정을 거쳐 제조되고, A∼F 공정후에 각각 검사 장치를 사용하여 결함 검사를 실행하고 있다. 이하, 실시 형태 20의 처리 흐름에 대하여 설명한다.

과거 해석 처리인 스텝 S81∼S85는 도 19에서 나타낸 스텝 S71∼S75와 모두 마찬가지이다.

이상, 스텝 S81∼S85의 처리에 의해 과거 해석 결과에 의해 소정의 디바이스를 제조하는 경우의 A∼F 공정 각각의 치명율 RF를 얻을 수 있다. 그후, 소정의 디바이스를 같은 A∼F 공정에서 새로 제조하는 경우의 스텝이 이하의 스텝이다.

먼저, 스텝 S86에 있어서, 새로운 집적 회로의 제조시에 있어서의 현공정의 추정 수율을 구한다. 예를 들면, 현공정이 D 공정인 경우, D 공정의 검사 장치에서 검출한 신규 결함 검출 결과에 따라 D 공정 단독의 추정 수율 BDD를 구한다.

그리고, D 공정의 수율 BDD가 소정의 기준이하인 경우, D 공정의 제조 장치에 이상이 있다고 판정한다.

마지막으로, 스텝 S87에 있어서, 현공정까지에 있어서의 도중 추정 수율 BDMID를 구한다. 예를 들면, 현공정이 D 공정인 경우, BDMID = BDA·BDB·BDC·BDD로 된다.

그리고, 도중 추정 수율 BDMID가 소정의 최저 기준이하인 경우, E 공정, F 공정을 거쳐도 경제적으로 충분한 수율을 기대할 수 없다고 판정한다.

이와 같이, 실시 형태 21의 수율 추정 방법에서는 과거 해석 결과(스텝 S81∼S85)를 참조하여, 최신 정보인 현재 실행중의 공정의 신규 결함 검출 결과에 따라, 디바이스 제조시의 중도 수율을 추정하는 것에 의해, 현재 가동중의 생산 라인의 운영을 효율적으로 실행할 수 있다.

<<실시 형태 22>>

<원리>

실시 형태 13에서는 산출한 모든 공정에 있어서의 추정 수율을 그대로 채용하였지만, 추정 수율과 실제 수율의 과거 해석 결과에 따라, 추정 수율을 보정한 것이 실시 형태 22이다.

도 30은 과거에 제조한 5장의 웨이퍼의 실제 수율 BDREAL과 실시 형태 13의 수율 추정 방법으로 구한 모든 공정에 있어서의 추정 수율 BDALL의 관계를 나타낸 그래프이다. 동도의 직선 L3에 나타낸 바와 같이, 실제 수율 BDREAL과 추정 수율 BDALL은 일치하고 있지 않다.

이 원인으로서, 결함 조사가 모든 수율 저하의 원인을 포착하고 있다고는 한정하지 않는 것이나 칩 단위의 균일 분포의 가정과 현실의 분포가 완전히 일치하고 있지 않는 등이 고려된다.

그래서, 이들 원인에 의한 어긋남을 고려하여, 실제 수율 BDREAL과 추정 수율 BDALL의 과거 비교 결과에 따라, 새로 산출한 추정 수율 BDALL을 보정한다. 예를 들면, 도 30과 같은 관계로 실제 수율 BDREAL과 추정 수율 BDALL이 있는 경우, 다음 (X)식으로 보정 추정 수율 CBDALL을 구한다.

CBDALL = BDALL - 0. 05 ...(X)

<방법>

과거 해석 처리는 도 19에서 나타낸 스텝 S71∼S75와 모두 마찬가지이다. 현재의 추정 처리는 도 19에서 나타낸 스텝 S76, S77과 대략 마찬가지이지만, 스텝 S77에 있어서, 추정 수율 BDALL 대신에 보정 추정 수율 CBDALL을 사용하는 점만 다르다.

이와 같이, 실시 형태 22의 수율 추정 방법에서는 추정 수율 BDALL과 실제 수율 BDREAL의 과거 비교 결과에 따라 디바이스 제조시의 모든 공정에 있어서의 보정 수율을 추정하는 것에 의해, 보다 정도 높은 수율 추정이 실행된다.

또한, 실시 형태 22에서는 추정 수율 BDALL의 추정을 실시 형태 13의 수율 추정 방법을 사용하여 실행하였지만, 실시 형태 14∼20의 수율 추정 방법중 어느 하나의 추정 방법을 사용하여도 좋은 것은 물론이다.

<<실시 형태 23>>

실시 형태 13∼22에 나타낸 바와 같은 수율 추정 방법을 프로그램으로서 CDROM 등의 기록 매체에 기억시켜 실행시킨 것이 실시 형태 23이다.

또한, 실시 형태 23인 결함 해석 시스템의 구성으로서는 도 16 또는 도 17에 도시한 구성이 고려된다. 도 16에 있어서, 제어부(31)는 실시 형태 13∼22에 나타낸 추정 방법중 적어도 하나를 수율 추정 프로그램으로서 저장한 CDROM 등의 기록 매체(32)에서 결함 해석 방법을 판독할 수 있다.

제어부(31)는 검사 장치(41)∼(43)에서 얻어지는 A 공정∼F 공정에 있어서의 과거 결함 정보와 전기 테스터(33)에서 얻어지는 양부 판정 결과에 따라, 기록 매체(32)에서 판독한 수율 추정 방법중 과거 해석 처리를 실행한다. 또한, 제어부(31)는 검사 장치(41)∼(43)에서 얻어지는 A 공정∼F 공정에 있어서의 현재 실행중 결함 정보에 따라, 기록 매체(32)에서 판독한 수율 추정 방법중 현재 추정 처리를 실행한다.

예를 들면, 기록 매체(32)에 기록된 수율 추정 프로그램이 실시 형태 13의 수율 추정 방법인 경우, 제어부(31)는 도 19에서 나타낸 실시 형태 13과 마찬가지 처리를 실행한다. 즉, 스텝 S71∼S77의 처리를 제어부(31)의 제어하에 실행하고, 특히 스텝 S71의 처리는 검사 장치를 사용하여 실행하고, 스텝 S72의 처리는 전기 테스터를 사용하여 실행하게 된다.

또한, 스텝 S71의 신규 결함의 좌표를 추출하는 처리는 결함 정보가 각 공정의 결함 좌표 위치 및 결함 사이즈로 되는 경우, 결함 정보에 따라 각 공정의 신규 결함 좌표를 구하게 된다.

또한, 제어부(31)가 결함 정보에 따라 각 공정의 신규 결함의 좌표를 구하는 기능을 갖고 있는 경우, 수율 추정 프로그램에 있어서의 스텝 S71의 처리는 각 공정의 신규 결함의 좌표를 제어부(31)에서 입력하는 처리로 된다.

이와 같이, 실시 형태 23의 결함 해석 시스템은 실시 형태 13∼22에서 기술한 결함 해석 방법을 기록 매체(32)에 미리 기록하여 두면, 실시 형태 13∼22에서 기술한 결함 해석이 자동적으로 실행되고, 제조 공정으로의 효과적인 대책을 보다 조기에 실행할 수 있다.

이상 설명한 바와 같이, 본 발명에 따른 결함 해석 방법에 의하면, 복수의 공정 종료후에 복수의 칩 각각의 집적 회로의 양·불량을 판정하는 (b)스텝의 양·불량 판정에 의한 판정 결과와 적어도 하나의 공정마다 복수의 칩 각각에 대하여 소정의 식별 조건을 만족하는 신규 결함의 유무를 판정하는 (c)스텝의 소정의 식별 조건을 만족하는 신규 결함의 유무 판정 결과의 조합에 따라, 복수의 칩을 4가지로 분류(신규 결함 분류)하여 그 분류 결과에 따라 적어도 하나의 공정의 신규 결함에 의해서만 불량으로 된 칩수와 추정되는 신규 불량 칩수를 산출하고 있다.

따라서, 신규 불량 칩수에 의해 적어도 하나의 공정을 완전히 개선한 경우에, 늘어나는 것이 가능하다고 견적되는 양품 칩의 수를 정량적으로 인식할 수 있다.

또한, 본 발명에 따른 결함 해석 방법은 상기 신규 결함 분류에 따라 적어도 하나의 공정의 신규 결함이 칩을 불량으로 하는 비율과 추정되는 치명율을 산출하고 있으므로, 이 치명율에 의해 결함을 검출하는 검사 장치의 감도를 정량적으로 인식할 수 있다.

또한, 본 발명에 따른 결함 해석 방법은 상기 신규 결함 분류 및 상기 치명율에 따라 상기 적어도 하나의 공정에 의해 불량으로 된 칩수와 추정되는 공정 불량 칩수를 산출하고 있으므로, 이 공정 불량 칩수에 의해 디바이스의 수율에 대한 적어도 하나의 공정의 영향을 정량적으로 인식할 수 있다.

또한, 본 발명에 따른 결함 해석 방법은 복수의 검출 사이즈 각각에 있어서 복수회 실행하고, 적어도 하나의 공정에 있어서의 복수의 검출 사이즈 각각의 상기 신규 불량 칩수, 상기 치명율 및 상기 공정 불량 칩수로 되는 해석용 데이터를 얻고 있다.

따라서, 해석용 데이터를 해석하는 것에 의해, 복수의 검출 사이즈 각각에 있어서의 상기 신규 불량 칩수, 상기 치명율 및 상기 공정 불량 칩수를 비교 검토할 수 있다.

또한, 본 발명에 따른 결함 해석 방법은 상기 해석용 데이터에 따라 복수의 검출 사이즈중 치명율이 100%로 되는 최소 검출 사이즈인 완전 치명 검출 사이즈, 복수의 검출 사이즈 각각의 상기 공정 불량칩수중 최대값을 채용하는 최대 공정 불량 칩수, 복수의 검출 사이즈중 상기 최대 공정 불량 칩수에 대응하는 검출 사이즈인 최적 감도 검출 사이즈 및 복수의 검출 사이즈 각각의 상기 신규 불량 침수중 상기 최적 감도 검출 사이즈에 대응하는 최적 감도 신규 불량 칩수중에서 적어도 하나를 상기 적어도 하나의 공정의 해석 결과로서 인식한다.

따라서, 상기 완전 치명 검출 사이즈에 의해 수율을 반드시 저하시키는 결함의 크기를 인식할 수 있는 제1효과, 상기 최대 공정 불량 칩수에 의해 디바이스의 수율에 대한 적어도 하나의 공정의 영향을 정확히 인식할 수 있는 제2효과, 상기 최적 감도 검출 사이즈에 의해 결함 해석에 최적인 검출 사이즈를 인식할 수 있는 제3효과, 상기 최적 감도 신규 불량 칩수에 의해 적어도 하나의 공정을 완전히 개선한 경우에 늘어나는 것이 가능하다고 결적되는 양품 칩의 수를 인식할 수 있는 제4효과중, 적어도 하나의 효과를 이룰 수 있다.

또한, 본 발명에 따른 결함 해석 방법은 소정수의 공정 각각의 상기 최대 공정 불량 칩수를 비교하여 개선이 요망되는 서열로 소정수의 공정을 순위짓기 위해 소정수의 공정 각각의 신규 결함의 검출 감도 차이에 관계없이, 정확히 소정수의 공정을 개선이 요망되는 서열로 순위지을 수 있다.

또한, 본 발명에 따른 결함 해석 방법은 복수의 공정 각각의 상기 최적 감도 신규 불량 칩수의 합계값과 불량으로 판정된 칩수를 비교하여 불량 원인의 검출 정도를 인식하고 있으므로, 복수의 공정 각각의 신규 결함의 검출 감도 차이에 관계없이 복수의 공정 각각의 신규 결함에 따른 불량 원인의 검출 정도를 정량적으로 인식할 수 있다.

또한, 본 발명에 따른 결함 해석 방법은 복수의 생산 라인간에 있어서, 적어도 하나의 공정의 상기 최대 공정 불량 칩수를 비교하여 복수의 생간 라인간의 적어도 하나의 공정에 관한 우열을 인식하고 있으므로, 복수의 생산 라인 각각에 있어서의 적어도 하나의 공정의 신규 결함의 검출 감도 차이에 관계없이 복수의 생산 라인간의 우열을 정량적으로 인식할 수 있다.

또한, 본 발명에 따른 결함 해석 방법은 소정수의 공정간에 있어서의 동일 검출 레벨에 대응하는 상기 치명율을 비교하여 소정수의 검사 장치간의 감도의 차이를 인식하는 것에의해, 소정수의 검사 장치간의 감도 차이를 복잡한 비교 처리를 실행하지 않고 간단히 인식할 수 있다.

또한, 본 발명에 따른 결함 해석 방법은 소정의 식별 조건으로서 웨이퍼상의 특정 영역에 존재한다고 하는 조건을 포함하므로, 특정 영역에 존재하는 신규 결함과 디바이스의 수율 관계를 정량적으로 인식할 수 있다.

또한, 본 발명에 따른 결함 해석 방법은 특정의 전기적 특성에 따라 상기 복수의 칩 각각의 양·불량 판정을 실행하는 스텝을 포함하므로, 특정으로 전기적 특성에 좁혀지는 신규 결함과 디바이스의 수율의 관계를 정량적으로 인식할 수 있다.

또한, 본 발명에 따른 결함 해석 방법의 소정의 식별 조건은 적어도 하나의 공정보다도 후공정에 있어서 신규 결함과 동일 평면 위치에서 다시 검출된다고 하는 조건을 포함하므로, 신규 결함의 성장 정도를 고려하여 신규 결함과 디바이스의 수율의 관계를 정량적으로 인식할 수 있다.

또한, 본 발명에 따른 결함 해석 방법에 있어서, 웨이퍼는 복수의 웨이퍼를 포함하고, 복수의 칩은 복수의 웨이퍼에 형성되는 칩을 모두 포함하고 있으므로, 식별 대상으로 되는 복수의 칩수가 하나의 웨이퍼인 경우보다 많게 하는 것에 의해, 통계적인 신뢰성 높은 결함 해석을 실행할 수 있다.

또한, 본 발명에 따른 결함 해석 방법의 상기 소정의 식별 조건은 동일 칩내에 존재하는 신규 결함의 개수에 따른 제한을 포함하고, 신규 결함의 개수를 고려하여 신규 결함과 디바이스의 수율의 관계를 정량적으로 인식할 수 있다.

또한, 본 발명에 따른 기록 매체에 기록된 결함 해석 프로그램에 의하면, 양·불량 판정에 의한 판정 결과와 소정의 식별 조건을 만족하는 신규 결함의 유무 판정 결과에 의한 조합에 따라 복수의 칩을 분류(신규 결함 분류)하여, 그 분류 결과에 따라 적어도 하나의 공정의 신규 결함에 의해서만 불량으로 된 칩수와 추정되는 신규 불량 칩수를 산출하고 있다.

따라서, 신규 불량 칩수에 의해 적어도 하나의 공정을 완전히 개선한 경우에, 늘어나는 것이 가능하다고 견적되는 양품 칩의 수를 정량적으로 인식할 수 있다.

또한, 본 발명에 따른 기록 매체에 기록되는 결함 해석 프로그램에 의하면, 상기 기록 매체에 기록되어 결함 해석 프로그램과 마찬가지로, 신규 결함 분류한 분류 결과에 따라, 적어도 하나의 공정의 신규 결함에 의해서만 불량으로 된 칩수와 추정되는 신규 불량 칩수를 산출하고 있다.

따라서, 신규 불량 칩수에의해 적어도 하나의 공정을 완전히 개선한 경우에, 늘어나는 것이 가능하다고 견적되는 양품 칩의 수를 정량적으로 인식할 수 있다.

또한, 본 발명에 따른 기록 매체에 있어서의 결함 해석 프로그램은 상기 신규 결함 분류에 따라, 적어도 하나의 공정의 신규 결함이 칩을 불량으로 하는 비율과 추정되는 치명율을 산출하고 있으므로, 이 치명율에 의해 결함을 검출하는 검사 장치의 감도를 정량적으로 인식할 수 있다.

또한, 본 발명에 따른 기록 매체에 있어서의 결함 해석 프로그램은 상기 신규 결함 분류 및 상기 치명율에 따라, 상기 적어도 하나의 공정에의해 불량으로 된 칩수와 추정되는 공정 불량 칩수를 산출하고 있으므로, 이 공정 불량 칩수에 의해 디바이스의 수율에 대한 적어도 하나의 공정의 영향을 정량적으로 인식할 수 있다.

또한, 본 발명에 따른 공정 관리 방법은 새로운 복수의 공정을 구성하는 하나의 공정마다 새로 검출된 소정의 식별 조건을 만족하는 신규 결함수와 과거 복수의 공정에 대한 해석 처리에서 구한 하나의 공정의 치명율에 따라 공정 단위의 추정 수율을 산출하고 있으므로, 이 공정 단위의 추정 수율에 의해 새로운 복수의 공정을 구성하는 하나의 공정에 의한 수율을 정도좋게 추정할 수 있다.

또한, 본 발명에 따른 공정 관리 방법은 공정 단위의 추정 수율을 산출한 후, 새로운 복수의 공정 각각의 공정 단위의 추정 수율에 따라 새로운 복수의 공정 전체의 추정 수율을 산출하므로, 새로운 복수의 공정 전체에 의한 수율을 정도좋게 추정할 수 있다.

또한, 본 발명에 따른 공정 관리 방법에 있어서, 소정의 식별 조건은 신규 결함을 분류해야할 복수의 구분을 규정한 분류 조건을 포함하고, 또한 본 발명은 분류 조건으로 규정된 복수의 구분 각각에 대하여 신규 결함의 유무를 판정하는 스텝을 포함하고, 복수의 구분 각각에 대하여 복수의 칩을 4가지로 분류하는 스텝을 포함하고, 복수의 공정 각각의 치명율을 복수의 구분마다 산출하는 스텝을 포함하고, 새로 검출된 신규 결함수를 복수의 구분으로 분류한 수와 해석 처리에서 구한 복수의 구분 각각의 치명율에 따라 공정 단위의 추정 수율을 산출하는 스텝을 포함하고 있다.

따라서, 복수의 공정 각각에 대하여 복수의 구분마다 신규 결함, 치명율이 분류되어 해석 처리가 실행된 후, 새로운 복수의 공정 각각에 대하여 복수의 구분마다 세분화하여 설정된 치명율에 따라 공정 단위의 추정 수율을 보다 정도좋게 추정할 수 있다.

또한, 본 발명에 따른 공정 관리 방법에 있어서, 복수의 구분은 신규 결함의 검출 사이즈에 따라 분류되는 구분을 포함하므로, 해석 처리시의 웨이퍼의 입도 본포나 수율 추정시의 웨이퍼의 입도 분포가 다르더라도 정도좋게 수율을 추정할 수 있다.

또한, 본 발명에 따른 공정 관리 방법에 있어서, 복수의 구분은 동일 칩내에 존재하는 신규 결함의 개수에 따라 분류되는 구분을 포함하므로, 해석 처리시의 웨이퍼의 집합 분포와 수율 추정시의 웨이퍼의 집합 분포가 다르더라도 정도좋게 수율을 추정할 수 있다.

또한, 본 발명에 따른 공정 관리 방법에 있어서, 복수의 구분은 웨이퍼상의 적어도 하나의 특정 영역으로의 신규 결함의 존재성에 따라 분류되는 구분을 포함하므로, 해석 처리시의 웨이퍼의 특정 분포와 수율 추정시의 웨이퍼의 특정 분포의 상태가 다르더라도 정도좋게 수율을 추정할 수 있다.

또한, 본 발명에 따른 공정 관리 방법에 있어서, 복수의 구분은 신규 결함의 형상에 따라 분류되는 구분을 포함하므로, 특정 형상의 신규 결함은 발생 원인과 밀접하게 관련하는 경우가 많으므로, 수율을 고정도로 추정할 수 있다.

또한, 본 발명에 따른 공정 관리 방법에 있어서, 복수의 구분은 신규 결함의 검출 사이즈, 동일 칩내에 존재하는 신규 결함의 개수, 웨이퍼상의 적어도 하나의 특정 영역으로의 신규 결함의 존재 유무 및 신규 결함의 형상중 적어도 2개의 조합에 따라 분류되는 구분을 포함하므로, 해석 처리시의 웨이퍼의 여러 가지 형태와 수율 추정시의 웨이퍼의 여러 가지 형상이 다르더라도 상당히 정도좋게 수율을 추정할 수 있다.

또한, 본 발명에 따른 공정 관리 방법에 있어서, 웨이퍼는 복수의 웨이퍼를 포함하고, 복수의 칩은 복수의 웨이퍼에 형성되는 칩을 모두 포함하고 있으므로, 해석 처리 대상으로 되는 복수의 칩수가 하나의 웨이퍼인 경우보다 많게 하는 것에의해, 통계적인 신뢰성이 높은 수율을 추정할 수 있다.

또한, 본 발명에 따른 공정 관리 방법에 있어서, 소정의 식별 조건은 검출된 신규 결함중, 수율에 영향이 없다고 판단된 것을 신규 결함으로 간주하지 않는다고 하는 신규 결함 판단 조건을 포함하므로, 통계적인 신뢰성이 높은 해석 결과에 따라 고정도로 수율을 추정할 수 있다.

또한, 본 발명에 따른 공정 관리 방법은 새로운 복수의 공정 전체의 추정 수율을 산출한 후, 과거 복수의 공정 전체의 추정 수율과 실제 수율의 해석 결과에 따른 보정값으로 새로운 복수의 공정 전체의 추정 수율을 보정하므로, 보다 정도높은 수율을 추정할 수 있다.

또한, 본 발명에 따른 공정 관리 방법은 상기 새로운 복수의 공정중 소정수의 공정 각각의 상기 공정 단위의 추정 수율에 따라 상기 소정수의 공정의 추정 수율을 산출하는 스텝을 포함하므로, 새로운 복수의 공정을 구성하는 소정수의 공정에 의한 수율을 정도좋게 추정할 수 있다.

Claims (4)

1. 복수의 공정을 거쳐 웨이퍼상의 복수의 칩에 각각 집적 회로가 형성되는 디바이스의 결함 해석 방법에 있어서,

   (a) 상기 복수의 공정중 적어도 하나의 공정 각각의 실행후에 상기 적어도 하나의 공정보다도 전공정에서 발생한 결함 근방 영역을 제외한 상기 웨이퍼의 신규 영역상에서 발생한 상기 적어도 하나의 공정에 의한 신규 결함을 검출하는 스텝;

   (b) 상기 복수의 공정 종료후에 상기 복수의 칩 각각의 상기 집적 회로의 양·불량(良·不良)을 판정하는 스텝;

   (c) 상기 적어도 하나의 공정마다 상기 복수의 칩 각각에 대하여 소정의 식별 조건을 만족하는 상기 신규 결함의 유무를 판정하는 스텝;

   (d) 상기 적어도 하나의 공정마다 상기 스텝 (b)에 의한 판정 결과 및 상기 스텝 (c)에 의한 판정 결과의 조합에 따라 상기 복수의 칩을 4가지로 분류하는 스텝; 및

   (e) 상기 스텝 (d)의 4가지 분류 결과에 따라, 상기 적어도 하나의 공정에 의한 상기 신규 결함에 의해서만 불량으로 된 칩수와 추정되는 신규 불량 칩수를 산출하는 스텝

   을 포함하는 결함 해석 방법.
2. 복수의 공정을 거쳐 웨이퍼상의 복수의 칩에 각각 집적 회로가 형성되는 디바이스의 결함 해석 처리를 컴퓨터를 사용한 결함 해석 시스템에 실행시키기 위한 결함 해석 프로그램을 기록한 기록 매체에 있어서,

   상기 결함 해석 시스템은

   상기 복수의 공정 각각의 실행후 상기 웨이퍼상에 있어서의 결함의 좌표 위치 및 결함 사이즈를 검출하여 결함 정보를 출력하는 적어도 하나의 검사 장치;

   상기 복수의 공정 종료후에 상기 웨이퍼상에 있어서의 상기 복수의 칩 각각의 상기 집적 회로의 양·불량을 판정하여 양·불량 판정 정보를 출력하는 테스터; 및

   상기 결함 정보 및 상기 양·불량 판정 정보를 받아 상기 결함 해석 프로그램을 실행하는 제어부

   를 구비하고,

   상기 기록 매체는

   (a) 상기 복수의 공정중 적어도 하나의 공정 실행후에 상기 결함 정보에 따라 상기 적어도 하나의 공정보다도 전공정에서 발생한 결함 근방 영역을 제외한 상기 웨이퍼의 신규 영역상에서 발생한 상기 적어도 하나의 공정에 의한 신규 결함을 검출하는 스텝;

   (b) 상기 복수의 공정 종료후에 상기 양·불량 판정 정보에 따라, 상기 복수의 칩 각각의 상기 집적 회로의 양·불량을 판정하는 스텝;

   (c) 상기 적어도 하나의 공정마다 상기 복수의 칩 각각에 대하여 소정의 식별 조건을 만족하는 상기 신규 결함의 유무를 판정하는 스텝;

   (d) 상기 적어도 하나의 공정마다 상기 스텝 (b)에 의한 판정 결과 및 상기 스텝 (c)에 의한 판정 결과의 조합에 따라 상기 복수의 칩을 4가지로 분류하는 스텝; 및

   (e) 상기 스텝 (d)의 4가지 분류 결과에 따라, 상기 적어도 하나의 공정에 의한 상기 신규 결함에 의해서만 불량으로 된 칩수와 추정되는 신규 불량 칩수를 산출하는 스텝

   을 상기 컴퓨터에 실행시키기 위한 상기 결함 해석 프로그램을 기록한 것인 기록 매체.
3. 복수의 공정을 거쳐 웨이퍼상의 복수의 칩에 각각 집적 회로가 형성되는 디바이스의 결함 해석 처리를 컴퓨터를 사용한 결함 해석 시스템에 실행시키기 위한 결함 해석 프로그램을 기록한 기록 매체에 있어서,

   상기 결함 해석 시스템은

   상기 복수의 공정 각각의 실행후 상기 웨이퍼상에 있어서의 결함의 좌표 위치 및 결함 사이즈를 검출하여 결함 정보를 얻는 적어도 하나의 검사 장치;

   상기 복수의 공정 종료후에 상기 웨이퍼상에 있어서의 상기 복수의 칩 각각의 상기 집적 회로의 양·불량을 판정하여 양·불량 판정 정보를 출력하는 테스터; 및

   상기 결함 정보 및 상기 양·불량 판정 정보를 받아 상기 결함 해석 프로그램을 실행하는 제어부

   를 구비하고,

   상기 제어부 또는 상기 적어도 하나의 검사 장치는 상기 복수의 공정중 적어도 하나의 공정의 실행후에 상기 결함 정보에 따라 상기 적어도 하나의 공정보다도 전공정에서 발생한 결함 근방 영역을 제외한 상기 웨이퍼의 신규 영역상에서 발생한 상기 적어도 하나의 공정에 의한 신규 결함을 구하는 기능을 갖고,

   상기 기록 매체는

   (a) 상기 적어도 하나의 공정에 의한 신규 결함을 포착하는 스텝;

   (b) 상기 복수의 공정 종료후에 상기 양·불량 판정 정보에 따라, 상기 복수의 칩 각각의 상기 집적 회로의 양·불량을 판정하는 스텝;

   (c) 상기 적어도 하나의 공정마다 상기 복수의 칩 각각에 대하여 소정의 식별 조건을 만족하는 상기 신규 결함의 유무를 판정하는 스텝;

   (d) 상기 적어도 하나의 공정마다 상기 스텝 (b)에 의한 판정 결과 및 상기 스텝 (c)에 의한 판정 결과의 조합에 따라 상기 복수의 칩을 4가지로 분류하는 스텝; 및

   (e) 상기 스텝 (d)의 4가지 분류 결과에 따라, 상기 적어도 하나의 공정에 의한 상기 신규 결함에 의해서만 불량으로 된 칩수와 추정되는 신규 불량 칩수를 산출하는 스텝

   을 상기 컴퓨터에 실행시키기 위한 상기 결함 해석 프로그램을 기록한 것인 기록 매체.
4. 복수의 공정을 거쳐 웨이퍼상의 복수의 칩에 각각 집적 회로가 형성된 디바이스에 대한 해석 처리를 실행한 후, 상기 복수의 공정과 같은 공정으로 이루어진 새로운 복수의 공정을 거쳐 새로운 웨이퍼상의 복수의 칩에 각각 집적 회로를 새로 형성할 때의 수율을 추정하는 공정 관리 방법에 있어서,

   (a) 상기 복수의 공정 각각의 실행후에, 상기 복수의 공정 각각보다도 전공정에서 발생한 결함 근방 영역을 제외한 상기 웨이퍼의 신규 영역상에서 발생한 상기 복수의 공정 각각에 의한 신규 결함을 검출하는 스텝;

   (b) 상기 복수의 공정 종료후에 상기 복수의 칩 각각의 상기 집적 회로의 양·불량을 판정하는 스텝;

   (c) 상기 복수의 공정마다 상기 복수의 칩 각각에 대하여 소정의 식별 조건을 만족하는 상기 신규 결함의 유무를 판정하는 스텝;

   (d) 상기 복수의 공정마다 상기 스텝 (b)에 의한 판정 결과 및 상기 스텝(c)에 의한 판정 결과의 조합에 따라 상기 복수의 칩을 4가지로 분류하는 스텝; 및

   (e) 상기 스텝 (d)의 4가지 분류 결과에 따라, 상기 복수의 공정 각각의 상기 신규 결함이 칩을 불량으로 하는 비율과 추정되는 치명율을 각각 산출하는 스텝

   을 구비하고,

   상기 해석 처리는 상기 스텝 (a)∼(e)를 포함하고,

   (f) 상기 새로운 복수의 공정을 구성하는 하나의 공정마다 상기 스텝 (a) 및 (c)와 마찬가지 스텝을 거쳐, 새로 검출된 상기 소정의 식별 조건을 만족하는 상기 신규 결함수와 상기 복수의 공정에 대한 상기 해서 처리에서 구한 상기 하나의 공정의 치명율에 따라 상기 공정 단위의 추정 수율을 산출하는 스텝

   을 더 구비하는 공정 관리 방법.