KR100273682B1 - 반도체장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은, 제1의 패드, 상기 제1의 패드의 양쪽방햐으로 이 제1의 패드와 연결되도록 길게 이어져 있는 모양이고, 제1층의 도전층에 형성된 제1의 도전선, 제1의 도전선과 평행방향으로 달리고 제1의 패드가 형성되어 있는 영역에서 부분적으로 끊어진 형태이며, 제1층의 도전층에 형성된 제2의 도전선, 제2의 조전선상에 형성된 제1의 콘택홀을 통해 제2의 도전선과 접속되고 제2층의 도전층에 형성된 제2의 패드, 상기 제1의 도전선과 동일 모양으로 형성되고 제1의 패드상에 형성된 제2의 콘택홀을 통해 제1의 도전선과 연결되며, 제1층의 금속층에 형성되는 제1의 금속층 및, 제2의 패드 상에 형성된 제3의 콘택홀을 통해 제2의 패드와 접속되고 제1의 금속층과 평행한 방향으로 길게 이어져 있는 모양으로 형성되며 제2층의 금속층에 형성되는 제2의 금속층을 포함하는 것을 특징으로 하는 반도체장치의 층간연결 구조에 관한 것이다.
Description
제1도는 종래 방법에 의한 반도체 장치의 층간 연결에 사용되는 레이아웃도,
제2a도 내지 제2c도는 종래 방법에 따라 콘택홀을 플럭시켰을 때의 층간 연결 및 그 문제점을 도시한 단면도,
제3a도 및 제3b도는 종래 방법에 따라 장벽 금속층을 형성했을 때의 층간연결 및 그 문제점을 도시한 단면도,
제4도, 제5도 및 제6도는 본 발명에 의한 반도체 장치의 층간 연결에 사용되는 레이아웃도,
제7a도 및 제7b도는 본 발명의 일실시예에 따라 제조된 반도체 장치의 층간연결 구조를 도시한 단면도,
제8a도 및 제8b도는 본 발명의 다른 실시예에 따라 제조된 반도체 장치의 층간 연결 구조를 도시한 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
α : 반도체 기판 β : 소자분리막
1A, 11A : 제1 패드 1 : 워드라인
2, 12 : 제1 콘택홀 3, 13 : 제2 패드
4, 14 : 제2 콘택홀 5 : 금속배선층 패턴
5a : 플러그 9, β' : 제1 절연층
10 : 제2 절연층 11 : 제1 워드라인
12 : 제1 콘택홀 14 : 제2 콘택홀
15 : 제1 금속층 패턴 17 : 제3 콘택홀
17A : 제5 콘택홀 18 : 제2 금속층 패턴
19 : 제2 절연층 20 : 제3 절연층
21 : 제2 워드라인 22 : 제4 절연층
24 : 제4 콘택홀 25 : 제3 금속층 패턴
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 초고집적 반도체 소자를 설계할 때 칩 사이즈(chip size)가 축소되면서 생길 수밖에 없는 공정여유(process margin)의 감소된 부분을 확보하면서, 종래의 방법으로 워드라인 스트랩핑을 설계했을 때보다 최소한 30% 내지 50% 이상 면적을 축소시킬 수 있는, 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 집적도는 새로운 물질의 개발, 사진식각 기술의 발달 및 반도체 소자 구조의 개발 등에 의해 증가될 수 있다. 특히 층간연결 구조는 칩 사이즈를 결정하는 중요한 요소가 되므로 그 연구 개발이 시급하다.
제 1 도는 종래 방법에 의한 반도체 장치의 층간 연결에 사용되는 레이아웃도로서, 특히 워드라인 스트랩핑에 사용되는 레이아웃도이다. X축 방향(도면참조)으로 길게 이어지며 임의의 부분에서 사각형 모양으로 넓게 퍼진 제1 패드(1A) 영역과 연결되는 패턴은 워드라인(1) 마스크 패턴이고, 제1 패드(1A) 영역 상에 중첩되고 그 내부에 엇갈린 사선이 그려진 정사각형 모양의 패턴은 워드라인과 제2 패드를 연결하기 위한 제1 콘택홀(2)의 마스크 패턴이고, 제1 패드(1A) 영역을 덮는 정사각형 모양의 패턴은 제2 패드(3)의 마스크 패턴이고, 제1 콘택홀(2)의 외부와 제1의 패드(1A) 내부에 중첩되는 정사각형 모양의 패턴은 제2 패드와 제1 금속층 패턴을 연결하기 위한 제2 콘택홀(4)의 마스크 패턴이며, 워드라인(1) 형성을 위한 마스크 패턴과 동일 모양의 패턴은 금속배선층 패턴(5) 형성용 마스크이다.
제 1 도에 도시한 종래의 워드라인 스트립팽 레이아웃도에 의하면, 제2 콘택홀(4)의 마스크 패턴 및 제1 콘택홀(2)의 마스크 패턴을 충분히 덮을 수 있도록 금속배선층 패턴을 형성하기 위해서는 이웃하는 제1 콘택홀(2) 및 제2 콘택홀(4)의 마스크 패턴은 어긋나게 형성할 수밖에 없다는 것을 알 수 있다.
이렇게 어긋나게 형성된 제1 콘택홀(2) 및 제2 콘택홀(4)의 마스크 패턴 각각에 중첩되는 제2 패드(3)의 마스크 패턴 및 제3 패드의 패턴(금속배선층에 형성되고 상기 제1 패드(1A)와 동일한 모양) 사이의 간격을 디자인 룰(design rule)을 만족하면서 유지하려면 X축 방향으로 상당히 길이가 늘어날 수밖에 없는데, 이는 칩 사이즈의 증가를 유도하여 고집적화를 불가능하게 한다.
또한 제 1 도와 같은 레이아웃도에 의하면, 이웃하는 금속층간의 접선 및 콘택홀에서의 접속 불량 등의 문제가 발생하게 된다. 이에 대해 제 2도의 (a) 내지(c) 그리고 제 3 도의 (a) 및 (b)를 참조하여 자세하게 설명한다.
제 2 도의 (a) 내지 (c)는 콘택홀을 채웠을 때(plugging)의 층간 연결 및 그 문제점을 도시한 단면도로서, 제 1 도의 C-C'선을 잘라 본 것이다. 이는 반도체 기판(α)에 소자 분리 영역(β)을 선택적으로 형성하는 제1 공정, 결과물 전면에 예컨대 다결정 실리콘과 같은 도전 물질을 증착한 후 워드라인(1) 마스크 패턴을 사용한 사진식각 공정을 행하여 워드라인(1) 및 제1 패드(1A)를 형성하는 제2 공정, 워드라인(1) 및 제1 패드(1A) 형성이 완료된 반도체 기판(α) 전면에 제1 절연층(9)을 형성한 후, 제2 콘택홀(4) 마스크 패턴을 사용한 사진식각을 행하여 제1 패드(1A) 상에 제1 콘택홀(2)을 형성하는 제3 공정, 결과물 전면에 예컨대 다결정 실리콘과 같은 도전물질을 증착한 후 제2 패드(3) 마스크 패턴을 사용한 사진식각 공정을 행하여 제1 콘택홀(2)을 채우며 그 주변의 제1 절연층(9)을 덮는 제2 패드(3)를 형성하는 제4 공정, 제2 패드(3)가 형성되어 있는 반도체 기판(α) 전면에 제2절연층(10)을 형성한 후 제2 콘택홀(4) 마스크 패턴을 사용한 사진식각을 행하여 제2 패드(3)를 노출시키는 제2 콘택홀(4)을 형성하는 제5 공정, 제2 콘택홀(4) 내에 도전물질을 결정성장시켜 플러그(5a)를 형성하는 제6 공정 및 결과물 전면에 알루미늄과 같은 금속물질을 증착한 후 금속배선층 패턴(5) 형성용 마스크를 이용한 사진식각 공정을 행하여 금속배선층 패턴(5)을 형성하는 제7 공정이 완료된 상태를 보이고 잇다.
전술한 공정이 완료된 상태를 보이는 제 2 도의 (a)도는 금속배선층 패턴(5) 형성용 마스크가 오정렬(mis-align)되지 않은 상태의 단면도이고, 제2도의 (b)도는 오정렬이 발생하여 플러그(5a)가 이웃하는 금속배선층 패턴(5)과 접속한 상태를 보이는 단면도이며, 제 2 도 (c)는 제 2 도 (b)의 상태를 보이는 평면도이다.
이와 같이 플러그(5a)가 이웃하는 금속배선층 패턴(5)과 접속되면 금속배선층에 누설전류가 생겨 소자의 전기적 작용을 마비시키는데, 이는 앞서 설명한 바와 같이 금속배선층 마스크 패턴의 오정렬에 의해서도 발생하지만 플러그의 과성장에 의해서도 발생한다. 이러한 금속 배선층간의 접속을 방지하기 위해서는 첫째, 금속배선층 패턴 형성용 마스크의 오정렬 발생을 방지하고, 둘째, 플러그의 과성장을 방지하며, 셋째, 플러그 상부의 금속배선층에 형성되는 제3 패드 사이의 간격을 증가시키기 위하여, 금속배선층 패턴(5)의 간격을 충분히 넓혀 주어야 한다.
제 3 도의 (a) 및 (b)는 장벽금속층을 사용했을 때의 층간연결 및 그 문제점을 도시한 단면도로서, 제2 콘택홀(4) 내에 플러그를 형성하여 제2 패드(3)를 접속시키는 대신, 제2 콘택홀(4)내의 금속배선층 패턴(5) 하부에 금속장벽층 패턴(5b)을 형성하여 제2 패드(3)와 금속배선층 패턴(5)을 접속시키는 방법을 보이고 있다.
제 3 도의 (a)는 금속배선층 마스크 패턴이 오정렬되지 않는 상태의 단면도이고, 제3도의 (b)는 오정렬에 의해 제2의 콘택홀(4)을 통해 제2 패드(3)가 부분적으로 노출되어 제2 패드(3)와 금속배선층 패턴(5) 간의 연결이 취약해진 상태를 보이는 단면도이다.
제 3 도의 (b)에 보이는 문제점은 금속배선층 패턴(5) 가장자리와 제2 콘택홀(4)의 가장자리 사이 간격(제3도의 (a)에서 'A"로 표시)을 충분히 넓혀주면 방지될 수 있는데, 이는 역시 이웃하는 제3 패드 간의 간격을 넓혀줌으로써 가능하다.
상기와 같은 문제점을 해결하기 위한 본 발명은 고집적도의 반도체 장치의 제조에 있어서 상하층 간의 층간연결을 위한 과정에서 마스크의 오정렬에 따른 문제를 해결할 수 있어 공정 여유도를 확보할 수 있으며 칩 크기를 보다 감소시킬 수 있는, 반도체 장치 및 그 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 첨부된 도면에 보이는 바와 같이, 제1 방향(Y축)에 일직선으로 정렬된 제1 패드(11A); 상기 제1 방향(Y축)과 수직한 제2 방향(X축)의 상기 제1 패드(11A)의 양단부와 연결된 제1 워드라인(11); 상기 이웃하는 상기 제1 워드라인(11) 사이에 상기 제1 워드라인(11)과 평행하게 위치하는 제2 워드라인(21); 상기 제2 워드라인(21)을 노출시키는 제1 콘택홀(12)을 통하여 상기 제2 워드라인(21)과 접속되는 제2 패드(13); 상기 제1 패드(11A)를 노출시키는 제2 콘택홀(14)을 통하여 상기 제1 워드라인(11)과 연결되며 상기 제1 패드(11A) 및 상기 제1 워드라인(11)과 중첩되는 패턴 향상을 갖는 제1 금속층 패턴(15); 및 상기 이웃사는 제1 금속층 패턴(15) 사이에 중첩되고 상기 제1 금속층 패턴(15)과 평행하며 상기 제2 패드(13)를 노출시키는 제3 콘택홀(17)을 통하여 상기 제2 패드(13)와 연결되는 제2 금속층 패턴(18)을 포함하는 반도체 장치를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 도전선 하나는 길게 이어지게 형성하고, 그 옆에 있는 다른 도전선은 소정부분에서 끊어지게 형성하는 공정 및 끊어진 상기 다른 도전선을 다른 층에 형성된 또 따른 도전선으로 서로 연결하는 공정을 포함하는 반도체 장치 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 제1 절연층(β')을 형성하는 제1 단계; 상기 제1 절연층(β') 상에 제1 방향(Y)축을 따라 일직선으로 정렬된 제1 패드(11A), 상기 제1 방향(Y축)과 수직한 제2 방향(X축)의 상기 제1 패드(11A)의 양단부와 연결된 제1 워드라인(11) 및 상기 이웃하는 상기 제1 워드라인(11) 사이에 상기 제1 워드라인(11)과 평행하게 위치하는 제2 워드라인(21)을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제2 절연층(19)을 형성하는 제3 단계; 상기 제2 절연층(19)을 선택적으로 식각하여 상기 제2 워드라인(21)을 노출시키는 제1 콘택홀(12)을 형성하는 제4 단계; 상기 제1 콘택홀(12)을 포함하는 상기 제2 절연층 전면에 제2 도전층을 형성하는 제5 단계; 상기 제2 도전층을 선택적으로 식각하여 상기 제1 콘택홀(12)을 통하여 상기 제2 워드라인(21)과 접속되는 제2 패드(13)를 형성하는 제6 단계; 상기 제6 단계가 완료된 전체 구조 상에 제3 절연층(20)을 형성하는 제7 단계; 상기 제3 절연층(20)을 선택적으로 식각하여 상기 제1 패드(11A)를 노출시키는 제2 콘택홀(14)을 형성하는 제8단계; 상기 제2 콘택홀(14) 내부 및 상기 제3 절연층(20) 전면에 제1 금속층을 형성하는 제9 단계; 상기 제1 금속층을 패터닝하여 상기 제2 콘택홀(14)을 통해 상기 제1 워드라인(11)과 연결되며, 상기 제1 워드라인과 동일한 모양을 갖는 제1 금속층 패턴(15)을 형성하는 제10 단계; 상기 제10 단계가 완료된 전체 구조 상에 제4 절연층(22)을 형성하는 제11 단계; 상기 제2 패드(13) 상의 상기 제4 절연층(22) 및 상기 제3 절연층(20)을 선택적으로 식각하여 상기 제2 패드(13)와 연결되는 제3 콘택홀(17)을 형성하는 제12 단계; 상기 제4 절연층(22) 전면에 제2 금속층을 형성하여 상기 제3 콘택홀(17)을 채우는 제13 단계; 및 상기 제2 금속층을 패터닝하여 상기 제3 콘택홀(17)을 통하여 상기 제2 패드(13)와 연결되며 상기 제2 워드라인(21)과 평행한 제2 금속층 패턴(18)을 형성하는 제14 단계를 포함하는 반도체 장치제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
먼저, 제 4 도, 제 5 도 및 제 6 도는 본 발명에 의한 반도체 장치의 층간 연결에 사용되는 레이아웃도로서, 제4 도는 제2 패드(13)의 마스크 패턴까지, 제5 도는 이후 공정부터 제2 금속층 패턴(18) 형성을 위한 마스크까지 도시하였고, 제 6 도는 제 4 도와 제 5 도를 중첩(overlap)시킨 것이다.
제 4 도 및 제 6 도에 있어서, X축 방향으로 길게 늘어져 있고 제1 패드(11A)와 연결되며 그 내부가 작은 동그라미로 채워진 부분은 제1 도전선 즉, 제1 워드라인(11)의 마스크 패턴이고, 상기 워드라인(11)과 평행하고 제1 패드(11A) 영역에서 서로 끊어지며 그 내부가 작은 동그라미로 채워진 부분은 제2 도전선 즉, 제2 워드라인(21)의 마스크 패턴이며, 제2 워드라인(21) 마스크 패턴과 중첩되고 그 내부에 엇갈린 사선이 그어진 직사각형 영역은 제2 도전선과 제2 패드를 연결시키기 위한 제1 콘택홀(12)의 마스크 패턴이고, 상기 제1 콘택홀(12) 마스크 패턴을 덮는 정사각형 안에 -X축 방향으로 기울어진 사선이 그어진 영역은 제2 패드(13) 마스크 패턴이다.
제 5 도 및 제 6 도에 있어서, 제1 패드(11A) 영역과 중첩되고 그 내부에 엇갈린 사선이 그어진 직사각형 영역은 제1 도전선인 워드라인(11)과 제1 금속층을 연결시키기 위한 제2 콘택홀(14)의 마스크 패턴이고, 상기 제1 워드라인(11) 마스크 패턴과 같은 모양을 가지며 상기 제1 워드라인(1)과 중첩되고 그 내부에 X축 방향으로 기울어진 사선이 그어진 패턴은 제1 금속층 패턴(15) 형성용 마스크이며, 상기 제2 패드(13)의 마스크 패턴과 중첩되고 그 내부에 엇갈린 사선이 그어진 직사각형 영역은 제2 패드(13)와 제2 금속층 패턴(18)을 연결시키기 위한 제3 콘택홀(17)의 마스크 패턴이고, 상기 제3 콘택홀(17) 마스크 패턴과 중첩되고 상기 제1 금속층 패턴(15) 형성용 마스크와 평행하며 그 내부에 작은 점이 찍혀진 영역은 제2 금속층 패턴(18) 형성용 마스크이다. 또한, 제 5 도 및 제 6 도에서는 제2 패드(13)와 제2 금속층 패턴(18)을 연결하기 위한 제3 콘택홀(24)의 마스크 패턴과, 제 3 금속층 패턴(25) 형성용 마스크, 장벽층 패턴(16) 형성용 마스크를 함께 보이고 있다.
제 7 도의 (a) 및 (b)는 본 발명에 따른 반도체 장치의 층간연결 방법의 일실시예에 의해 제조된 반도체 장치의 단면들로서, 제 7 도(a)는 제 6 도의 a-a'선을, 제 7 도의 (b)는 제6도의 b-b' 선을 자른 도면이다. 이때, 제 6 도란 도시된 제6도에서 제3 금속층 패턴(25) 형성용 마스크와 장벽층 패턴(16) 형성을 위한 마스크가 생략된 상태를 의미한다.
제 7 도의 (a) 및 (b)는, 반도체 기판(α) 전면에 제1 절연층(β')(소자분리영역)을 형성하는 제1 공정, 제1 절연층(β') 형성이 완료된 후, 예컨대 다결정 실리콘과 같은 도전물질로 제1 도전층을 증착한 후 상기 제1 워드라인(1) 마스크 패턴과 제2 워드라인(21) 마스크 패턴을 작용한 사진식각 공정을 행하여 제1 도전선인 제1 워드라인(11) 및 제1 패드(11A), 제2 도전선인 제2 워드라인(21)을 형성하는 제2 공정, 결과물 전면에 제2 절연층(19)을 형성한 후 제1 콘택홀(12) 마스크 패턴을 적용한 사진식각 공정을 행하여 제2 워드라인(21)을 노출시키는 제1 콘택홀(12)을 형성하는 제3 공정, 결과물 전면에 예컨대 다결정 실리콘과 같은 물질로 제 2 도전층을 형성한 후, 제2 패드(13) 마스크 패턴을 적용한 사진식각 공정으로 제1 콘택홀(12)을 통해서 상기 제2 워드라인(21)과 접하는 제2 패드(13)를 형성하는 제4 공정, 제2 패드(13)가 형성되어 있는 기판 전면에 제3 절연층(20)을 형성한 후 상기 제2 콘택홀(14) 마스크 패턴을 적용한 사진식각 공정을 행하여 상기 제1 패드(11A)를 노출시키는 제2 콘택홀(14)을 형성하는 제5 공정, 결과물 전면에 예컨대 알루미늄과 같은 금속물질로 제1 금속층을 형성한 후 상기 제1 금속층 패턴(15) 형성용 마스크를 적용한 사진식각 공정으로 제1 패드(11A)를 통하여 제1 워드라인(11)과 접속하는 제1 금속층 패턴(15)을 형성하는 제6 공정, 제1 금속층 패턴(15)이 형성되어 있는 결과물 전면에 제4 절연층(22)을 형성한 후, 제2 패드(13)와 제2 금속층을 연결하기 위한 제3 콘택홀(17) 마스크 패턴을 적용한(이때, 제4 콘택홀 마스크 패턴(24)을 적용할 수도 있음) 사진식각 공정을 행하여 제3 콘택홀(17)을 형성하는 제7 공정 및 결과물 전면에 예컨대 알루미늄과 같은 금속물질을 증착하고 상기 제2 금속층 패턴(18) 마스크를 적용한 사진식각을 행하여 제2 패드(13)와 연결되는 제2 금속층 패턴(18)을 형성하는 제8 공정이 진행된 것을 보이고 있다.
제8도의 (a) 및 (b)는 본 발명에 따른 반도체 장치의 층간연결 방법의 다른 실시예에 의해 제조된 반도체 장치의 단면도로서, 제8도의 (a)는 제6도의 aa' 선을, 제8도의 (b)는 제6도의 bb' 선을 자른 도면이다.
이는, 제2 콘택홀(14)을 형성하는 제5 공정시, 상기 제4 콘택홀(24) 마스크패턴(이때, 제3의 콘택홀 마스크 패턴(17)을 이용할 수도 있음)을 적용한 사진식각도 함께 행하여 제2 패드(13)를 노출시키는 제4 콘택홀(24)을 형성하고, 제 금속층 패턴(15)을 형성하는 제6 공정시 상기 제3 금속층 마스크 패턴(25)을 적용한 사진식각도 함께 진행하여 제4 콘택홀(24)을 통해 제2 패드(13)와 연결되는 제3 금속층 패턴(25)을 형성하고, 제3 금속층 패턴(25) 형성 후, 장벽층 증착 및 상기 장벽층 패턴(16) 형성용 마스크를 적용한 사진식각을 행하여 장벽층 패턴(16)을 형성하는 공정을 더 추가하고, 상기 제3 콘택홀(17) 마스크 패턴과 동일한 마스크 패턴을 적용한 사진식각 공정으로 제3 금속층 패턴(25)과 제2 금속층 패턴(18)을 연결하기 위한 제5 콘택홀(17A)을 형성하는 공정이 추가로 진행된 것을 보이고 있다.
상기 장벽층 패턴(16)은 제3 금속층 패턴(25)을 노출시키는 제5 콘택홀(17A)을 형성할 때 발생하는 오정렬을 고려하여 형성하는 것이다. 이 장벽층 패턴(16)은 제8도의 (a)의 도면부호 '16A'에 보이는 바와 같이 제1 도전선인 제1 워드라인(11) 및 제2 도전선인 제2 워드라인(21)을 형성한 후에도 형성할 수 있다.
도전선 하나는 길게 이어지게 형성하고(제1 도전선인 제1 워드라인), 그 옆에 있는 다른 도전선(제2 도전선인 제2 워드라인)은 소정 부분에서 끊어지게 형성한 후, 끊어진 상기 다른 도전층을 다른 층에 형성된 또 다른 도전선(제2 금속층)에 의해 서로 연결하는 본 발명에 이해 반도체 장치의 층간연결 구조 및 방법에 의하면 패드간(제1 패드간 또는 제2 패드간)의 간격을 충분히 넓힐 수 있으므로, 칩 사이즈를 줄일 수 있다. 즉, 동일층 상에서 워드라인을 제1 워드라인(11)과 제2 워드라인(12)으로 분리하고, 상기 제1 워드라인과 상부구조 연결을 위한 패드(13)를 일직선상에 형성함으로써 칩 사이즈를 줄일 수 있다. 실제로 이 방법에 의해 스트랩핑을 할 경우 30 % 내지 50 % 정도의 면적을 줄일 수 있다. 따라서, 고신뢰도를 유지하면서 고집적화도의 반도체 장치를 제조할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (5)
- 반도체 장치에 있어서, 제1 방향(Y)축에 일직선으로 정렬된 제1 패드(11A); 상기 제1 방향(Y)축과 수직한 제2 방향(X축)의 상기 제1 패드(11A)의 양단부와 연결된 제1 워드라인(11); 상기 이웃하는 상기 제1 워드라인(11) 사이에 상기 제1 워드라인(11)과 평행하게 위치하는 제2 워드라인(21); 상기 제2 워드라인(21)을 노출시키는 제1 콘택홀(12)을 통하여 상기 제2 워드라인(21)과 접속되는 제2 패드(13); 상기 제1 패드(11A)를 노출시키는 제2 콘택홀(14)을 통하여 상기 제1 워드라인(11)과 연결되며 상기 제1 패드(11A) 및 상기 제1 워드라인(11)과 중첩되는 패턴 형상을 갖는 제1 금속층 패턴(15); 및 상기 이웃하는 제1 금속층 패턴(15) 사이에 중첩되고 상기 제1 금속층 패턴(15)과 평행하며 상기 제2 패드(13)를 노출시키는 제3 콘택홀(17)을 통하여 상기 제2 패드(13)와 연결되는 제2 금속층 패턴(18)을 포함하는 반도체 장치.
- 제1항에 있어서, 상기 제2 워드라인(21)과 동일한 모양을 가지고, 상기 제1 금속층 패턴(15)과 같은 층에서 상기 제2 워드라인(21)과 중첩되고, 상기 제3 콘택홀(17)과 연결되는 제4 콘택홀(24) 내에 형성되어 그 하면이 상기 제2 패드(13)와 접하고 그 상면은 상기 제2 금속층 패턴(18)과 접하는 제3 금속층 패턴(25)을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 장치 제조 방법에 있어서, 반도체 기판 상에 제1 절연층(β')을 형성하는 제1 단계; 상기 제1 절연층(β')상에 제1 방향(Y축)을 따라 일직선으로 정렬된 제1 패드(11A), 상기 제1 방향(Y축)과 수직한 제2 방향(X축)의 상기 제1 패드(11A)의 양단부와 연결된 제1 워드라인(11) 및 상기 이웃하는 상기 제1 워드라인(11) 사이에 상기 제1 워드라인(11)과 평행하게 위치하는 제2 워드라인(21)을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제2 연결층(19)을 형성하는 제3 단계; 상기 제2 절연층(19)을 선택적으로 식각하여 상기 제2 워드라인(21)을 노출시키는 제1 콘택홀(12)을 형성하는 제4 단계; 상기 제1 콘택홀(12)을 포함하는 상기 제2 절연층 전면에 제2 도전층을 형성하는 제5 단계; 상기 제2 도전층을 선택적으로 식각하여 상기 제1 콘택홀(12)을 통하여 상기 제2 워드라인(21)과 접속되는 제2 패드(13)를 형성하는 제6 단계; 상기 제6 단계가 완료된 전체 구조 상에 제3 절연층(20)을 형성하는 제7 단계; 상기 제3 절연층(20)을 선택적으로 식각하여 상기 제1 패드(11A)를 노출시키는 제2 콘택홀(14)을 형성하는 제8 단계; 상기 제2 콘택홀(14) 내부 및 상기 제3 절연층(20) 전면에 제1 금속층을 형성하는 제9 단계; 상기 제1 금속층을 패터닝하여 상기 제2 콘택홀(14)을 통해 상기 제1 워드라인(11)과 연결되며, 상기 제1 워드라인과 동일한 모양을 갖는 제1 금속층 패턴(15)을 형성하는 제10 단계; 상기 제10 단계가 완료된 전체 구조 상에 제4 절연층(22)을 형성하는 제11단계; 상기 제2 패드(13) 상의 상기 제4 절연층(22) 및 상기 제3 절연층(20)을 선택적으로 식각하여 상기 제2 패드(13)와 연결되는 제3 콘택홀(17)을 형성하는 제12단계; 상기 제4 절연층(22) 전면에 제2 금속층을 형성하여 상기 제3 콘택홀(17)을 채우는 제13 단계; 및 상기 제2 금속층을 패터닝하여 상기 제3 콘택홀(17)을 통하여 상기 제2 패드(13)와 연결되며 상기 제2 워드라인(21)과 평행한 제2 금속층 패턴(18)을 형성하는 제14 단계을 포함하는 반도체 장치 제조 방법.
- 제3항에 있어서, 상기 제8 단계에서 상기 제3 절연층(20)을 선택적으로 식각하여 상기 제2 패드(13)를 노출시키는 제4 콘택홀(24)을 함께 형성하고, 상기 제10 단계에서, 상기 제2 워드라인(21)과 동일 모양을 가지며 상기 제2 워드라인(21)과 중첩되는 제3 금속층 패턴(25)을 함께 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제3항 또는 제4항에 있어서, 상기 제1 도전층 및 상기 제2 도전층 각각을 다결정실리콘으로 형성하고, 상기 제1 금속층 및 상기 제2 금속층 각각을 알루미늄으로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027364A KR100273682B1 (ko) | 1992-12-31 | 1992-12-31 | 반도체장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027364A KR100273682B1 (ko) | 1992-12-31 | 1992-12-31 | 반도체장치 및 그 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR940016736A KR940016736A (ko) | 1994-07-25 |
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ID=19348526
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| KR1019920027364A KR100273682B1 (ko) | 1992-12-31 | 1992-12-31 | 반도체장치 및 그 제조 방법 |
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|---|---|
| KR (1) | KR100273682B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110349960A (zh) * | 2019-07-08 | 2019-10-18 | 上海华虹宏力半导体制造有限公司 | 嵌入式闪存的版图结构、嵌入式闪存及其形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01304768A (ja) * | 1988-06-02 | 1989-12-08 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH02208964A (ja) * | 1989-02-09 | 1990-08-20 | Hitachi Ltd | 半導体記憶装置 |
-
1992
- 1992-12-31 KR KR1019920027364A patent/KR100273682B1/ko not_active IP Right Cessation
Patent Citations (2)
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| JPH01304768A (ja) * | 1988-06-02 | 1989-12-08 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
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|---|---|---|---|---|
| CN110349960A (zh) * | 2019-07-08 | 2019-10-18 | 上海华虹宏力半导体制造有限公司 | 嵌入式闪存的版图结构、嵌入式闪存及其形成方法 |
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| KR940016736A (ko) | 1994-07-25 |
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