JPH0423327A - 半導体装置 - Google Patents

半導体装置

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JPH0423327A
JPH0423327A JP12381190A JP12381190A JPH0423327A JP H0423327 A JPH0423327 A JP H0423327A JP 12381190 A JP12381190 A JP 12381190A JP 12381190 A JP12381190 A JP 12381190A JP H0423327 A JPH0423327 A JP H0423327A
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JP
Japan
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wiring
layer
insulating layer
inverted
shapes
Prior art date
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Pending
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JP12381190A
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English (en)
Inventor
Yoshihiro Matsukawa
松川 佳洋
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概 要〕 半導体装置の内部配線に係り、とくに、断面が丁字形で
ある配線に関し。
丁字形構造の配線をより高密度で配設可能とすることを
目的とし 半導体装置の一表′面上に互いに平行に設けらる複数の
配線を、各々の該配線の延伸方向に垂直な断面が1幅−
1である頂部と幅W!(W、 <W、)である脚部とか
ら成る丁字形であり且つ前記延伸方向において正立した
該丁字形と倒立した該丁字形とが交互に配列されており
且つ隣接する該配線どうしの間において該王立丁字形と
該倒立丁字形とが交互に配列されるように構成する。
〔産業上の利用分野〕
本発明は、半導体装置の内部配線に係り、とくに、断面
が丁字形である配線に関する。
〔従来の技術〕
単位長さ当たりの抵抗を増大させることなく。
寄生容量の増大を防止する構造として、断面が丁字形の
配線が提案されている。(特開昭53−32670゜特
開昭61−191053.特開昭63−221642等
)丁字形構造の配線の他の利点として、高集積度の半導
体装置において、微細幅の配線から成る多層配線の層間
の位置ずれに対する余裕度が大きいことである。すなわ
ち、同じ面積の矩形断面を有する配線に比べて上表面の
面積がより大きい丁字形構造の頂部に対してコンタクト
ホールを形成すればよいからである。
〔発明が解決しようとする課題〕
しかしながら、上記開示は、半導体装置基板上に断面が
正立した丁字形をなす構造の配線を形成するものである
。したがって5例えば半導体メモリにおけるビット線の
ように多数の配線が平行して配設される場合には、配線
密度、すなわち、単位幅の領域に配役可能な配線の本数
は1丁字形の頂部の幅によって制限されてしまう。
本発明は、上記従来の構造に比べて、配線密度がより高
くかつ多層配線における層間接続される配線間の位置合
わせ余裕をも向上可能な丁字形配線構造を提供すること
を目的とする。
〔課題を解決するための手段〕
上記目的は、半導体装置基板と、該基板の一表面上に互
いに平行に設けられた複数の配線であって、各々の該配
線の延伸方向に垂直な断面が1幅W、である頂部と幅W
z(L <W+)である脚部とから成る丁字形であり且
つ前記延伸方向において正立した該丁字形と倒立した該
丁字形とが交互に配列されており且つ隣接する該配線ど
うしの間において該正立丁字形と該倒立丁字形とが交互
に配列されている配線とを備えたことを特徴とする本発
明に係る半導体装置1および、上記において、該複数の
配線から成る紐が絶縁層を介して少なくとも上下に二組
積層された構造であって、下方の該組における少なくと
も一つの該配線の該正立丁字形の頂部と上方の組におけ
る少なくとも一つの該配線の該倒立丁字形の頂部とが該
絶縁層に設けられたコンタクトホールを通じて相互接続
されていることを特徴とする本発明に係る半導体装置に
よって達成される。
〔作 用〕
第1図は本発明の原理説明図であって、同図(a)およ
び(b)は、それぞれ9丁字形断面を有する配線を、各
々が正立した状態で互いに平行に配列した場合および正
立状態および倒立した状態を交互に配列した場合を示す
。丁字形の頂部の幅を一12脚部の幅をWZ+配線間の
ギャプをgとすると、それぞれの配列ピッチは4+wl
およびg+(W+十賀2)/2であり、wl>w2であ
るから、正立丁字形と倒立丁字形を交互に配列した場合
の方がピ・ンチが小さくなることは論をまたない。
多層配線においては、上層と下層とを接続するために層
間絶縁層にコンタクトホールを形成する必要があるが、
配線幅(上記における−2)をパターンニング可能な極
限まで小さくした場合、微細幅の配線とコンタクトホー
ルとの位置合わせ精度が保証できなくなる。また1通常
、層間絶縁層に対するコンタクトホール形成のためのエ
ツチングは下層配線をストツパとして行われる。したが
って、コンタクトホールの寸法は、下層配線の幅より小
さいことが必要とされる。その結果、下層配線の幅が微
細化すると、要求されるコンタクトホールの寸法がリン
グラフ技術の限界を超えてしまい、形成不可能となる。
本発明においては、第1図(b)のように、正立T字形
配線と倒立丁字形配線とを交互に配設するだけでなく、
各々の配線をその延伸方向においても正立丁字形部分と
倒立丁字形部分とが交互に配列された構造とする。これ
により、下層配線の王立丁字形部分の頂部と上層配線の
倒立丁字形部分の頂部が対向するように配置し、これら
頂部間の絶縁層にコンタクトホールを形成するようにす
れば。
実質的に配線幅やコンタクトホールの位置合わせ精度に
よる制約を受けずに層間接続が形成可能となる。
〔実施例〕
以下本発明の実施例を図面を参照して説明する。
第2図は本発明の配線の構造を示し、同図(a)は斜視
図、同図(b)は平面図である。各々の配線1は。
その延伸方向に垂直な断面が、正立する丁字形部分2と
倒立する丁字形部分3とが交互に前記延伸方向に沿って
現れる。また、隣接する配線1どうしの間においても、
正立する丁字形部分2と倒立する丁字形部分3とが交互
に現れる。なお、同図(b)においては、各々の配線1
の境界を分りやすくするために、隣接する配線1どうじ
が重ならない場合が示されているが、実際の配置はこの
限りではなく、隣接する配線lどうじの間で、正立する
丁字形部分2の頂部21と倒立する丁字形部分3の頂部
31とが部分的に重なり合うように、より接近して配置
することもできる。
第3図は、第2図に示す配線1の形成工程説明図である
。同図(a)を参照して、半導体装置基板4の表面上に
1例えばPSG (燐珪酸ガラス)から成る絶縁層5を
形成する。なお、半導体装置基板4の表面には図示しな
い半導体素子と配線が形成されているものとする。
次いで、絶縁層5上に、後述する絶縁層7に対するエツ
チング剤によってエツチングされない材料から成るスト
ッパ層6を形成する。上記絶縁層7がPSGから成る場
合には、  5I3Naから成るストッパ層6を形成す
ればよい。ストッパ層6の厚さは、 500λ程度とす
る。
ストッパ層6上に1例えば厚さ約5ooo人のアルミニ
ウム(AI)層を堆積し、これを周知のリソグラフ技術
によりパターンニングし、同図(b)に示すように、前
記倒立1字形3の頂部31のみを形成する。
なお、半導体装置基板4に形成されている図示しない半
導体素子と頂部31の成るものとを接続する必要がある
場合には、上記A1層を堆積する前に。
当該頂部31下のストッパ層6および絶縁層5に。
頂部310幅1より小さい開口寸法のコンタクトホール
9を形成しておく。前記頂部31を構成する11層の堆
積時に、このコンタクトホール9にAtが充填され、所
要の接続が形成される。
次いで、同図(C)に示すように、半導体装置基板4上
全面に、厚さ4000人程度0絶縁層7を堆積する。必
要に応じて、スピンオングラス(SOG) として周知
の珪酸ガラス溶液の塗布およびエッチバック法を用いて
絶縁層7表面を平坦化する。そののち、絶縁層7に、前
記丁字形部分2および3のそれぞれの脚部22および3
2の幅−t(第1図参照)に等しい幅の溝8を形成する
。溝8は既に形成されている頂部31上および隣接する
頂部31の間の各位置を通り1紙面に垂直に延伸してい
る。溝8の形成は1 レジストマスクを用いて異方性ド
ライエラチングにより行えG?)。このエツチングにお
いて。
例えばAIから成る頂部31とストッパ層6の両者がス
トッパとして機能し、絶縁層5に達する過剰なエツチン
グが防止される。
次いで、絶縁層7上に厚さ約5000人のA1層を堆積
する。これにより、溝8は11層により埋め込まれる。
絶縁層7上の前記11層を周知のりソゲラフ技術により
パターンニングして、同図(d)に示すように、正立丁
字形2の脚部22および頂部21と倒立1字形3の脚部
32とを一括して形成する。なお。
倒立1字形3の脚部32の絶縁層7上に突出している部
分の幅は1脚部32をパターンニングするための露光マ
スクと溝8との位置合わせ余裕度の分だけ前記w2より
大きくなる。
以上のようにして、第2図に示す構造を有する本発明の
配線が形成される。
上記本発明の配線を多層構造に適用する場合を第4図を
参照して説明する。同図は下層配線11と上層配線12
とが同方向に延在する構造であるが。
下層配線11と上層配線12とが交差する方向に延在す
る構造の場合も同様である。
すなわち、第3図(C)に引続いて、絶縁層7上に。
例えばPSGから成る絶縁層14および5iJnから成
るストッパ層15を堆積したのち、後述する上層配線と
の層間接続が行われる下層配線11における正立1字形
2の頂部21上の絶縁層14にコンタクトホールを(図
示省略)形成する。次いで、第3図と同様にして、上層
配線12における各部分の形成を行う。すなわち、倒立
1字形30の頂部31の形成。
絶縁層71の形成、絶縁層71に対する溝8(図示省略
)の形成、および、正立1字形20の頂部21および脚
部22と倒立1字形30の脚部32の形成である。
この場合、下層配線11との層間接続が行われる上層配
線12における倒立1字形30の頂部31が、当該下層
配線11における正立1字形20の頂部21上に位置す
るように配置する。このように、下層配線11と上層配
線12とを層間接続するための前記コンタクトホールの
形成は、実質的に、当該配線の頂部の幅賀、の中心に対
してw、/2の位置合わせ余裕度を以て行うことができ
る。
なお、絶縁層14上に形成されるストッパ層15は。
上層配線12の脚部22に対応する溝を絶縁層71に形
成する際のストッパとして機能することは言うまでもな
い。
〔発明の効果〕
本発明によれば1丁字形断面を有する配線がより高密度
で配列可能となり、また、配線が微細化した場合にも、
基板との接続および多層配線における層間接続のために
層間絶縁層に形成されるコンタクトホールの位置合わせ
余裕度に対する配線幅の制約が緩和され、高密度・微細
配線の接続に対する信軌性および製造歩留りを向上可能
とする効果がある。
【図面の簡単な説明】
第1図は本発明の原理説明図。 第2図は本発明の配線の構造説明図。 第3図は本発明の配線の形成工程説明図。 第4図は本発明による多層配線形成工程側説明図 である。 図において。 1は配線。 2と20は正立する丁字形部分。 3と30は倒立する丁字形部分。 4は半導体装置基板。 5と7と14と71は絶縁層。 6と15はストッパ層。 8は溝、  9はコンタクトホール。 11は下層配線、12は上層配線。 21と31は頂部、22と32は脚部 である。 杏ルビB珂n、原理説日月仄] f 1 月 り 不発6目1Zよろつ層西l會形△エイ鮪伯月口冨 4 
旧 (α) 杢4どθ目の自己1東/)重重1tJL日月厄]第 2
2 不発明/′)V線n形ベニ畦説明記 73  旧

Claims (3)

    【特許請求の範囲】
  1. (1)半導体装置基板と、 該基板の一表面上に互いに平行に設けられた複数の配線
    であって、各々の該配線の延伸方向に垂直な断面が、幅
    W_1である頂部と幅W_2(W_2<W_1)である
    脚部とから成るT字形であり且つ前記延伸方向において
    正立した該T字形と倒立した該T字形とが交互に配列さ
    れており且つ隣接する該配線どうしの間において該正立
    T字形と該倒立T字形とが交互に配列されている配線 とを備えたことを特徴とする半導体装置。
  2. (2)該複数の配線から成る組が層間絶縁層を介して少
    なくとも上下に二組積層された構造であって、下方の該
    組における少なくとも一つの該配線の該正立T字形の頂
    部と上方の組における少なくとも一つの該配線の該倒立
    T字形の頂部とが該層間絶縁層に設けられたコンタクト
    ホールを通じて相互接続されていることを特徴とする請
    求項1記載の半導体装置。
  3. (3)該複数の配線の相互間に充填された絶縁層と、該
    絶縁層と該基板表面との間に介在する層であって該絶縁
    層に対するエッチングに対して耐性を有する絶縁性物質
    から成るストッパ層 とを有することを特徴とする請求項1記載の半導体装置
JP12381190A 1990-05-14 1990-05-14 半導体装置 Pending JPH0423327A (ja)

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JP12381190A JPH0423327A (ja) 1990-05-14 1990-05-14 半導体装置

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JP12381190A JPH0423327A (ja) 1990-05-14 1990-05-14 半導体装置

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JP (1) JPH0423327A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170182B2 (en) * 2003-05-19 2007-01-30 Oki Electric Industry Co., Ltd. Semiconductor device with reduced interconnect capacitance

Cited By (1)

* Cited by examiner, † Cited by third party
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