KR100266670B1 - 메모리 디바이스의 데이터 아웃 노이즈 감소회로 - Google Patents

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Abstract

본 발명은 메모리 디바이스의 데이터 아웃 노이즈 감소회로에 관한 것으로, 종래에는 데이터 출력시 발생되는 피크 전류를 줄여 출력 노이즈를 감소시키고자 할 경우 두 개의 데이터 출력 인에이블신호 사이에 지연시간을 두는데, 그 지연시간만큼 센스앰프 출력데이터가 그만큼 늦게 출력되어 디바이스의 읽는 속도를 늦게하고, 또한 데이터 출력 인에이블신호가 외부에서 만들어져 입력되게 함으로써 일정한 지연 시간을 갖도록 하는 것이 불가능한 문제점이 있다. 따라서 본 발명은 센스앰프의 출력을 받아 외부로 전달하기 위하여 풀업신호와 풀다운신호를 출력하는 제1,제2데이터 출력버퍼(100,200)와, 상기 버퍼에서 제공되는 풀업신호와 풀다운신호에 따라 입력된 센스앰프 출력데이터를 출력부하로 출력하기 위한 엔모스 및 피모스 트랜지스터 이루어진 제1출력 구동부(300)와, 입력되는 풀업신호와 풀다운신호에 따라 입력된 센스앰프 출력데이터를 출력부하로 출력하기 위한 엔모스 및 피모스 트랜지스터로 이루어진 제2출력 구동부(400)와, 상기 제2데이터 출력버퍼에서 출력되는 풀 다운신호의 상태를 검출하고, 그 검출한 풀다운 검출신호를 소정시간만큼 지연시켜 상기 제1,제2출력 구동부(300,400)의 피모스 트랜지스터가 시간차를 두고 온되도록 하는 풀다운신호 검출부(700)로 구성하여, 디바이스의 전체 읽는 시간의 지연없이 효과적으로 피크 전류를 줄이도록 한 것이다.

Description

메모리 디바이스의 데이터 아웃 노이즈 감소회로
본 발명은 메모리 디바이스에서 데이터가 출력될 때 생기는 피크 전류에 기인된 출력 노이즈를 줄여 디바이스의 오동작을 막기 위한 메모리 디바이스의 데이터 아웃 노이즈 감소회로에 관한 것으로, 특히 속도 지연없이 효과적으로 피크 전류를 줄이도록 한 메모리 디바이스의 데이터 아웃 노이즈 감소회로에 관한 것이다.
제1도는 종래 메모리 디바이스의 데이터 출력회로도로서, 이에 도시된 바와같이, 센스앰프의 출력을 받아 외부로 전달하기 위하여 풀업(pull-up)신호와 풀다운(pull-down)신호를 출력하는 제1,제2데이터 출력 버퍼(10)(20)와, 상기 제1,제2데이터 출력 버퍼(10)(20)에서 제공되는 풀업신호와 풀다운신호에 따라 입력된 센스 앰프 출력데이터를 출력부하(50)(60)로 각각 출력하기 위한 제1,제2출력 구동부(30)(40)로 구성된다.
이와같이 구성된 종래기술에 대하여 설명하면 다음과 같다.
제3(a)도에서와 같이 새로운 데이터에 대한 어드레스(ADDRESS)가 입력되면 데이터 출력 인에이블신호(DOEN_a)(DOEN_b)가 제3(c)(d)도에서와 같이 디스에이블되어 로우상태가 된다.
상기 로우상태의 데이터 출력 인에이블신호(DOEN_a)(DOEN_b)는 제1,제2 출력버퍼(10)(20)의 제1, 제2낸드게이트(ND1)(ND2)의 일측 입력단으로 각각 입력된다.
그러면 상기 제1,제2낸드게이트(ND1)(ND2)는 타측 입력에 관계없이 하이상태의 풀업신호(PU_a)(PU_b)를 제1,제2출력 구동부(30)(40)로 제공한다.
그리고 상기 로우상태의 데이터 출력 인에이블신호(DOEN_a)(DOEN_b)는 제1,제2인버터(I1)(I2)를 통해 하이상태로 반전되고, 이 반전된 신호는 제1,제2노아게이트(NR1)(NR2)의 일측 입력단으로 입력된다.
그러면 상기 제1,제2노아게이트(NR1)(NR2)는 타측 입력에 관계없이 로우상태의 풀다운신호(PD_a)(PD_b)를 제1,제2출력 구동부(30)(40)로 제공한다.
상기 제1,제2데이터 출력 버퍼(30)(40)에서 제공되는 하이상태의 풀업신호(PU_a)(PU_b)는 상기 제1,제2출력 구동부(30)(40)의 피모스 트랜지스터(PTR1)(PTR2)의 게이트로 입력되어, 상기 피모스 트랜지스터(PTR1)(PTR2)를 오프시킨다.
상기 제1,제2데이터 출력 버퍼(30)(40)에서 제공되는 로우상태의 풀다운신호(PD_a)(PD_b)는 상기 제1,제2출력 구동부(30)(40)의 엔모스 트랜지스터(NTR1)(NTR2)의 게이트로 입력되어, 상기 피모스 트랜지스터(NTR1)(NTR2)를 오프시킨다.
그러면 최종적으로 데이터 출력단(DO_a)(DO_b)은 high-Z상태가 되어 데이터가 출력되지 않는다.
그런다음 일정시간이 지나고 센스앰프에서 센싱된 데이터가 제1,제2데이터 출력 버퍼(10)(20)로 전달되고, 데이터 출력 인에이블신호(DOEN_a)(DOEN_b)가 제3(c)(d)도에서와 같이 하이상태로 인에이블되면, 센스앰프 출력데이터(SAOUT DATA)에 따라 동작하게 된다.
즉, 센스앰프 출력데이터가 로우상태이면, 피모스 트랜지스터(MP1)(MP2)는 온되고 엔모스 트랜지스터(MN1)(MN2)는 오프되어 낸드게이트(ND1)(ND2)와 노아게이트(NR1)(NR2)로 각각 하이신호가 인가된다.
그러면 상기 낸드게이트(ND1)(ND2)는 로우상태의 풀업신호(PU_a)(PU_b)를 출력하고, 노아게이트(NR1)(NR2)도 로우상태의 풀다운신호(PD_a)(PD_b)를 출력한다.
따라서 제1,제2출력 구동부(30)(40)의 피모스 트랜지스터(PTR1)(PTR2)는 온되고, 엔모스 트랜지스터(NTR1)(NTR2)는 오프되어 하이상태의 출력데이터(DO_a)(DO_b)가 출력되어 진다.
그리고, 센스앰프 출력데이터가 하이상태이면, 피모스 트랜지스터(MP1)(MP2)는 오프되고 엔모스 트랜지스터(MN1)(MN2)는 온되어 낸드게이트(ND1)(ND2)와 노아게이트(NR1)(NR2)로 각각 로우신호가 인가된다.
그러면 상기 낸드게이트(ND1)(ND2)는 하이상태의 풀업신호(PU_a)(PU_b)를 출력하고, 노아게이트(NR1)(NR2)도 하이상태의 풀다운신호(PD_a)(PD_b)를 출력한다.
따라서 제1,제2출력 구동부(30)(40)의 피모스 트랜지스터(PTR1)(PTR2)는 오프되고, 엔모스 트랜지스터(NTR1)(NTR2)는 온되어 로우상태의 출력데이터(DO_a)(DO_b)가 출력되어 진다.
이때 다수의 출력을 갖는 디바이스의 경우, 센스앰프 출력데이터가 모두 하이상태이면, 풀업신호와 풀다운신호도 같은 하이상태가 되어 제1,제2구동 출력부(30)(40)의 엔모스 트랜지스터(NTR1)(NTR2)가 동시에 온되면서 엔모스 트랜지스터를 통해 흐르는 피크 전류가 생긴다.
이 피크 전류를 줄이기 위해 제3(c)(d)도에서와 같이 출력 데이터 인에이블신호(DOEN_a)와 (DOEN_b) 사이에 지연시간(delay time)을 주어 인에이블되는 시간을 다르게 하여 동시에 온되지 않도록 한다.
그러나, 상기에서와 같은 종래기술에서 데이터 출력시 발생되는 피크 전류를 줄여 출력 노이즈를 감소시키고자 할 경우 두 개의 데이터 출력 인에이블신호 사이에 지연시간을 두는데, 그 지연시간만큼 센스앰프 출력데이터가 그만큼 늦게 출력되어 디바이스의 읽는 속도를 늦게하고, 또한 데이터 출력 인에이블신호가 외부에서 만들어져 입력되게 함으로써 일정한 지연시간을 갖도록 하는 것이 불가능한 문제점이 있다.
따라서 상기에서와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 디바이스를 읽는 속도의 지연없이 효과적으로 피크전류를 줄일 수 있도록 한 메모리 디바이스의 데이터 아웃 노이즈 감소회로를 제공함에 있다.
본 발명의 다른 목적은 풀다운신호 검출부로 센스앰프 출력데이터가 하이상태일 때 출력 구동부의 두 개의 엔모스 트랜지스터가 온되는 것을 서로 시간차를 두고 온되도록 하여 속도 지연없이 피크 전류를 줄이도록 한 메모리 디바이스의 데이터 아웃 노이즈 감소회로를 제공함에 있다.
제1도는 종래 메모리 디바이스의 데이터 출력 회로도.
제2도는 제1도에 대한 상세 회로도.
제3도는 제2도에서, 각 부의 입출력 신호 타이밍도.
제4도는 본 발명 메모리 디바이스의 데이터 아웃 노이즈 감소회로도.
제5도는 제4도에 대한 상세 회로도.
제6도는 제5도에서, 각 부의 입출력 신호 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
100 : 제1데이터 출력버퍼 200 : 제2데이터 출력버퍼
300 : 제1출력 구동부 400 : 제2출력 구동부
500,600 : 출력부하 700 : 풀다운신호 검출부
I : 인버터 ND : 낸드게이트
NR : 노아게이트 MP,PTR : 피모스 트랜지스터
MN,NTR : 엔모스 트랜지스터
상기 목적을 달성하기 위한 본 발명은 센스앰프의 출력을 받아 외부로 전달하기 위하여 풀업(pull-up)신호와 풀다운(pull-down)신호를 출력하는 제1,제2데이터 출력 버퍼와, 상기 제1버퍼에서 제공되는 풀업신호와 풀다운신호에 따라 입력된 센스앰프 출력데이터를 출력부하로 출력하기 위한 제1출력 구동부와, 상기 제2데이터 출력 버퍼에서 출력되는 풀다운신호의 상태를 검출하고 그 검출한 풀다운 검출신호를 출력하는 풀다운신호 검출부와, 상기 제2데이터 출력 버퍼에서 발생되는 풀업신호와 풀다운신호 검출부에서 검출된 풀다운 검출신호에 따라 센스앰프 출력데이터를 출력부하로 출력하기 위한 제2출력 구동부로 구성한다.
이하, 첨부한 도면에 의거하여 상세히 살펴보면 다음과 같다.
제5도는 본 발명 메모리 디바이스의 데이터 아웃 노이즈 감소회로도로서, 이에 도시한 바와같이, 센스앰프의 출력을 받아 외부로 전달하기 위하여 풀업(pull-up)신호와 풀다운(pull-down)신호를 출력하는 제1,제2데이터 출력 버퍼(100)(200)와, 상기 제1데이터 출력 버퍼(100)에서 제공되는 풀업신호와 풀다운신호에 따라 입력된 센스앰프 출력데이터를 출력부하(500)로 출력하기 위한 제1출력 구동부(300)와, 상기 제2데이터 출력 버퍼(200)에서 출력되는 풀다운신호의 상태를 검출하고 그 검출한 풀다운 검출신호(PDD_b)를 출력하는 풀다운신호 검출부(700)와, 상기 제2데이터 출력 버퍼(200)에서 발생되는 풀업신호와 풀다운신호 검출부(700)에서 검출된 풀다운 검출신호에 따라 센스앰프 출력데이터를 출력부하(600)로 출력하기 위한 제2출력 구동부(400)로 구성한다.
상기 풀다운신호 검출부(700)는 인버터(I11∼I15)와 낸드게이트(ND11)로 구성한다. 이와같이 구성된 본 발명의 동작 및 작용 효과에 대하여 상세히 설명하면 다음과 같다.
제6(a)도에서와 같이 새로운 데이터에 대한 어드레스(ADDRESS)가 입력되면, 데이터 출력 인에이블신호(DOEN_a)가 제6(c)도에서와 같이 디스에이블되어 로우상태가 된다.
상기 로우상태의 데이터 출력 인에이블신호(DOEN_a)는 제1,제2 데이터 출력버퍼(100)(200)의 제1, 제2낸드게이트(ND1)(ND2)의 일측 입력단으로 각각 입력된다.
그러면 상기 제1,제2낸드게이트(ND1)(ND2)는 타측 입력에 관계없이 하이상태의 풀업신호(PU_a)(PU_b)를 제1,제2출력 구동부(300)(400)로 제공한다.
그리고 상기 로우상태의 데이터 출력 인에이블신호(DOEN_a)는 제1,제2인버터(I1)(I2)를 통해 하이상태로 반전되고, 이 반전된 신호는 제1,제2노아게이트(NR1)(NR2)의 일측 입력단으로 입력된다.
그러면 상기 제1,제2노아게이트(NR1)(NR2)는 타측 입력에 관계없이 로우상태의 풀다운신호(PD_a)(PD_b)를 출력하는데, 그중 풀다운신호(PD_a)는 제1출력 구동부(400)로 제공되고, 풀다운신호(PD_b)는 풀다운신호 검출부(700)로 제공된다.
상기 제1,제2데이터 출력 버퍼(100)(200)에서 제공되는 하이상태의 풀업신호(PU_a)(PU_b)는 상기 제1,제2출력 구동부(300)(400)의 피모스 트랜지스터(PTR1)(PTR2)의 게이트로 입력되어, 상기 피모스 트랜지스터(PTR1)(PTR2)를 오프시킨다.
상기 제1데이터 출력 버퍼(100)에서 제공되는 로우상태의 풀다운신호(PD_a)는 상기 제1출력 구동부(300)와 엔모스 트랜지스터(NTR1)의 게이트로 입력되어, 상기 피모스 트랜지스터(NTR1)를 오프시킨다.
이때 풀다운신호 검출부(700)의 인버터(I1∼I14)는 제2데이터 출력버퍼(200)에서 출력되는 풀다운신호(PD_b)를 소정시간만큼 지연시켜 낸드게이트(ND11)의 일측 입력단으로 출력한다.
상기 낸드게이트(ND11)의 타측 입력단으로는 상기 제2데이터 출력버퍼(200)에서 출력되는 로우상태의 풀다운신호(PD_b)를 받아들인다.
따라서 상기 낸드게이트(ND11)는 제2데이터 출력버퍼(200)에서 출력되는 풀다운신호(PD_b)와 인버터(I11∼I14)를 통해 소정시간만큼 지연된 풀다운신호를 낸드링하고, 그 낸드링한 하이신호를 출력한다.
상기 하이신호는 인버터(I15)를 거쳐 다시 반전되고, 그 반전된 로우상태의 풀다운 검출신호(PDD_b)를 제2출력 구동부(400)의 엔모스 트랜지스터(NTR2) 게이트로 인가한다.
따라서 상기 엔모스 트랜지스터(NTR2)도 오프된다.
그러면 최종적으로 데이터 출력단(DO_a)(DO_b)은 high-Z상태가 되어 데이터가 출력되지 않는다.
그런다음 일정시간이 지나고 센스앰프에서 센싱된 데이터가 제1,제2데이터 출력 버퍼(100)(200)로 전달되고, 데이터 출력 인에이블신호(DOEN_a)가 제6(a)도에서와 같이 하이상태로 인에이블되면, 센스앰프 출력데이터(SAOUT DATA)에 따라 동작하게 된다.
즉, 센스앰프 출력데이터가 로우상태이면, 피모스 트랜지스터(MP1)(MP2)는 온되고 엔모스 트랜지스터(MN1)(MN2)는 오프되어 낸드게이트(ND1)(ND2)와 노아게이트(NR1)(NR2)로 각각 하이신호가 인가된다.
그러면 상기 낸드게이트(ND1)(ND2)는 로우상태의 풀업신호(PU_a)(PU_b)를 출력하고, 노아게이트(NR1)(NR2)도 로우상태의 풀다운신호(PD_a)(PD_b)를 출력한다.
따라서 제1,제2출력 구동부(300)(400)의 피모스 트랜지스터(PTR1)(PTR2)는 온되고, 엔모스 트랜지스터(NTR1)는 오프된다.
이때 풀다운신호 검출부(700)의 인버터(I1∼I14)는 제2데이터 출력버퍼(200)에서 출력되는 풀다운신호(PD_b)를 소정시간만큼 지연시켜 낸드게이트(ND11)의 일측 입력단으로 출력한다.
상기 낸드게이트(ND11)의 타측 입력단으로는 상기 제2데이터 출력버퍼(200)에서 출력되는 로우상태의 풀다운신호(PD_b)를 받아들인다.
따라서 상기 낸드게이트(ND11)는 제2데이터 출력버퍼(200)에서 출력되는 풀다운신호(PD_b)와 인버터(I11∼I14)를 통해 소정시간만큼 지연된 풀다운신호를 낸드링하고, 그 낸드링한 하이신호를 출력한다.
상기 하이신호는 인버터(I15)를 거쳐 다시 반전되고, 그 반전된 로우상태의 풀다운 검출신호(PDD_b)를 제2출력 구동부(400)의 엔모스 트랜지스터(NTR2) 게이트로 인가한다.
그러면 상기 엔모스 트랜지스터(NTR2)는 오프된다.
따라서 제1,제2출력 구동부(300)(400)의 피모스 트랜지스터(PTR1)(PTR2)는 온되고, 엔모스 트랜지스터(NTR1)(NTR2)는 오프되어 하이상태의 출력데이터(DO_a)(DO_b)가 출력되어 진다.
그리고, 센스앰프 출력데이터가 하이상태이면; 피모스 트랜지스터(MP1)(MP2)는 오프되고 엔모스 트랜지스터(MN1)(MN2)는 온되어 낸드게이트(ND1)(ND2)와 노아게이트(NR1)(NR2)로 각각 로우신호가 인가된다.
그러면 상기 낸드게이트(ND1)(ND2)는 하이상태의 풀업신호(PU_a)(PU_b)를 출력하고, 노아게이트(NR1)(NR2)도 하이상태의 풀다운신호(PD_a)(PD_b)를 출력한다.
따라서 제1,제2출력 구동부(300)(400)의 피모스 트랜지스터(PTR1)(PTR2)는 오프되고, 엔모스 트랜지스터(NTR1)는 온된다.
이때 풀다운신호 검출부(700)의 인버터(I11∼I15)와 낸드게이트(ND11)는 인버터의 숫자만큼 소정시간 동안 지연된 풀다운 검출신호(PDD_b)를 제2구동 출력부(400)의 엔모스 트랜지스터(NTR2) 게이트로 인가한다.
그러면 상기 엔모스 트랜지스터(NTR2)는 온된다.
따라서 로우상태의 데이터(DO_a)(DO_b)를 출력한다.
결국 상기 엔모스 트랜지스터(NTR1)와 엔모스 트랜지스터(NTR2)는 풀다운신호 검출부(700)에 의해 소정시간만큼 차이가 나기 때문에 동시에 온되지 않게 되어 피크 전류를 줄인다.
그리고, 상기 풀다운신호 검출부(700)를 풀다운 노드에만 사용함으로써 센스앰프 출력데이터(SAOUT DATA)가 로우상태일 때, 제2출력 구동부(400)의 피모스 트랜지스터(PTR1)(PTR2)는 데이터 출력 인에이블신호(DOEN_a)에 의해 동시에 턴온되어 속도 지연없이 출력하게 된다.
이는 대부분의 디바이스가 피모스 트랜지스터(PTR1)(PTR2)가 턴온되어 외부로 하이 데이터를 출력하는 데이터 출력의 라이징 시간이 엔모스 트랜지스터(NTR1)(NTR2)가 턴온되어 외부로 로우 데이터를 출력하는 폴링시간 보다 늦게 되므로, 전체 읽는 시간의 지연없이 피크 전류를 줄이는 결과가 된다.
따라서, 본 발명은 풀다운신호 검출부를 센스앰프 출력데이터가 하이상태일 경우에만 출력 구동부의 두 개의 엔모스 트랜지스터를 서로 시간차를 두어 온되도록 함으로써 디바이스의 전체 읽는 시간의 지연없이 효과적으로 피크 전류를 줄이도록 한 효과가 있다.

Claims (2)

  1. 센스앰프의 출력을 받아 외부로 전달하기 위하여 풀업신호와 풀다운신호를 출력하는 제1,제2데이터 출력 버퍼와, 상기 제1데이터 출력 버퍼에서 제공되는 풀업신호와 풀다운신호에 따라 입력된 센스앰프 출력데이터를 출력부하로 출력하기 위한 엔모스 및 피모스 트랜지스터 이루어진 제1출력 구동부와, 입력되는 풀업신호와 풀다운신호에 따라 입력된 센스앰프 출력데이터를 출력부하로 출력하기 위한 엔모스 및 피모스 트랜지스터로 이루어진 제2출력 구동부와, 상기 제2데이터 출력 버퍼에서 출력되는 풀다운신호의 상태를 검출하고, 그 검출한 풀다운 검출신호를 소정시간만큼 지연시켜 상기 제1,제2출력 구동부의 피모스 트랜지스터가 시간차를 두고 온되도록 하는 풀다운신호 검출부로 구성된 것을 특징으로 하는 메모리 디바이스의 데이터 아웃 노이즈 감소회로.
  2. 제1항에 있어서, 풀다운신호 검출부는 소정개의 인버터와 한 개의 낸드게이트로 구성된 것을 특징으로 하는 메모리 디바이스의 데이터 아웃 노이즈 감소회로.
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