KR100261306B1 - 금속 반도체 전계효과 트랜지스터의 제조방법 - Google Patents

Abstract

본 발명은 작은 폭을 가지는 게이트 전극을 포함하는 MESFET 제조방법을 제공 한다. 본 발명은 기판(1)상에 N 채널층(2)과 N⁺채널층(3)을 형성하고, 식각 마스크를 이용하여 N⁺채널층(3)을 소정의 두께만큼 1차 경사 식각하고, N⁺채널층의 식각된 부분과 식각되지 않은 N⁺채널층의 표면이 평탄한 면이되도록 제 1 평탄화 막(5)을 형성하고, 이 평탄화막을 식각하여 식각되지 않은 N⁺채널층의 상부가 노출되도록 한 다음, 평탄화막을 식각 마스크로 이용하여 N⁺채널층(3)을 2차 경사식각하여, 1, 2차 경사식각 경계부분의 N⁺채널층을 뾰족한 형상의 구조를 갖도록 형성하고, N⁺채널층의 전면에 제 2 평탄화막(7)을 형성하고, 이 제 2 평탄화 막을 식각하여 상기 N⁺채널층의 뽀족한 부분을 원하는 폭이 되도록 노출시킨 후, 소스와 드레인의 저항성 접촉을 형성한 다음 노출된 N⁺층을 식각하여 게이트 영역을 정의하고 여기에 게이트 금속을 형성하여 트랜지스터를 제작한다. 따라서 본 발명은 제 2 평탄화 막의 식각 과정에서 드러난 N⁺채널층의 크기에 의해 게이트 크기가 정의되므로 처음 형성되는 패턴의 크기와 관계없이 게이트의 폭을 충분히 작게 할 수 있을 뿐 아니라, 2차 식각 과정에서 N⁺채널층을 제거하여 MESFET의 게이트와 드레인의 항복전압을 높일 수 있다.

Description

금속 반도체 전계효과 트랜지스터의 제조방법

본 발명은 MESFET의 제조방법에 관한 것으로, 특히 포토레지스트 패턴의 크기와 관계없이 아주 작은 폭을 가지는 게이트를 쉽게 형성하는 동시에, 소스와 드레인 영역의 채널층의 식각을 달리하여 트랜지스터의 특성을 개선할 수 있도록 하는 MESFET의 제조방법에 관한 것이다.

게이트 길이의 감소는 구조적으로 트랜지스터의 차단 주파수를 높게 할 뿐 아니라 트랜스 콘덕턴스를 증가시키는 등 관련된 여러 가지 특성들을 개선하는 효과를 가져오기 때문에 고속, 고품위 트랜지스터의 제작을 위해 필요하며, 이를 위해 미세한 게이트를 형성하기 위한 많은 기술들이 제안되어 왔다.

종래 제안된 이들 기술은 포토레지스트 패턴의 형성 후 이를 측면 식각하여 크기를 줄이거나 위상반전 마스크를 이용한 광학 리소그라피 방법, 또는 리소그라피 장비의 개선에 의한 미세 패턴의 형성, 전자선 리소그라피에 의한 미세한 패턴 형성 방법이 있다.

그러나 이들 종래의 방법은 세가지의 큰 문제점을 지니고 있다. 즉, 광학 리소그라피 방법에서는 패턴의 크기가 광원과 렌즈에 의해 좌우되어 미세한 패턴 형성이 어렵고, 측면 식각 등의 방법으로 패턴 크기를 줄일 경우 얻어지는 미세한 크기는 처음 패턴들이 갖고 있던 크기 변화를 그대로 나타내게 되어 상대적으로 크기 변화가 매우 큰 상태로 되기 때문에 미세한 게이트의 소자 제조에 있어서 특성 변화를 야기할 수 있는 단점을 지니고 있으며, 전자선 리소그라피 방법의 사용은 고가의 장비를 요하며 낮은 생산성에 따른 양산성의 저하와 같은 문제점을 가지고 있다.

본 발명의 목적은 작은 게이트를 가지는 MESFET의 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위한 MESFET의 제조방법은 반도체 기판상에 고농도와 저농도로 불순물이 도핑된 채널층을 형성하고, 상기 채널층의 일단면을 식각 마스크를 이용하여 소정의 두께로 1차 경사 식각하는 공정과, 상기 식각된 채널층상에 그의 표면이 평탄한 제 1 평탄화 막을 형성하고, 이 평탄화막을 식각하여 식각되지 않은 채널층의 표면과 평탄화시키는 평탄화 공정과, 상기 제 1 평탄화 막을 식각 마스크로 이용하여 식각되지 않는 채널층을 소정의 두께로 2차 경사 식각하여, 상기 채널층의 경사 식각 에지부분에 뾰족한 부분을 형성하는 공정과, 상기 식각된 채널층의 전면에 그의 표면이 평탄화된 제 2 평탄화 막을 형성하고, 상기 채널층의 뾰족한 부분이 원하는 폭으로 노출되도록 상기 제 2 평탄화 막을 식각하는 공정과,

상기 노출된 채널층을 식각하여 게이트 영역을 정의하는 공정을 포함한다.

본 발명은 포토레지스트 패턴(4)의 가장자리를 이용하여 기판(1)을 사면 식각하고 평탄화(5)와 사면 식각의 반복으로 미세한 게이트의 형성을 쉽게 할 뿐 아니라 형성된 패턴의 크기 변화를 작도록 하여 미세한 게이트 크기의 MESFET을 쉽게 제작할 수 있도록 하고 MESFET의 소스와 드레인 영역의 식각을 독립적으로 수행하여 소스 저항을 줄이고 게이트와 드레인의 항복전압을 높이는 등의 효과를 나타낼 수 있다.

도 1 내지 도 10은 본 발명의 실시예에 의한 MESFET의 제조방법을 단계별로 나타낸 공정 단면도,

도 1은 MESFET 제조에 있어서 채널이 형성된 기판에 포토레지스트 패턴을 형성한 단면도,

도 2는 포토레지스트 패턴의 가장자리에서 기판을 사면 식각한 모양을 나타낸 단면도,

도 3은 사면 식각된 기판 위에 평탄화막이 형성된 모양을 나타낸 단면도,

도 4는 평탄화막을 식각하여 기판이 노출된 모양을 나타낸 단면도,

도 5는 노출된 기판을 다시 사면 식각한 모양을 나타낸 단면도,

도 6은 기판위에 절연막을 증착하고 평탄막을 형성한 모양을 나타낸 단면도,

도 7은 평탄화막과 절연막, 기판이 동일한 평면상에 위치하도록 하고 드러난 기판의 폭이 원하는 게이트의 크기가 되도록 평탄화막과 절연막, 기판을 식각한 모양을 나타낸 단면도,

도 8은 소스와 드레인의 저항성 접촉을 형성한 모양을 나타낸 단면도,

도 9는 절연막을 식각 마스크로 하여 적정한 채널이 형성되도록 기판을 식각한 모양을 나타낸 단면도,

도 10은 드러난 채널 위에 게이트 금속을 형성한 모양을 나타낸 단면도,

도 11은 본 발명의 다른 실시예에 의해 소스와 드레인 영역의 채널층 식각을 달리하여 제조한 MESFET의 구조를 나타낸 단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 반도체 기판 2 : N형 채널층

3 : N⁺형 채널층 4 : 포토레지스트 패턴

5 : 평탄화막 6 : 절연막

7 : 평탄화막 8 : 소스 저항성접촉

9 : 드레인 저항성 접촉 10 : 평탄화막

11 : 게이트 금속

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.

도 1 내지 도 11은 본 발명의 실시예에 따른 MESFET의 제조 과정을 단계별로 나타낸 공정 단면도이다.

본 발명의 실시예에 의한 MESFET의 제조방법은 도 1에 도시한 바와 같이, 먼저 GaAs 기판(1)상에 불순물이 도핑된 N 채널층(2)과 N⁺채널층(3)형성하고, 이 N⁺채널층(3)상에 소정의 폭을 가지는 포토레지스트 패턴(4)을 형성한다. 이때 포토레지스트 패턴(4)은 후속 사면 식각 과정에서 포토레지스트 패턴(4)과 N⁺채널층(3)사이의 계면을 따라 원하지 않는 식각이 나타나지 않도록 접착성이 좋도록 형성 한다.

이어서, 도 2에 도시한 바와 같이, 포토레지스트 패턴(4)을 식각 마스크로 이용하여 포토레지스트 패턴(4)의 에지부분의 하부면쪽에 경사면이 나타나도록 드러난 N⁺채널층(3)을 사면 식각한다. 이때 식각이 많이 될수록 표면의 저저항 층인 N⁺채널층(3)이 얇아져 소자의 소스 저항이 커지게 되므로 적정한 특성을 나타내도록 식각되는 두께를 조절하여야 한다.

그 다음, 도 3에 도시한 바와 같이, 포토레지스트 패턴(4)을 제거하고, 경사 식각된 기판의 전면에 평탄화막(5)을 형성한다. 이에 따라 식각된 부분은 평탄화막(5)이 두껍게 되고 식각되지 않은 부분은 얇게 형성된다.

이어서, 도 4에 도시한 바와 같이, 평탄화 막(5)을 식각되지 않은 N⁺채널층(3)의 상 표면과 평탄화되도록 식각한다. 이에 따라 식각되지 않은 N⁺채널층(3)의 표면이 노출된다.

이어서, 도 5에 도시한 바와 같이, 상기 평탄화 막(5)을 식각 마스크로 이용하여 노출된 N⁺채널층(3)을 경사면이 나타나도록 식각한다. 이때, 상기 평탄화 막(5)의 단면이 경사지게 형성되어 있으므로, 식각되는 N⁺채널층(3)의 단면도 경사지게 식각되어 1차 식각과 2차 식각의 경계면이 뽀쪽한 형상을 가지도록 형성된다. 이때에도 식각되는 정도에 따라 저저항 층인 N⁺채널층(3)의 두께가 변화되므로 드레인 영역의 특성을 고려하여 적절히 식각하여야 한다. 이와 같이 2차례에 걸친 사면 식각으로 N⁺채널층(3)의 평면 위에 삼각형의 형상이 만들어지게 된다.

그 다음, 평탄화 막(5)을 제거하고, 도 6에 도시한 바와 같이, N⁺채널층(3)의 전면에 절연막(6)을 증착하고, 이 절연막(6)상에 그의 표면이 평탄한 평탄화 막(7)을 형성한다. 이때 절연막(6)의 증착없이 평탄화막 만을 이용하여 공정을 수행 할 수도 있다.

이어서, 도 7에 도시한 바와 같이, 평탄화 막(7)과 절연막(6)을 그의 표면이 평탄면을 유지하도록 평탄하게 제거하는 동시에, 노출되는 N⁺채널층(3)의 표면이 평탄한 면을 가지며, 또한 드러난 N⁺채널층(3)의 폭이 원하는 게이트의 크기가 되도록 평탄화막(7), 절연막(6) 및 N⁺채널층(3)을 건식식각 방법으로 식각한다.

이렇게하여 노출된 N⁺채널층(3)의 폭은 식각을 많이 할수록 넓어지게 되고 원하는 만큼 크게 또는 작게 형성할 수 있으며 크기도 식각된 사면의 경사도와 식각 균일도에 의존하게 되므로 충분히 작게 유지할 수 있다.

이어서, 도 8에 도시한 바와 같이, 소스와 드레인 영역의 절연막(6)을 부분적으로 식각하고, 소오스/드레인 저항성 접촉(8,9)을 형성하면 소스와 드레인 사이에 흐르는 전류의 상태를 측정할 수 있다.

그 다음, 도 9에 도시한 바와 같이, 게이트 금속이 증착될 부분이 노출되도록 기판의 전면에 포토레지스트 패턴(10)을 형성하고, 이 패턴을 식각 마스크로 이용하여 노출된 N⁺채널층(3)과 N 채널층(2)을 식각한다. 이때, 식각되는 정도를 적절히 조절하면 원하는 MESFET의 특성을 나타내도록 할 수 있다.

이어서, 도 10에 도시한 바와 같이, 게이트 영역의 GaAs 기판(1)을 리세스 식각한 다음 Ti/Pt/Au 으로된 게이트 금속(11)을 증착하고, 포토레지스트 패턴 (10)위에 증착된 금속을 리프트-오프하여 MESFET의 제작을 완성한다.

상기와 같은 제조방법에 의해 MESFET를 제작하면 처음 형성된 패턴의 크기와 관계없이 매우 작게 게이트를 형성할 수 있다.

도 11 은 본 발명의 다른 실시예에 따른 MESFET의 제조방법을 설명하기 위한 MESFET의 단면 구조도이다.

도 11에 나타낸 실시예에 따르면, N⁺채널층(3)의 1차 경사 식각시 식각되는 두께와 2차 경사 식각시 식각되는 두께를 다르게, 예컨대, 1차 경사 식각에서 식각되는 두께보다 2차 경사 식각에서 식각되는 양을 크게하여, 소스 영역에 해당하는 N⁺채널층의 두께를 크게하고 드레인 영역에 해당하는 채널층을 제거한다.

이와 같은 방법에 의하면, 소스/드레인 영역의 채널 저항을 다르게 할 수 있기 때문에 MESFET의 드레인 항복특성을 개선할 수 있다.

상기한 본 발명은 기판(1) 위에 포토레지스트 패턴(4)을 형성하고 드러난 기판(1)을 사면 식각하고 이를 평탄화(5)하여 다시 기판(1)을 드러나게 한 다음 사면 식각과 평탄화(7)를 반복하여 원하는 크기의 기판(1)이 드러나도록 평탄화막(7)을 식각하고 드러난 기판(2,3)을 적절히 식각하여 게이트 영역을 정의하여MESFET을 제작하는 과정으로 구성되며, 평탄화 막(5)의 식각 과정에서 드러난 기판의 크기에 의해 게이트 크기가 정의되기 때문에 처음 형성되는 패턴의 크기와 관계 없이 게이트의 크기를 충분히 작게 할 수 있을 뿐 아니라 MESFET의 소스와 드레인 영역의 식각을 독립적으로 수행하여 소스저항을 줄이고 게이트와 드레인의 항복전압을 높일 수 있다.

상기한 본 발명은 기존의 MESFET 제작 방법에 비해 다음과 같은 장점을 갖는다.

첫째, 게이트의 크기가 형성되는 패턴의 크기와 관계없이 식각되는 기판의 사면 각도와 평탄면의 식각 정도에 의해 정해지게 되므로 0.1um 이하의 극히 미세한 게이트를 형성할 수 있으며 그 변화되는 정도가 식각에 의해서만 영향을 받기 때문에 게이트 크기의 변화를 아주 작게 형성할 수 있다.

둘째, 소스와 드레인 영역의 채널 두께를 다르게 할 수 있기 때문에 드레인 항복 특성을 개선하는 등의 효과를 나타낼 수 있다.

본 발명은 기존의 MESFET 제작 방법에 비해 다음과 같은 장점과 효과를 나타낸다.

첫째, 게이트 형성 과정에서 게이트의 크기가 형성되는 패턴의 크기와 관계 없이 식각되는 기판의 사면 각도와 평탄면의 식각 정도에 의해 정해지게 되므로 0.1um 이하의 극히 미세한 게이트를 형성할 수 있으며 그 변화되는 정도가 식각에 의해서만 영향을 받기 때문에 크기의 변화가 아주 작은 미세한 게이트를 형성할 수 있어 재현성 있게 MESFET의 특성을 크게 개선할 수 있으며,

둘째, 소스와 드레인 영역의 채널 두께를 다르게 할 수 있기 때문에 드레인 항복 특성을 개선하는 등의 효과를 나타낼 수 있다.

Claims (5)

1. 반도체 기판상에 불순물이 도핑된 채널층을 형성하고, 상기 채널층의 일단면을 식각 마스크를 이용하여 소정의 두께로 1차 경사 식각하는 공정과,

   상기 식각된 채널층상에 그의 표면이 평탄한 제 1 평탄화 막을 형성하고, 이 평탄화막을 식각하여 식각되지 않은 채널층의 표면과 평탄화시키는 평탄화 공정과,

   상기 제 1 평탄화 막을 식각 마스크로 이용하여 식각되지 않는 채널층을 소정의 두께로 2차 경사 식각하여, 상기 채널층의 경사 식각 에지부분에 뾰족한 부분을 형성하는 공정과,

   상기 식각된 채널층의 전면에 그의 표면이 평탄화된 제 2 평탄화 막을 형성하고, 상기 채널층의 뾰족한 부분이 원하는 폭으로 노출되도록 상기 제 2 평탄화 막을 식각하는 공정과,

   상기 노출된 채널층을 식각하여 게이트 영역을 정의하는 공정을 포함하는 MESFET 제조방법.
2. 제 1 항에 있어서,

   상기 제 2 평탄화 막형성전에 절연막을 형성하는 것을 특징으로 하는 MESFET 제조방법.
3. 제 1 항에 있어서,

   상기 1차 경사 식각시 제거되는 채널층의 두께와 2차 경사 식각시 제거되는 채널층의 두께를 다르게 하는 것을 특징으로 하는 MESFET 제조방법.
4. 제 1 항에 있어서,

   상기 제 2 평탄화 막을 식각하는 공정에 이이서 상기 채널층의 양단에 소오스/드레인 저항성 접촉을 형성하는 공정을 더욱 구비하는 것을 특징으로 하는 MESFET 제조방법.
5. 제 1 항에 있어서,

   상기 기판과 N⁺채널층사이에 N채널층을 더욱 구비하는 것을 특징으로 하는 MESFET 제조방법.

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