KR100259588B1 - 3차원 칩적층 패키지의 제조 방법 - Google Patents
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Abstract
본 발명은 3차원 칩적층 패키지의 제조 방법에 관한 것으로서, 회로가 형성된 복수 개의 칩을 갖는 웨이퍼를 상기 복수 개의 칩이 1개 또는 2개가 열을 이루는 복수 개의 칩바로 분리하는 공정과, 상기 복수 개의 칩바를 제 1 절연층과 제 1 접착층이 순차적으로 형성된 제 1 프레임 상에 소정 간격으로 실장하는 공정과, 상기 복수 개의 칩바 사이에 측면절연층을 형성하는 공정과, 상기 복수 개의 칩바 및 측면절연층 상에 제 2 절연층과 제 2 접착층이 순차적으로 형성된 제 2 프레임을 상기 제 2 접착층이 상기 복수개의 칩바 및 측면절연층과 접착되도록 실장하는 공정과, 상기 제 2 절연층 및 제 2 접착층을 순차적으로 패터닝하여 상기 복수 개의 칩바를 이루는 복수 개의 칩의 패드를 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀을 통해 노출된 패드들에 복수 개의 리드를 일측이 접촉되고 타측이 상기 칩들의 소정 모서리를 향하여 끝단이 상기 측면절연층 상에서 배열되도록 접착하는 공정과, 상기 제 1 및 제 2 프레임을 분리하고 상기 복수 개의 칩바를 상기 측면절연층을 갖는 복수 개의 칩으로 분리하는 공정과, 상기 복수 개의 칩을 상기 리드들의 타측 끝단이 일측면을 향하도록 적층 및 부착하여 적층소자를 형성하는 공정을 구비한다. 따라서, 본 발명에서는 3차원 칩적층 패키지의 측면절연층을 필름 상태의 폴리머를 복수 장 겹쳐 놓고 고온 가압한 후 소정 크기로 절단하여 상기 복수 개의 칩바 사이에 삽입하는 방법으로 형성하여 공정을 단순화할 수 있고 리드의 형성시에 측면절연층 상에서 배열되므로 인접한 칩영역과의 중첩을 피할 수 있어 수율을 향상시키며 개개의 칩 단위로 절단하고 적층하므로 적층소자의 크기가 작아지는 이점이 있다.
Description
본 발명은 3차원 칩적층 패키지의 제조 방법에 관한 것으로서, 특히, 측면 절연 방법을 개선하여 수율을 향상시킬 수 있는 3차원 칩적층 패키지의 제조 방법에 관한 것이다.
반도체장치의 고집적화 및 대용량화가 요구되면서 기판 평면에 반도체를 단순하게 집적하는 2차원 개념을 넘어선 3차원적으로 칩(chip)을 적층하고 패키지(package)하는 3차원 칩적층 패키지 공정이 개발되었다.
3차원 칩적층 패키지의 칩들이 적층된 적층소자의 일면에는 개개의 칩의 입출력(Input-Output : I/O)패드들과 제 1 단자(terminal)로 연결되는 리드(lead)들의 제 2 단자가 노출된다.
3차원 칩적층 패키지에서 1개 칩에서 리드들의 노출된 제 2 단자는 상기 1개 칩과 인접하는 다른 1개 칩의 리드들의 노출된 제 2 단자와 배선으로 연결되거나, 또는, 인쇄회로기판(Printed Circuit Board : 이하, PCB라 칭함)의 회로와 연결되는 접촉 단자와 접촉되어 전기적으로 연결된다.
이러한 3차원 적층 패키지를 형성할 때 리드들과 리드들 사이 또는 리드들과 PCB의 접촉 단자들을 연결하는데 있어서 노출된 실리콘 칩의 측면을 인접하는 리드들을 서로 연결하는 배선이나 PCB의 접촉 단자와 직접 접촉되지 않도록 전기적으로 절연시키는 기술이 중요하다. 이러한 3차원적으로 칩을 적층하는 3차원 칩적층 패키지의 제조 방법은 미국 특허 제 5,104,820 호 및 제 5,279,991 호에 상세히 기재되어 있다.
도 1a 내지 도 1e은 종래 기술, 즉, 미국 특허 제 5,104,820 호에 따른 3차원 칩적층 패키지의 제조 방법을 도시하는 공정도이다.
종래에는 도 1a에 나타낸 바와 같이 웨이퍼(11)에 각각의 회로들이 형성된 복수 개의 제 1 및 제 2 칩영역(12)(13)이 형성되어 있다. 상기에서 웨이퍼(11)의 상부 및 하부의 표면에 제 1 및 제 2 칩영역(12)(13)을 외부로부터 보호 및 절연을 목적으로 하는 패시베이션층(도시되지 않음)이 형성되어 있고, 또한, 상기 복수 개의 제 1 칩영역(12)을 인접하는 다른 제 2 칩영역(13)과 각각 구분하기 위한 구분선(14)이 포함된다.
상기에서 도 1a 하부의 도면은 웨이퍼(11)에 형성된 제 1 및 복수 개의 제 2 칩영역(12)(13)을 확대한 평면도로써, 상기 제 1 칩영역(12)은 최상층에 형성된 패시베이션층(도시되지 않음)을 패터닝하여 이 제 1 칩영역(12) 내의 회로를 외부와 전기적으로 연결하기 위한 복수 개의 입출력 패드(input-output Pad : 도시되지 않음)가 노출되어 있다. 상기에서 복수 개의 입출력 패드는 제 1 칩영역(12)의 소정 부분, 예를 들면, 4변 중 마주 보는 2변의 외주면 상에 형성된다.
그리고, 제 1 칩영역(12) 상의 노출된 복수 개의 입출력 패드에 복수 개의 리드(15)의 제 1 단자(16)가 접촉되어 전기적으로 연결된다. 상기에서 복수 개의 리드(15)는 제 1 칩영역(12)의 복수 개의 입출력 패드가 형성되지 않은 2변 중 소정의 1변 방향으로 길게 향하게 배치되며, 이 복수 개의 리드(15)의 제 2 단자(17)는 끝부분이 일렬로 복수 개의 제 2 칩영역(13)들과 중첩되게 배열된다.
그런 후에, 도 1b에 나타낸 바와 같이 웨이퍼(11)를 소잉(sawing) 등의 기계적 방법으로 잘라 복수 개의 제 3 칩(19)으로 분리한다. 상기에서 웨이퍼(11)를 복수 개의 제 3 칩(19)으로 분리할 때 복수 개의 리드(15)가 부착된 제 1 칩영역(12)과 인접하는 다른 제 2 칩영역(13)의 소정 부분을 잘라 상기 복수 개의 리드(15)와 중첩되는 부분을 포함하도록 한다. 즉, 제 3 칩(19)은 제 1 칩영역(12)과 상기 제 1 칩영역(12)과 인접되어 복수 개의 리드(15)와 중첩되는 제 2 칩영역(13)의 소정 부분을 포함하고 제 1 칩영역(12)에 부착된 복수 개의 리드(15)가 상기 제 3 칩(19)의 외측으로 돌출 되지 않도록 분리한다.
상기와 같이 형성된 복수 개의 제 3 칩(19)을 도 1c에 나타낸 바와 같이 한 방향으로 적층 및 부착하여 적층소자(20)를 형성한다. 즉, 복수 개의 제 3 칩(19)을 상부 면에 회로가 형성되어 복수 개의 리드(15)와 부착된 1개의 제 3 칩(19)에 다른 복수 개의 제 3 칩(19)이 하부 표면이 부착되도록 순차적으로 적층하여 적층소자(20)를 형성한다. 이 때, 적층소자(20)를 복수 개의 리드(15)의 제 2 단자(17)가 상기 적층소자(20)의 일면에 배열되도록 형성한다.
그리고, 도 1d에 나타낸 바와 같이 상기 적층소자(20)에서 복수 개의 리드(15)의 제 2 단자(17)가 배열된 일면, 즉, 제 3 칩(19)의 제 2 단자(17)의 끝부분이 일렬로 배열된 적층소자(20)의 측면을 리드(15)와 선택적 식각하여 제 2 단자(17)를 소정 부분 노출시킨다. 이 때, 상기 동작 가능한 제 1 칩영역(12)과 제 2 칩영역(13)을 구분하는 구분선(14) 안쪽까지 식각되지 않도록 조절한다.
그런 후에, 도 1e에 나타낸 바와 같이 상기 적층소자(20)의 상기 일면 상에 폴리아민 등의 절연 물질을 사용하여 측면절연층(21)을 형성한다. 그리고, 상기 측면절연층(21)을 복수 개의 리드(15)의 제 2 단자(17)가 노출되도록 상기 제 2 칩영역(13)을 화학기계연마(Chemical Mechanical Polishing : 이하, CMP라 칭함)한다.
그리고, 도시하지 않았지만, 상기 적층소자(20)를 측면절연층(21) 상에 배선(도시되지 않음)을 형성하여 소정의 복수 개의 제 2 단자(17)를 서로 전기적으로 연결하거나, 또는, 소정의 복수 개의 제 2 단자(17)의 각각에 범프(bump : 도시되지 않음)를 형성한 후 PCB(도시하지 않음)에 실장 한다. 상기에서 적층소자(20)를 배선 및 복수 개의 범프가 PCB의 회로와 접촉되어 전기적으로 연결되도록 한다.
상술한 바와 같이 종래에는 3차원 적층 패키지를 제조할 때, 웨이퍼에 회로가 형성된 복수 개의 제 1 칩을 형성하고 상기 복수 개의 제 1 칩 중 소정 개의 제 1 칩영역에 입출력 패드와 일 측이 연결되는 리드를 형성한다. 그리고, 상기 웨이퍼에 형성된 제 1 및 제 2 칩영역을 리드를 포함하도록 절단하여 복수 개의 제 3 칩을 형성하고 상기 복수 개의 제 3 칩을 한 방향으로 적층하여 적층소자를 형성한다. 상기 적층소자는 복수 개의 제 1 칩과 연결된 복수 개의 리드가 일면으로 배열되어 있고 상기 적층소자를 배선 및 복수 개의 범프가 PCB의 회로와 전기적으로 연결할 때, 회로가 형성된 칩과의 단락을 방지하기 위해 측면절연층을 형성한다. 상기의 측면절연층은 상기 적층소자의 리드가 배열된 일면을 식각하여 리드의 소정 부분을 노출시키고 상기 일면에 상기 리드를 덮도록 절연물질을 도포한 후 CMP하여 상기 리드를 노출시키면서 적층소자의 측면을 절연시켜 칩의 측면을 통한 배선과의 단락을 방지하는 측면절연층을 형성하였다.
그러나, 종래의 3차원 칩적층 패키지 제조는 적층 후 칩과 칩의 연결을 위해 제 1 칩영역에 형성되는 리드를 모두 인접하는 제 2 칩영역으로 재배열하여 1개의 제 1 칩영역에 다수 개의 제 2 칩영역을 포함하도록 제 3 칩을 형성하므로 적층소자가 비대해지고 수율이 저하되며 또한, 상기의 제 3 칩을 적층하여 적층소자를 형성하고 상기 적층소자의 측면절연층을 형성하기 위한 실리콘 에칭 및 절연물 도포 등의 추가 공정으로 인해 공정이 복잡해지는 문제가 있다.
따라서, 본 발명의 목적은 측면 절연을 방법을 개선하여 수율을 향상시키고 공정을 단순화 할 수 있는 3차원 칩적층 패키지의 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 3차원 칩적층 패키지의 제조 방법은 회로가 형성된 복수 개의 칩을 갖는 웨이퍼를 상기 복수 개의 칩이 1개 또는 2개가 열을 이루는 복수 개의 칩바로 분리하는 공정과, 상기 복수 개의 칩바를 제 1 절연층과 제 1 접착층이 순차적으로 형성된 제 1 프레임 상에 소정 간격으로 실장하는 공정과, 상기 복수 개의 칩바 사이에 측면절연층을 형성하는 공정과, 상기 복수 개의 칩바 및 측면절연층 상에 제 2 절연층과 제 2 접착층이 순차적으로 형성된 제 2 프레임을 상기 제 2 접착층이 상기 복수개의 칩바 및 측면절연층과 접착되도록 실장하는 공정과, 상기 제 2 절연층 및 제 2 접착층을 순차적으로 패터닝하여 상기 복수 개의 칩바를 이루는 복수 개의 칩의 패드를 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀을 통해 노출된 패드들에 복수 개의 리드를 일측이 접촉되고 타측이 상기 칩들의 소정 모서리를 향하여 끝단이 상기 측면절연층 상에서 배열되도록 접착하는 공정과, 상기 제 1 및 제 2 프레임을 분리하고 상기 복수 개의 칩바를 상기 측면절연층을 갖는 복수 개의 칩으로 분리하는 공정과, 상기 복수 개의 칩을 상기 리드들의 타측 끝단이 일측면을 향하도록 적층 및 부착하여 적층소자를 형성하는 공정을 구비한다.
도 1a 내지 도 1e는 종래 기술에 따른 3차원 칩적층 패키지의 제조 방법을 도시하는 공정도.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 3차원 칩적층 패키지의 제조 방법을 도시하는 공정도.
〈도면의 주요 부분에 대한 부호의 간단한 설명〉
33 : 제 1 칩 36 : 제 1 절연층
37 : 제 1 접착층 40 : 측면절연층
42 : 제 2 절연층 43 : 제 2 접착층
47 : 제 2 단자
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 3차원 칩적층 패키지의 제조 방법을 도시하는 공정도이다.
본 방법은 도 2a에 나타낸 바와 같이 웨이퍼(31)에 각각의 회로들이 형성된 복수 개의 칩(33)이 형성되어 있다. 상기에서 웨이퍼(31)의 상부 및 하부의 표면에 칩(33)을 외부로부터의 보호 및 절연을 목적으로 하는 패시베이션층(도시되지 않음)이 형성되어 있고, 또한, 상기 복수 개의 칩(33)을 인접하는 다른 칩(33)과 각각 분리하기 위한 스크라이브 라인(34)이 포함된다.
상기의 웨이퍼(31)를 소잉 등의 기계적 방법으로 잘라 복수 개의 칩바(chip bar : 39)로 분리한다. 상기에서 복수 개의 칩바(39)는 상기 회로가 형성된 복수 개의 칩(33)이 1개 또는 2개가 열을 이루도록 한 방향의 스크라이브 라인(34)으로 절단하여 형성한다.
도 2b에 나타낸 바와 같이 제 1 링 프레임(ring frame : 35) 상에 폴리머 필름 등을 사용하여 제 1 절연층(36)을 형성하고 상기 제 1 절연층(36) 상에 제 1 접착층(37)을 형성한다. 상기에서 제 1 링 프레임(35)은 얇은 필름의 형태를 하고 있는 상기 제 1 절연층(36)을 평평하게 지지하기 위해 사용한다.
상기에서 제 1 절연층(36)은 제 1 링 프레임(35)의 원주에 접착물질을 바른 후, 상기 제 1 링 프레임(35)의 한쪽 면을 폴리머 필름 등을 사용하여 덮고 상기 폴리머 필름을 열처리를 하여 상기 제 1 링 프레임(35)에 의해 평평하게 지지되도록 형성한다. 또한, 상기에서 제 1 접착층(37)은 상기 제 1 링 프레임(35)에 의해 지지된 제 1 절연층(36) 상에 열가소성 폴리머 용액(Thermoplastic Polymer solution)을 스핀 코팅(spin coating) 방법으로 코팅하고, 상기 폴리머 용액에 포함된 솔벤트를 제거하기 위해 진공 오픈에서 열처리하여 상기 폴리머 용액의 기포를 제거하는 방법으로 형성한다.
그런 후에, 상기 제 1 접착층(37) 상에 상기 복수 개의 칩바(39)를 소정 간격을 갖도록 실장하여 접착시킨다.
상기의 도 2b를 X-X' 방향으로 절단한 단면도로 나타낸 도 2c와 같이 상기 제 1 링 프레임(35) 상에 제 1 절연층(36) 및 제 1 접착층(37)이 순차적으로 형성되어 있고, 상기 제 1 접착층(37) 상에 상기 복수 개의 칩바(39)가 소정의 간격을 갖도록 배열되어 있다. 그리고, 상기 칩바(39) 사이에는 폴리머 필름 덩어리(polymer film block)를 이용하여 측면절연층(40)을 형성한다.
상기에서 측면절연층(40)을 형성하는 폴리머 필름 덩어리는 열가소성 폴리머 필름을 칩바(39)의 두께와 같도록 복수 장을 겹쳐 놓고 온도를 250∼350℃에서 2∼3초간 프레스로 가압하여 상기 복수 장의 폴리머 필름을 압축하여 형성한다. 이렇게 형성된 상기 압축된 필름 덩어리를 복수 개의 칩바(39) 사이의 간격 및 크기에 맞추어서 절단하고 상기 제 1 접착층(37) 상에 상기 복수 개의 칩바(39) 사이를 채우도록 접착하여 상기 칩바(39)의 측면을 절연시키는 측면절연층(40)을 형성한다.
그런 후에, 도 2d에 나타낸 바와 같이 상기 복수 개의 칩바(39) 및 상기 칩바(39) 사이의 측면절연층(40) 상에 제 2 링 프레임(41)을 사용하여 평평하게 지지된 제 2 절연층(42)을 라미네이션(Lamination)한다. 상기에서 제 2 절연층(42) 상에는 상술한 제 1 접착층(37)을 형성하는 방법과 동일한 방법으로 제 2 접착층(43)이 형성되어 있다. 즉, 상기 복수 개의 칩바(39) 및 상기 칩바(39) 사이의 측면절연층(40) 상에 상기 제 2 접착층(43)이 위치하도록 제 2 절연층(42)을 라미네이션하여 상기 칩바(39)의 상부 및 하부에는 상기 제 2 및 제 1 절연층(36)(42)이, 상기 칩바(39)의 측면은 상기 측면절연층(40)이 상기 칩바(39)를 절연시킨다.
그리고, 도 2e는 상기 도 2d에서 측면절연층(40)을 형성한 칩바(39)를 평면도로 나타낸 것으로서 상기에서 칩바(39)는 일 열 또는 이 열을 갖는 복수 개의 칩(33)에 존재하는 패드를 노출시키도록 상기 칩(33) 상의 제 2 절연층 및 제 2 접착층, 그리고, 소자의 패시베이션층을 순차적으로 패터닝한다.
그런 후에, 상기 노출된 복수 개의 패드에 복수 개의 제 1 단자(46)가 접촉되어 전기적으로 연결되는 복수 개의 리드(45)를 형성한다. 상기에서 복수 개의 패드는 상기 칩(33)의 일 방향, 즉, 측면절연층(40)이 형성된 반대 방향에 일 열로 형성하고 상기 패드와 연결되는 복수 개의 리드(45)는 상기 칩바(39)의 측면에 형성된 측면절연층(40) 방향으로 길게 향하게 배치되어 이 복수 개의 리드(45)의 제 2 단자(47)는 측면절연층(40) 상에서 일 열로 배열된다.
그런 후에, 도 2f에 나타낸 바와 같이 상기 제 1 및 제 2 링 프레임(35)(41)을 분리하고 측면절연층(40) 및 개개의 칩(33)에 복수 개의 리드(45)가 형성된 칩바(39)를 상기 리드(45)의 제 2 단자(47)와 측면절연층(40)을 포함하도록 칩바(39)의 측면절연층(40)이 형성된 면을 제외한 나머지 면을 스크라이브 라인(34)을 따라 개개의 칩(33)으로 절단한다. 그리고, 상기 분리된 복수 개의 칩(33)을 한 방향으로 적층 및 부착하여 적층소자(50)를 형성한다. 즉, 상부 면에 회로가 형성되어 복수 개의 리드(45)와 부착된 1개의 칩(33) 및 측면절연층(40)의 하부 표면인 제 1 절연층(36) 표면에 측면절연층(40)이 형성된 다른 1개의 칩(33)의 복수 개의 리드(45)가 형성된 면이 부착되게 순차적으로 적층하여 적층소자(50)를 형성한다. 이 때, 적층소자(50)는 복수 개의 리드(45)의 제 2 단자(47)가 일면에 배열되도록 즉, 측면절연층(40)이 일면에 배열되도록 형성한 상기 적층소자(50)의 일면을 CMP하여 상기 제 2 단자(47)를 노출시킨다.
그런 다음 도시하지 않았지만, 종래와 같이 복수 개의 칩(33)에 각각 형성된 복수 개의 측면절연층(40)으로 복수 개의 리드(45)의 제 2 단자(47)가 배열된 적층소자(50)의 일 면 상에 배선(도시되지 않음)을 형성하여 소정의 복수 개의 제 2 단자(47)를 서로 전기적으로 연결하거나, 또는, 소정의 복수 개의 제 2 단자(47)의 각각에 범프(도시되지 않음)를 형성한 후 PCB(도시되지 않음)에 실장 한다. 상기에서 적층소자(50)를 배선 및 복수 개의 범프가 PCB의 회로와 접촉되어 전기적으로 연결되도록 한다.
상술한 바와 같이 본 발명에서는 웨이퍼를 회로가 형성된 칩이 1개 또는 2개가 열을 이루는 복수 개의 칩바로 절단한 후, 상기 칩바를 제 1 절연층 및 제 1 접착층이 순차적으로 형성된 제 1 링 프레임 상의 제 1 접착층 상에 실장하고 필름 상태의 폴리머를 복수 장 겹쳐 놓고 고온 가압한 후 소정 크기로 절단하여 상기 복수 개의 칩바 사이에 삽입하는 방법으로 측면절연층을 형성한 후, 제 2 접착층으로 인해 접착되는 제 2 절연층으로 상기 회로가 형성된 복수 개의 칩을 절연시킨다. 그런 다음, 상기 복수 개의 칩에 복수 개의 리드를 연결하고 개개의 측면절연층을 포함하도록 절단한 후 적층하는 방법으로 3차원 칩적층 패키지를 제조한다.
따라서, 본 발명에서는 3차원 칩적층 패키지의 측면절연층을 필름 상태의 폴리머를 복수 장 겹쳐 놓고 고온 가압한 후 소정 크기로 절단하여 상기 복수 개의 칩바 사이에 삽입하는 방법으로 형성하여 공정을 단순화할 수 있고 리드의 형성시에 측면절연층 상에서 배열되므로 인접한 칩영역과의 중첩을 피할 수 있어 수율을 향상시키며 개개의 칩 단위로 절단하고 적층하므로 적층소자의 크기가 작아지는 이점이 있다.
Claims (5)
- 회로가 형성된 복수 개의 칩을 갖는 웨이퍼를 상기 복수 개의 칩이 1개 또는 2개가 열을 이루는 복수 개의 칩바로 분리하는 공정과,상기 복수 개의 칩바를 제 1 절연층과 제 1 접착층이 순차적으로 형성된 제 1 프레임 상에 소정 간격으로 실장하는 공정과,상기 복수 개의 칩바 사이에 측면절연층을 형성하는 공정과,상기 복수 개의 칩바 및 측면절연층 상에 제 2 절연층과 제 2 접착층이 순차적으로 형성된 제 2 프레임을 상기 제 2 접착층이 상기 복수개의 칩바 및 측면절연층과 접착되도록 실장하는 공정과,상기 제 2 절연층 및 제 2 접착층을 순차적으로 패터닝하여 상기 복수 개의 칩바를 이루는 복수 개의 칩의 패드를 노출시키는 접촉홀을 형성하는 공정과,상기 접촉홀을 통해 노출된 패드들에 복수 개의 리드를 일측이 접촉되고 타측이 상기 칩들의 소정 모서리를 향하여 끝단이 상기 측면절연층 상에서 배열되도록 접착하는 공정과,상기 제 1 및 제 2 프레임을 분리하고 상기 복수 개의 칩바를 상기 측면절연층을 갖는 복수 개의 칩으로 분리하는 공정과,상기 복수 개의 칩을 상기 리드들의 타측 끝단이 일측면을 향하도록 적층 및 부착하여 적층소자를 형성하는 공정을 구비하는 3차원 칩적층 패키지의 제조 방법.
- 청구항 1에 있어서 상기 리드를 상기 칩바의 측면절연층 상의 소정 부분에서 배열되도록 형성하는 3차원 적층 패키지의 제조 방법.
- 청구항 1에 있어서 상기 측면절연층을 폴리머로 형성하는 3차원 칩적층 패키지의 제조 방법.
- 청구항 1 또는 청구항 3에 있어서 상기 측면절연층을 필름 상태의 폴리머를 복수 장 겹쳐 놓고 고온 가압한 후 소정 크기로 절단하여 상기 복수 개의 칩바 사이에 삽입하여 형성하는 3차원 칩적층 패키지의 제조 방법.
- 청구항 1에 있어서 상기 칩을 상기 복수 개의 리드가 상기 측면절연층의 측면에 노출되게 분리하는 3차원 칩적층 패키지의 제조 방법.
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| KR1019980012561A KR100259588B1 (ko) | 1998-04-09 | 1998-04-09 | 3차원 칩적층 패키지의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980012561A KR100259588B1 (ko) | 1998-04-09 | 1998-04-09 | 3차원 칩적층 패키지의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990079778A KR19990079778A (ko) | 1999-11-05 |
| KR100259588B1 true KR100259588B1 (ko) | 2000-06-15 |
Family
ID=19536018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980012561A KR100259588B1 (ko) | 1998-04-09 | 1998-04-09 | 3차원 칩적층 패키지의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100259588B1 (ko) |
-
1998
- 1998-04-09 KR KR1019980012561A patent/KR100259588B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990079778A (ko) | 1999-11-05 |
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