KR100257594B1 - 반도체 장치 및 그 제조방법 - Google Patents

Abstract

FS 절연층에 기인하는 장치의 동작특성 및 신뢰성의 저하를 해소한 반도체 장치를 제공하는 것을 제 1의 목적으로 하고, 제조과정에 기인하여 발생하는 게이트산화막의 파손을 방지한 반도체 장치를 제공하는 것을 제 2의 목적으로 하고, FS전극의 재질에 기인하여 발생하는 게이트 전극과의 쇼트를 방지한 반도체 장치를 제공하는 것을 제 3의 목적으로 한다.

FS 전극5의 상면에 FS 상부 질화막15가 형성하는 것으로 제조공정에서, FS 상부 산화막41이 부분적으로 거의 제거됐을 경우에도, FS 전극5의 상면이 노출되는 것을 방지할 수 있다.

Description

반도체 장치 및 그 제조방법

본 발명은 반도체 장치 및 그 제조방법에 관련된 것으로 특히, 필드분리구조를 가진 반도체 장치 및 그 제조방법에 관한 것이다.

도 82는, 본 발명의 배경이 되는 필드분리구조를 가지는 종래의 반도체 장치M90의 단면구조를 나타내는 단면 사시도이다. 이 반도체 장치는 트랜지스터소자 등이 만드는 반도체 기판으로서 절연성 기판 위에, 막상(膜狀)으로 형성된 반도체층, 즉SOI(semiconductor - on ­isolation)층을 구비한 SOI 기판을 사용한 SOI 형의 반도체 장치로서 구성되어 있다.

도 82에 표시한 바와 같이, 반도체 장치M90에서는, 지지기판1과 매립산화막2로 구성되는 절연성기판 위에 실리콘 반도체층이 SOI층3으로 형성되어 있다. 이 SOI층3은 다수의 NMOS 트랜지스터의 형성영역(이후, NMOS 영역이라 칭함)및 PMOS트랜지스터의 형성영역(이후, PMOS 영역)을 포함하고 있다. 그리고, 이들의 소자 영역을 서로 전기적으로 분리하기 위한, 평판상(平板狀)의 필드쉴드전극(이후, FS 전극이라고 약기)5가, SOI층3의 각 소자 영역콘택트의 경계에 형성되어 있다.

FS 전극5는 각 소자 영역에서 활성영역을 규정하도록 SOI층3상에 소정의 간격을 두고 평행하게 배치되어 있다. 그리고, FS 전극5는 필드쉴드절연층4(이후, FS 절연층이라 약기)에 의해서 덮어지고, 활성영역상에서 평행 하는 2개의 FS 절연층4의 상부에 걸치도록 게이트전극6이 배치되어 있다. 또, 게이트전극6과 활성영역과의 사이에는 게이트 산화막10이 형성되어 있다. FS 절연층은 산화물로 구성되고, 이 FS 절연층4에 의해서, FS 전극5와 게이트전극6 사이는, 전기적으로 절연되어 있다.

SOI층3내의 소스·드레인 층(도시하지 않음)에는 도시하지 않은 절연층에 설정된 콘택트홀7을 통하여, 드레인전극과 소스전극(도시하지 않음), 즉 주전극이 접속되어 있고, 게이트전극6에는 콘택트홀8을 통하여 게이트배선(도시하지 않음)이 접속되어 있다.

또, 콘택트홀을 통하여, 보디 콘택트전극(도시하지 않음)이 접속되어 있다. 또, 도 82에서는, 보디콘택트전극(도시하지 않음)에 접속되는 콘택트홀9는 FS 전극5를 관통하여 SOI층3에 접속되는 구성을 표시했지만, FS 전극5의 외측에 콘택트홀9를 설치하도록 해도 된다.

반도체 장치M90에서, FS 전극5에 역바이어스 전압이 인가되는 것에 따라, 분리 영역의 SOI층3이 차단 상태로 되어, 그 결과, 소자 영역간의 전기적인 분리가 실현된다. 각 소자 영역간의 분리를 실현하기 위한 그 밖의 구조로서, SOI층3을 선택적으로 산화함으로써 분리를 실현하는 LOCOS구조, 또는, SOI층3에 선택적으로 에칭을 실행하는 것에 따라, 각 소자 영역 콘택트를 서로 떼어내는 메사(mesa)분리구조가 널리 알려지고 있다.

그렇지만, 이들의 LOCOS 구조 또는 메사분리구조를 형성하기 위해서는, SOI층3이 국소적인 산화처리 또는 국소적인 에칭처리가 필요하게 되기 때문에, SOI층3의 국소에 응력이 집중한다. 그 결과, 리이크 전류가 발생하는 등의 장치의 신뢰성상의 문제점이 있었다. 이에 대하여, 필드분리구조의 형성에 있어서는 국소적인 산화, 에칭 등의 공정이 불필요하다. 이 때문에, 응력의 집중을 회피할 수 있고, 리이크전류를 억제하여, 비교적 높은 신뢰성을 얻을 수 있다고 하는 이점이 있다.

또, 선행기술조사결과, 이하에 나타내는 문헌을 입수하였기 때문에, 그들의 개요에 관해서 열거한다. 일본국 특개평8-162523호 공보에는 쉴드 게이트전극의 상부에 실리콘질화막으로 이루어지는 캡절연막을 가지고, 측벽 절연막 대신에 비교적 쉴드 게이트전극의 측면을 열산화한 구성이 표시되어 있다. 일본국 특개평7-201967호 공보에는 다결정실리콘막의 측면을 열산화하여 다결정실리콘막으로 이루어지는 필드쉴드전극의 폭을 작게 한 구성이 표시되고 있다. 일본국 특개평8-31928호 공보에는 쉴드 게이트 산화막, 실리콘질화막, 다결정실리콘막을 차례로 형성한 구성이 표시되어 있다. 일본국 특개평6-302779호 공보에는 ONO 막 위에 쉴드플레이트전극이 형성된 구성이 표시되어 있다. 일본국 특개평7-283300호 공보 및 일본국 특개평9-27600호 공보에는 쉴드전극의 상부 및 측면을 실리콘질화막으로 덮은 구성이 표시되어 있다.

그렇지만, 종래의 필드분리구조에서는 그 구조 및 제조방법에 기인하는 신뢰성상의 여러 가지 문제점이, 또 미 해소 상태대로 되어있었다.

이하, 도 83∼도 101을 사용하여 종래의 필드분리구조의 형성공정을 차례로 설명하면서, 이들의 문제점에 관해서 언급한다.

우선, 도 83에 표시한 바와 같이, 우선, SOI 기판의 SOI층3의 표면상에 산화막OF1, 불순물(예를 들면 인(燐))이 도우프된 폴리실리콘층PS1, 산화막OF2를 차례로 형성한다. 여기서, 각층의 두께는, SOI층3은 1000Å, 산화막OF1은 200Å, 폴리실리콘층PS1은 500Å, 산화막OF2는 1000Å정도이다.

다음에, 도 84에 표시하는 공정에서, 산화막OF2의 위에, 패터닝된 레지스트 마스크 R1을 형성한다.

다음에, 도 85에 나타내는 공정에서, 레지스트 마스크 R1을 마스크로서 이방성에칭(드라이에칭)에 의해 산화막OF2 및 폴리실리콘층PS1을 선택적으로 제거하고, FS 상부산화막(제 1의 산화막)41, FS 전극5를 형성한다.

다음에, 도 86에 나타내는 공정에서, 산화막OF1, FS 상부 산화막41, FS 전극5를 덮도록 산화막OF3을 형성한다. 또, 산화막OF3의 두께는 1500∼2000Å이다.

그리고, 도 87에 나타내는 공정에서, 이방성 에칭(드라이에칭)에 의해 산화막OF3을 제거하는 것으로, FS 상부 산화막41 및 FS 전극5의 측면에 사이드월산화막(제 2의 산화막)42를 형성한다.

그 후, 도 88에 나타내는 공정에서 산화막OF1을 제거한다. 산화막OF1은 소스·드레인 영역을 드라이에칭의 플라즈마에 바래지 않기 위한 보호막이기도하고 웨트에칭에 의해 제거한다. 이 공정에 의해, 산화막OF1은 FS전극5 및 사이드월산화막42의 하부에게만 남아, FS 게이트 산화막43이 된다. 또, FS 상부 산화막41, 사이드월산화막42, FS 게이트 산화막43에 의해서 FS 절연층4가 구성된다. 이 때, 산화막OF1 과 함께, FS 상부 산화막41, 사이드월산화막42도 동시에 에칭 되어 그 두께가 감소하게 된다. FS 상부 산화막41의 두께가 얇게 되면, FS 전극5와 게이트전극6과의 사이의 기생용량이 증대하여, 장치의 동작속도의 저하를 초래함과 동시에, 이들의 전극간의 단락 고장도 일어나기 쉽다.

다음에, 도 89에 나타내는 공정에서, SOI층3의 표면에 게이트 산화막10이 되는 산화막OF4를 열산화법에 의해 형성한다. 산화막OF4의 형성에 있어서, 산화제인 산소는 FS 상부 산화막41, 사이드월산화막42, FS 게이트 산화막43을 통과하여, FS 전극5를 산화한다. FS 전극5는 산화되기 쉬운 도우프트폴리실리콘층이고, 산화에 의해서 실질적인 두께가 감소하게 된다.

FS 전극5의 두께가 감소하면, 그 전기 저항이 증가하여, 장치 동작 시에 있어서 충분한 필드분리효과를 얻을 수 없고, 소기의 성능을 얻을 수 없게 된다는 가능성이 있다.

또, FS 전극5의 하부에 도달한 산소에 의해서 FS 전극5는 그 단연부(端緣部)가 산화되고, 또, 사이드월산화막42하부의 SOI층3도 산화하기 때문에, FS 게이트 산화막43의 단연부 두께가 증가하여 FS 전극5의 단연부가 위쪽으로 휘어지는 형상이 된다. 이것은, 단연부 일수록 산화되는 비율이 많고, 중앙부에 가까이 갈수록 산화되는 비율이 작아지는데 기인한다. 이와 같이, FS 전극5의 단연부가 휘어지면, 부분적으로 게이트 전극6과의 거리가 좁게 되어, 게이트전극6간의 기생용량의 증대와, 절연파괴를 초래할 가능성이 있다.

다음에, 도 90에 나타내는 공정에서 산화막OF4 및 FS 절연층4의 상부에 CVD 법에 의해 게이트전극6이 되는 폴리실리콘층PS2를 1000∼1500Å의 두께로 형성한다.

다음에, 도 91에 나타내는 공정에서 이방성 에칭(드라이에칭)에 의해 폴리실리콘층PS2를 선택적으로 제거하여 게이트전극6을 형성한다. 그리고, 게이트전극6을 마스크로서 산화막OF4를 선택적으로 제거함으로 게이트 산화막10을 형성한다.

이 때, 오버에칭에 의해 FS 상부 산화막41도 부분적으로 제거되어, FS 상부 산화막41의 두께가 부분적으로 얇게 된다. 이 상태로, 게이트전극6의 측면에 소스·드레인 층내에 저 도우프드레인층(이후, LDD 층이라 칭함)을 형성하기 위한 사이드월산화막61을 형성한다. 사이드월산화막61의 형성은 게이트전극6을 덮도록 산화막을 형성한 후, 이방성 에칭(드라이에칭)에 의해 제거하는 것으로 게이트전극6의 측면에 자기정합적(自己整合的)으로 형성한다. 이 때, 오버에칭에 의해 FS 상부 산화막41이 또 제거된다.

다음에, 실리사이드층을 형성하고 싶지 않은 부분에 설치하는 실리사이드보호막11을 전체면에 걸쳐서 형성한다. 실리사이드보호막11은 소스·드레인 층의 표면에 실리사이드층이 형성되는 것으로, 장치동작상의 좋지 않은 일이 발생하는 반도체 소자의 소스·드레인 층의 표면에 설치하는 것이다.

그 형성방법은 기판의 전체면에 걸쳐서 산화막을 형성한 후, 이방성 에칭(드라이에칭에 의해 선택적으로 제거하는 것으로, 소정의 소스·드레인 층의 표면을 덮도록 하지만, 그 때, 도 92에 표시하는 바와 같이, FS 절연층4의 측면(사이드월산화막42 및 FS 게이트 산화막43의 측면)에도 자기정합적으로 형성하는 것으로 된다. 이 실리사이드보호막11의 형성에 있어서, 오버에칭에 의해 FS 상부 산화막41이 또 제거되어, FS 상부 산화막41의 두께가 부분적으로 극히 얇게 된다.

이 때, FS 전극5는 게이트 산화공정에서 단연부가 휘어진 형상 되어 있기 때문에, 경우에 따라서는 도 92에 표시하는 바와 같이, FS 전극5가 부분적으로 노출하는 일이 있다.

이 상태로, 게이트전극6의 상부표면 및 도시하지 않은 소스·드레인 층의 표면에 자기정합적으로 실리사이드막12를 형성한다. 또, 실리사이드막12는 코발트실리사이드(CoSi₂)와 티타늄실리사이드(TiSi₂), 또는 니켈실리사이드(NiSi₂), 텅스텐실리사이드(WSi₂)등, 어떠한 실리사이드막만이라도 상관없다. 실리사이드막12는 폴리실리콘층과 실리콘층의 표면에 형성되기 때문에, 도 93에 표시한 바와 같이, FS 전극5의 노출면에도 형성하는 것으로 된다.

FS 전극5의 노출면에 형성된 실리사이드막12는 FS 전극5의 노출면의 면적이 작은 것과, FS 상부 산화막41이 완전히 제거되지 않은 상태로 형성되는 것 등으로 박리(剝離)하기 쉬운 상태에 있다. 그리고, 박리된 실리사이드막12가 도전성의 더스트로되어 반도체 장치위에 잔류하면, 반도체 장치의 동작특성에 악영향을 미치게 하여, 장치의 제조 수율을 저하시킨다. 또, 실리사이드막12의 박리에 따라 FS 전극5가 부분적으로 상실되면, FS 전극5의 단선이라는 상태를 초래되어 장치의 제조 수율을 저하 시키게 된다.

또, 이상 설명한 반도체 장치의 제조공정에서는, 도 87에 나타내는 공정에서는, 이방성에칭(드라이에칭)에 의해 산화막OF3만을 제거하여 사이드월산화막42를 형성하여, 산화막OF1의 제거는 웨트에칭에 의해 행하는 예를 표시했다(도 88). 그러나, 산화막OF3 및 OF1을 드라이에칭으로 동시에 제거해서 좋고, 이 경우에는, 이하에 설명하는 문제가 생기고 있었다.

즉, 도 86에 계속되는 공정에서 이방성에칭(드라이에칭)에 의해 산화막OF3 및 OF1을 제거하여, 사이드월산화막42를 형성하는 동시에, 산화막OF1을 사이드월산화막42의 하부에만 남겨, FS 게이트 산화막43으로 한다. 이 때, 도 94에 표시한 바와 같이 오버에칭에 의해 SOI층3의 표면이 제거될 가능성이 있다.

특히, 사이드월산화막42의 단연부에서는 다른 부분보다도 제거되는 량이 많으며 SOI층SL가 부분적으로 도려낸 상태가 된다. 이 원인의 하나로서는, 에쳔트(에칭종)의 밀도가 국소적인 치우침을 생각할 수 있다. 그 때문에, 도 94에 표시하는 바와 같이, 사이드월산화막42의 단연부 근방의 SOI층3의 표면에 구덩이 DP가 형성된다.

사이드월산화막42의 형성공정 후에, 도 89를 사용하여 설명한바와 같이, SOI층3의 표면에 게이트 산화막OF3을 형성하나 게이트 산화막OF3의 형성에 앞서서, SOI층3의 표면에 형성된 자연산화막을 웨트에칭으로 제거할 필요가 있다. 이 때, 자연산화막과 함께, FS 상부 산화막41 및 사이드월산화막42도 약간 제거하는 것으로 된다. 이 상태를 도 95에 나타낸다.

도 95에서, 자연산화막 제거 전의 FS 절연막4의 위치를 점선으로 표시한다. 도 95에 표시한바와 같이 FS절연막4가 후퇴함으로써, 사이드월산화막42의 주위에 에지부EP가 형성하는 것으로 된다.

이러한 상태에서, 게이트 산화막이 되는 산화막OF4의 형성을 행한 결과를 도 96에 나타낸다. 도 96에서, 에지부EP의 형상을 반영하여 산화막OF4가 형성하는 것으로 된다. 즉, 사이드월산화막42의 주위에 에지부EP가 남은 상태로 된다. 이 상태에서, 도 97에 표시하는바와 같이, 게이트전극6이 되는 폴리실리콘층PS2를 형성하면, 장치 동작 시에 에지부EP에 전계가 집중함으로써, 전계 강도가 높아져, 게이트 산화막이 파손하는 가능성이 높게 되어, 게이트 산화막에 대한 신뢰성이 저하하고, 나아가서는 필드 분리구조를 가지는 MOS 트랜지스터에 대한 신뢰성이 저하한다고 하는 문제가 있었다.

또, 도 91∼도 93에 대응하는 도면이 도 98∼도 100이고, 게이트 산화공정에서 FS 전극5의 단연부가 휘어지는 문제가 마찬가지로 발생하는 것을 표시하고 있다.

또, 이상 설명한 문제점 이외에, FS 전극의 재질에 기인하여, FS 전극과 트랜지스터의 게이트 전극이 겹치는 곳에서, 전극간의 쇼트(short)가 발생한다는 문제가 있었다.

FS 전극5는 인(P)을 도우프한 N 형 폴리실리콘으로 구성되어 있지만, 이러한 폴리실리콘은 결정입경(結晶粒經)이 크고 (0.2∼1μm의 결정입경을 포함하고 있다), 또 산화 공정에서 결정입계(結晶粒界)에 따라서 산화가 촉진되어, 凹凸형상이 나타나기 쉽다고 하는 현상이 있었다.

즉, 도 89에 표시한바와 같이, SOI층3의 표면에 게이트 산화막10이 되는 산화막OF4를 열산화법에 의해 형성하나, 이 때, 산화제인 산소는 FS 상부 산화막41, 사이드월산화막42, FS 게이트 산화막43을 통과하여, FS 전극5를 산화한다. 이에 따라, FS 전극5의 두께의 감소와, 휘어짐이 발생하는 것은 앞에서 설명했지만, 동시에 위에서 설명한 이유에서, FS 전극5의 표면이 凹凸상태가 된다.

이 상태를 도 101에 모식적으로 나타낸다. 도 101은 FS 절연막4, FS 전극5, 게이트전극6의 배치상태를 나타내는 사시도이고, 구성을 알기 쉽게 하기 위해서 투시도로 되어 있다.

FS 전극5의 표면은 凹凸상태로 되어있기 때문에, 도 101에 표시한바와 같이, FS 전극5의 에지부에서는 대소의 돌기부가 존재하는 것으로 된다. 따라서, 장치 동작 시에는 이 돌기부에 전계가 집중하여, FS 전극5의 에지부에 대향하는 게이트전극6사이에서 절연파괴가 생겨, 전극간의 쇼트가 발생하고 있었다.

본 발명은 상기와 같은 문제점을 해소하기 위해서 이루어진 것으로, 필드 분리구조를 가지는 반도체 장치에서, FS 절연층에 기인하는 장치의 동작특성 및 신뢰성의 저하를 해소한 반도체 장치를 제공하는 것을 제 1의 목적으로 하고, 제조과정에서 발생하는 게이트 산화막의 파손을 방지한 반도체 장치를 제공하는 것을 제 2의 목적으로 하며, FS 전극의 재질에서 발생하는 게이트 전극과의 쇼트를 방지한 반도체 장치를 제공하는 것을 제 3의 목적으로 하는 동시에, 이들의 반도체 장치의 제조에 적합한 제조방법을 제공한다.

제 1의 본 발명에 관한 반도체 장치는 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치이며, 상기 필드분리구조는 상기 필드쉴드 게이트전극의 상면을 덮도록 형성된 내산화성막과, 상기 내산화성막의 상면을 덮는 제 1의 산화막과, 상기 제 1의 산화막, 상기 내산화성막 및 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 산화막을 구비하고 있다.

제 2의 본 발명에 관한 반도체 장치는 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치이며, 상기 필드분리구조는 상기 필드쉴드 게이트전극의 상면을 덮는 제 1의 산화막과, 상기 제 1의 산화막 및 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 산화막과, 상기 필드쉴드 게이트전극 및 제 2의 산화막의 하면을 덮도록 형성된 내산화성막을 구비하고 있다.

제 3의 본 발명에 관한 반도체 장치는 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치이며, 상기 필드분리구조는 상기 필드쉴드 게이트전극의 상면을 덮는 제 1의 산화막과, 상기 제 1의 산화막의 상면을 덮는 제 1의 내산화성막과, 적어도 상기 제 1의 산화막 및 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 산화막을 구비하고 있다.

제 4의 본 발명에 관한 반도체 장치는 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리구조에 의해서 소자간 분리를 하는 반도체 장치이며, 상기 필드쉴드 절연막은 내산화성을 가지는 막이며, 상기 필드분리구조는 상기 필드쉴드 게이트전극의 상면을 덮도록 형성된 제 1의 내산화성막과, 상기 제 1의 내산화성막 및 상기 필드쉴드 게이트전극의 측면을 덮도록 형성된 제 2의 내산화성막을 구비하고 있다.

제 5의 본 발명에 관한 반도체 장치는 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치이며, 상기 필드분리구조는 상기 필드쉴드 게이트전극의 상면을 덮는 제 1의 산화막과, 상기 제 1의 산화막 및 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 산화막을 구비하고, 상기 필드분리구조에 의해서 소자간 분리되는 소자는 MOS 트랜지스터이며, 상기 제 1의 산화막의 두께는 상기 MOS 트랜지스터의 게이트전극의 단면(端面)에 형성되는 상기 MOS 트랜지스터의 저도우프드레인층 형성을 위한 사이드월산화막과, 실리사이드막의 형성을 원하지 않은 상기 MOS 트랜지스터의 부분에 형성되는 실리사이드보호막의 두께의 합계보다도 두껍게 되어 있다.

제 1의 본 발명에 관한 반도체 장치의 제조방법은 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치의 제조방법이며, 상기 반도체 기판상에 상기 필드쉴드 절연막을 전면적으로 형성하는 공정(a)과, 상기 필드쉴드 절연막상에, 상기 필드쉴드 게이트전극, 내산화성막, 제 1의 산화막이 차례로 적층된 적층체를 선택적으로 형성하는 공정(b)과, 상기 제 1의 산화막, 상기 내산화성막, 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 산화막을 형성하는 공정(c)을 구비하며, 상기 공정(c)이, 상기 필드쉴드 절연막 및 상기 적층체를 덮도록 산화막을 형성하는 공정(c-1)과, 이방성드라이에칭법에 의해 상기 필드쉴드 절연막상의 상기 산화막의 두께를 얇게 하는 공정(c-2)과, 상기 필드쉴드 절연막상의 상기 산화막을 웨트에칭법에 의해 제거하여 상기 제 2의 산화막을 형성하는 동시에, 상기 제 2의 산화막을 마스크로서, 상기 필드쉴드 절연막을 선택적으로 제거하는 공정(c-3)을 포함하고 있다.

제 2의 본 발명에 관한 반도체 장치의 제조방법은 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치의 제조방법이며, 상기 반도체 기판상에 상기 필드쉴드 절연막 및 내산화성막을 차례로 전면적으로 형성하는 공정(a)과, 상기 내산화성막상에, 상기 필드쉴드 게이트전극, 제 1의 산화막이 차례로 적층된 적층체를 선택적으로 형성하는 공정(b)과, 상기 제 1의 산화막, 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 산화막을 형성하는 공정(c)을 구비하며, 상기 공정(c)이, 상기 내산화성막 및 상기 적층체를 덮도록 산화막을 형성하는 공정(c-1)과, 이방성드라이에칭법에 의해 상기 산화막을 제거하며, 상기 제 2의 산화막을 형성하는 공정(c-2)과, 상기 제 2의 산화막을 마스크로서, 웨트에칭법에 의해 상기내산화성막을 선택적으로 제거하는 공정(c-3)과, 상기 내산화성막을 마스크로서, 웨트에칭법에 의해 상기 필드쉴드 절연막을 선택적으로 제거하는 공정(c-4)을 포함하고 있다.

제 3의 본 발명에 관한 반도체 장치의 제조방법은 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치의 제조방법이며, 상기 반도체 기판상에, 상기 필드쉴드 절연막, 상기 필드쉴드 게이트전극, 제 1의 산화막, 제 1의 내산화성막이 차례로 적층된 적층체를 선택적으로 형성하는 공정(a)과, 적어도, 상기 제 1의 산화막 및 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 산화막을 형성하는 공정(b)과, 상기 제 2의 산화막에 질소 이온을 주입하여, 상기 제 2의 산화막의 표면에 제 2의 내산화성막을 형성하는 공정(c)을 구비하고 있다.

제 4의 본 발명에 관한 반도체 장치의 제조방법은 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치의 제조방법이며, 상기 반도체 기판상에 상기 필드쉴드 절연막을 내산화성을 가지는 막으로서 전면적으로 형성하는 공정(a)과, 상기 필드쉴드 절연막상에, 상기 필드쉴드 게이트전극, 제 1의 내산화성막이 차례로 적층된 적층체를 선택적으로 형성하는 공정(b)과, 상기 제 1의 내산화성막 및 상기 적층체를 덮도록 내산화성의 막을 형성하고, 해당 내산화성의 막 및 상기 필드쉴드 절연막을 이방성드라이에칭법에 의해 제거하며, 상기 제 1의 내산화성막, 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 내산화성막을 형성하는 공정(c)과, 상기 반도체 기판의 노출표면상에 일단, 희생산화막(犧牲酸化膜)을 형성한 후, 해당 희생산화막을 제거하는 공정(d)을 구비하고 있다.

도 1은 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 표시한 도면.

도 2는 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 표시한 도면.

도 3은 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 표시한 도면.

도 4는 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 표시한 도면.

도 5는 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 표시한 도면.

도 6은 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 표시한 도면.

도 7은 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 표시한 도면.

도 8은 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 표시한 도면.

도 9는 본 발명에 관한 실시의 형태 1의 반도체 장치의 제조공정을 표시한 도면.

도 10은 본 발명에 관한 실시의 형태 1의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 11은 본 발명에 관한 실시의 형태 1의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 12는 본 발명에 관한 실시의 형태 1의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 13은 본 발명에 관한 실시의 형태 1의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 14는 실리사이드 보호막을 설명하는 도면.

도 15는 실리사이드 보호막을 설명하는 도면.

도 16은 실리사이드 보호막을 설명하는 도면.

도 17은 본 발명에 관한 실시의 형태 2의 반도체 장치의 제조공정을 표시한 도면.

도 18은 본 발명에 관한 실시의 형태 2의 반도체 장치의 제조공정을 표시한 도면.

도 19는 본 발명에 관한 실시의 형태 2의 반도체 장치의 제조공정을 표시한 도면.

도 20은 본 발명에 관한 실시의 형태 2의 반도체 장치의 제조공정을 표시한 도면.

도 21은 본 발명에 관한 실시의 형태 2의 반도체 장치의 제조공정을 표시한 도면.

도 22는 본 발명에 관한 실시의 형태 2의 반도체 장치의 제조공정을 표시한 도면.

도 23은 본 발명에 관한 실시의 형태 2의 반도체 장치의 제조공정을 표시한 도면.

도 24는 본 발명에 관한 실시의 형태 2의 반도체 장치의 제조공정을 표시한 도면.

도 25는 본 발명에 관한 실시의 형태 2의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 26은 본 발명에 관한 실시의 형태 2의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 27은 본 발명에 관한 실시의 형태 2의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 28은 본 발명에 관한 실시의 형태 2의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 29는 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 표시한 도면.

도 30은 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 표시한 도면.

도 31은 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 표시한 도면.

도 32는 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 표시한 도면.

도 33은 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 표시한 도면.

도 34는 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 표시한 도면.

도 35는 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 표시한 도면.

도 36은 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 표시한 도면.

도 37은 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 표시한 도면.

도 38은 본 발명에 관한 실시의 형태 3의 반도체 장치의 제조공정을 표시한 도면.

도 39는 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 표시한 도면.

도 40은 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 표시한 도면.

도 41은 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 표시한 도면.

도 42는 본 발명에 관한 실시의 형태 4의 반도체 장치의 제조공정을 표시한 도면.

도 43은 본 발명에 관한 실시의 형태 5의 반도체 장치의 제조공정을 표시한 도면.

도 44는 본 발명에 관한 실시의 형태 5의 반도체 장치의 제조공정을 표시한 도면.

도 45는 본 발명에 관한 실시의 형태 5의 반도체 장치의 제조공정을 표시한 도면.

도 46은 본 발명에 관한 실시의 형태 5의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 47은 본 발명에 관한 실시의 형태 5의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 48은 본 발명에 관한 실시의 형태 5의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 49는 본 발명에 관한 실시의 형태 5의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 50은 본 발명에 관한 실시의 형태 5의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 51은 본 발명에 관한 실시의 형태 5의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 52는 본 발명에 관한 실시의 형태 5의 반도체 장치의 변형예의 제조공정을 표시한 도면.

도 53은 본 발명에 관한 실시의 형태 6의 반도체 장치의 제조공정을 표시한 도면.

도 54는 본 발명에 관한 실시의 형태 6의 반도체 장치의 제조공정을 표시한 도면.

도 55는 본 발명에 관한 실시의 형태 6의 반도체 장치의 제조공정을 표시한 도면.

도 56은 본 발명에 관한 실시의 형태 6의 반도체 장치의 제조공정을 표시한 도면.

도 57은 본 발명에 관한 실시의 형태 6의 반도체 장치의 제조공정을 표시한 도면.

도 58은 본 발명에 관한 실시의 형태 7의 반도체 장치의 적용례를 설명하는 도면.

도 59는 본 발명에 관한 실시의 형태 7의 반도체 장치의 적용례를 설명하는 도면.

도 60은 본 발명에 관한 실시의 형태 7의 반도체 장치의 적용례를 설명하는 도면.

도 61은 본 발명에 관한 실시의 형태 7의 반도체 장치의 제조공정을 표시한 도면.

도 62는 본 발명에 관한 실시의 형태 7의 반도체 장치의 제조공정을 표시한 도면.

도 63은 본 발명에 관한 실시의 형태 7의 반도체 장치의 제조공정을 표시한 도면.

도 64는 본 발명에 관한 실시의 형태 8의 반도체 장치의 제조공정을 표시한 도면.

도 65는 본 발명에 관한 실시의 형태 8의 반도체 장치의 제조공정을 표시한 도면.

도 66은 본 발명에 관한 실시의 형태 8의 반도체 장치의 제조공정을 표시한 도면.

도 67은 본 발명에 관한 실시의 형태 8의 반도체 장치의 제조공정을 표시한 도면.

도 68은 본 발명에 관한 실시의 형태 8의 반도체 장치의 제조공정을 표시한 도면.

도 69는 본 발명에 관한 실시의 형태 8의 반도체 장치의 제조공정을 표시한 도면.

도 70은 본 발명에 관한 실시의 형태 9의 반도체 장치의 제조공정을 표시한 도면.

도 71은 본 발명에 관한 실시의 형태 9의 반도체 장치의 제조공정을 표시한 도면.

도 72는 본 발명에 관한 실시의 형태 9의 반도체 장치의 제조공정을 표시한 도면.

도 73은 본 발명에 관한 실시의 형태 9의 반도체 장치의 제조공정을 표시한 도면.

도 74는 본 발명에 관한 실시의 형태 9의 반도체 장치의 제조공정을 표시한 도면.

도 75는 본 발명에 관한 실시의 형태 9의 반도체 장치의 제조공정을 표시한 도면.

도 76은 본 발명에 관한 실시의 형태 9의 반도체 장치의 제조공정을 표시한 도면.

도 77은 본 발명에 관한 실시의 형태 9의 반도체 장치의 제조공정을 표시한 도면.

도 78은 본 발명에 관한 실시의 형태 9의 반도체 장치의 제조공정을 표시한 도면.

도 79는 본 발명에 관한 실시의 형태 10의 반도체 장치의 구성을 표시한 도면.

도 80은 본 발명에 관한 실시의 형태 10을 설명하는 도면.

도 81은 본 발명에 관한 실시의 형태 10을 설명하는 도면.

도 82는 필드분리구조를 가지는 반도체 장치의 전체구성을 나타내는 사시도.

도 83은 종래의 반도체 장치의 제조공정을 표시한 도면.

도 84는 종래의 반도체 장치의 제조공정을 표시한 도면.

도 85는 종래의 반도체 장치의 제조공정을 표시한 도면이다.

도 86은 종래의 반도체 장치의 제조공정을 표시한 도면.

도 87은 종래의 반도체 장치의 제조공정을 표시한 도면.

도 88은 종래의 반도체 장치의 제조공정을 표시한 도면.

도 89는 종래의 반도체 장치의 제조공정을 표시한 도면.

도 90은 종래의 반도체 장치의 제조공정을 표시한 도면.

도 91은 종래의 반도체 장치의 제조공정을 표시한 도면.

도 92는 종래의 반도체 장치의 제조공정을 표시한 도면.

도 93은 종래의 반도체 장치의 제조공정을 표시한 도면.

도 94는 종래의 반도체 장치의 제조공정을 표시한 도면.

도 95는 종래의 반도체 장치의 제조공정을 표시한 도면.

도 96은 종래의 반도체 장치의 제조공정을 표시한 도면.

도 97은 종래의 반도체 장치의 제조공정을 표시한 도면.

도 98은 종래의 반도체 장치의 제조공정을 표시한 도면.

도 99는 종래의 반도체 장치의 제조공정을 표시한 도면.

도 100은 종래의 반도체 장치의 제조공정을 표시한 도면.

도 101은 종래의 반도체 장치의 구조를 표시한 도면.

<도면의 주요부분에 대한 부호의 설명>

5 : FS전극 6 : 게이트전극

10 : 게이트 산화막 11 : 실리사이드보호막

12 : 실리사이드층 15,18,21 : FS상부 질화막

FS : 상부 질화막 16 : FS하부 질화막

17 : 캡질화막 19 : 측벽보호막

20,20A : 사이드월 표면질화막 23 : FS게이트질화막

41,41A : FS상부 산화막 42,42A : 사이드월산화막

43 : FS게이트 산화막 44 : FS하부 산화막

PS1,PS2 : 폴리실리콘층 SO : 희생산화막

OF1∼OF7 : 산화막 NF1∼NF8 : 질화막

<발명의실시의형태>

A. 실시의 형태 1

A-l. 장치구성

본 발명에 관한 실시의 형태 1로서, 도 1∼도 9를 사용하여 필드분리구조를 가지는 반도체 장치Ml00의 제조공정을 설명하면서, 반도체 장치Ml00의 구성 및 특징적 작용효과에 대해서 설명한다. 또, 반도체 장치Ml00의 기본적인 구성에 관해서는, 도 82를 사용하여 설명한 반도체 장치M90과 마찬가지이기 때문에, 동일한 구성에는 동일한 부호를 부착하고, 중복되는 설명은 생략한다. 또, 본 발명은 필드분리구조에 관한 것이기 때문에, 이후의 설명에서는, 주로 필드분리구조에 관한 구성에 관해서 언급한다.

A-2. 제조방법

우선, 도 1에 표시한바와 같이, 지지기판1과 매립산화막2로 구성되는 절연성 기판상의 SOI층3의 표면에 실리콘산화막OF1, 불순물(예를 들면 인(燐))이 도우프된 폴리실리콘층PS1, 실리콘질화막NF1, 산화막OF2를 차례로 형성하여, 산화막OF2의 위에, 패터닝된 레지스트 마스크 R1을 형성한다. 또, 이후의 설명에서는 실리콘산화막은 산화막이라 호칭하고, 실리콘질화막은 질화막이라 호칭한다.

여기서, 산화막OF1은 열산화법 또는 CVD 법에 의해 200Å의 두께로, 폴리실리콘층PS1은 CVD 법에 의해 500Å의 두께로, 질화막NF1은 CVD 법에 의해 100Å의 두께로, 산화막OF2는 CVD 법에 의해 1000Å의 두께로 형성된다. 또, 위에 나타내는 각층의 두께는 일례이고, 산화막OF1은 100∼1000Å, 폴리실리콘층PS1은 500∼1000Å, 질화막NF1은 100∼1000Å, 산화막OF2는 500∼2000Å의 범위이면 된다. 또, 폴리실리콘층PS1은 우선 논도우프폴리실리콘층을 CVD 법에 의해 형성한 후, 이온 주입에 의해 불순물을 도입하여 형성해도 된다.

그리고, 레지스트 마스크 R1을 마스크로서 이방성에칭(드라이에칭)에 의해 산화막OF2를 선택적으로 제거하여, FS 상부 산화막41을 형성한다.

다음에, 도 2에 나타내는 공정에서 레지스트 마스크 R1을 제거하고, FS 상부 산화막41을 마스크로서, 이방성에칭(드라이에칭)에 의해 질화막NF1 및 폴리실리콘층PS1을 선택적으로 제거하여, FS 상부 질화막15(내산화성막) 및 FS 전극5를 형성한다.

다음에, 도 3에 나타내는 공정에서 산화막OF1, FS 상부 질화막15, FS 상부 산화막41, FS 전극5를 덮도록 CVD 법에 의해 산화막OF3을 형성한다. 또, 산화막OF3의 두께는 1500∼2000Å이다.

그리고, 도 4에 나타내는 공정에서 이방성에칭(드라이에칭)에 의해 산화막OF3 및 OF1을 제거함으로써, FS 상부 산화막41, FS 상부 질화막15, FS 전극5의 측면에 사이드월산화막42를 형성하여, 산화막OF1을 FS 전극5 및 사이드월산화막42의 하부에게만 남기고, FS 게이트 산화막43을 형성한다. 또, FS 상부 산화막41, 사이드월산화막42, FS 게이트 산화막43에 의해서 FS 절연층4가 구성된다.

다음에, 도 5에 나타내는 공정에서 SOI층3의 표면에 게이트 산화막10이 되는 산화막OF4을 열산화법에 의해 형성한다. 산화막OF4의 형성에 있어서, 산화제인 산소는 사이드월산화막42, FS 게이트 산화막43을 통과하여, FS 전극5의 하면측을 산화하지만, FS 전극5의 상면에는 FS 상부 질화막15가 형성되어 있기 때문에 FS 전극5의 상면측이 산화되는 일은 없고, 산화에 의해서 FS 전극5의 실질적인 두께가 감소하는 비율이 감소한다.

또, FS 전극5의 하부에 도달한 산소에 의해서 FS 전극5는 그 단연부가 산화되어, 위쪽으로 휘여진 형상이 된다. 이것은, 단연부 일수록 산화되는 비율이 많고, 중앙부에 가까이 갈수록 산화되는 비율이 작아지는것에 기인하고 있다. 또, 사이드월산화막42하부의 SOI층3도 산화하기 때문에, FS 게이트 산화막43의 단연부의 두께가 증가하게 되는 것이다.

다음에, 도 6에 나타내는 공정에서, 산화막OF4 및 FS 절연층4의 상부에 CVD 법에 의해 게이트전극6이 되는 폴리실리콘층PS2를 1000∼1500Å의 두께로 형성한다.

다음에, 도 7에 나타내는 공정에서, 이방성에칭(드라이에칭)에 의해 폴리실리콘층PS2를 선택적으로 제거하여, 게이트전극6을 형성한다. 그리고, 게이트전극6을 마스크로서 산화막OF4를 선택적으로 제거함으로써, 게이트 산화막10을 형성한다.

이 때, 오버에칭에 의해 FS 상부 산화막41도 부분적으로 제거되어 FS 상부 산화막41의 두께가 부분적으로 얇게 된다. 이 상태에서, 게이트전극6의 측면에 소스·드레인 층 내에 저도우프드레인층(이후, LDD 층이라 호칭)을 형성하기 위한 사이드월산화막61을 형성한다. 사이드월산화막61의 형성은 게이트전극6을 덮도록 산화막을 형성한 후, 이방성에칭(드라이에칭)에 의해 제거함으로써, 게이트전극6의 측면에 자기정합적으로 형성한다. 이 때, 오버에칭에 의해 FS 상부 산화막41이, 또 제거된다. 다음에 실리사이드층을 형성하고싶지 않은 부분에 설치하는 실리사이드보호막11을 전체면에 걸쳐서 형성한다. 실리사이드보호막11은 소스·드레인 층의 표면에 실리사이드층이 형성됨으로써, 장치 동작상의 좋지 않은 상태가 발생하는 반도체소자의 소스·드레인 층의 표면에 설치되는 것이다. 또, 실리사이드보호막 에 관해서는 후에 다시 설명한다.

그 형성방법은 기판의 전체면에 걸쳐 산화막을 형성한 후, 이방성에칭(드라이에칭)에 의해 선택적으로 제거함으로써, 소정의 소스·드레인 층의 표면을 덮도록 하지만, 그 때, 도 8에 표시하는바와 같이, FS 절연층4의 측면(사이드월산화막42 및 FS 게이트 산화막43의 측면)에도 자기정합적으로 형성하는 것으로 된다. 이 실리사이드보호막11의 형성에서, 오버에칭에 의해 FS 상부 산화막41이 또 제거되어 FS 상부 산화막41의 두께가 부분적으로 매우 얇게 된다.

그러나, FS 전극5의 상면에는 FS 상부 질화막15가 형성되어 있기 때문에, FS 상부 산화막41이 부분적으로 거의 제거되었다고해도, FS 전극5의 상면이 노출하는 일은 없다.

이 상태에서, 도 9에 표시한 바와 같이, 게이트전극6의 상부 표면 및 도시하지 않은 소스·드레인 층의 표면에 자기정합적으로 실리사이드막12를, 예를 들면 800Å의 두께로 형성한다. 또, 실리사이드막12의 형성방법은 예를 들면 코발트(Co) 등의 금속 박막을 폴리실리콘층과 실리콘층의 표면에 퇴적한 후, 700℃의 온도 조건으로 열처리을 하여, 실리콘과 금속을 반응시켜서 형성한다.

실리사이드막12로서는, 코발트실리사이드(CoSi₂)와 티타늄실리사이드(TiSi₂), 또는 니켈실리사이드(NiSi₂), 텅스텐실리사이드(WSi₂)등, 어떠한 실리사이드막이라도 상관 없다.

실리사이드막은 질화막의 표면에는 형성되지 않기 때문에, 도 9에 표시한 바와 같이, 실리사이드막12가 FS 상부 질화막15의 표면에 형성되는 일은 없다.

A - 3. 특징적작용효과

이상 설명한 바와 같이, 반도체 장치Ml00에서는, 실리사이드막12가 FS 전극5의 표면에 형성되는 것이 방지되기 때문에 실리사이드막12가 박리되어 도전성의 더스트(dust)가 되는 것이 방지되고, 반도체 장치 상에 잔류하여, 반도체 장치의 동작특성에 악영향을 미치게 하는 것이 방지된다. 또, 실리사이드막12의 박리에 따라 FS 전극5가 부분적으로 상실되는 것으로 FS 전극5의 단선이라는 상태의 초래를 방지하게 된다.

또, 실리사이드막12의 형성 방지라는 점에서는 FS 전극5의 상부 표면에 설치하는 막은 질화막에 한정되는 것이 아니고, 예를 들면, 산화 질화막(SiON)을 사용해도 된다. 또, 티타늄나이트라이드(TiN)막과, 텅스텐나이트라이드(WN)를 사용해도 된다. 이들의 막은 도전성이기 때문에, FS 전극5의 저항치를 감소하는 작용도 있다.

A-4. 변형예

도 1∼도 9를 사용하여 설명한 본 발명에 관한 실시의 형태 1에 있어서는 도 4에 나타내는 공정에서 이방성에칭(드라이에칭)에 의해 산화막OF3 및 OF1을 제거하는 예를 설명하였지만, 산화막OF1은 웨트에칭에 의해 제거하도록 해도 된다. 이 때, FS 상부 산화막41의 폭 치수를, FS 상부 질화막15와 FS 전극5의 폭 치수보다도 작게 형성하여 놓는 것으로, 이하에 설명하는바와 같은 특징적 작용효과를 얻을 수 있다.

도 10에, FS 상부 산화막41의 폭 치수를, FS 상부 질화막15와 FS 전극5의 폭 치수보다도 약간 작게 형성하기 위한 공정의 일례를 나타낸다. 도 10에 표시한 바와 같이, FS 상부 산화막41을 FS 상부 질화막15와 FS 전극5의 폭 치수보다도 약간 작게 형성하여, 그 측면에 퇴적막411을 형성한다. 그리고, FS 상부 산화막41 및 퇴적막411을 마스크로서, 질화막NF1 및 폴리실리콘층PS1을 제거한다. 그 후, 퇴적막411을 제거함으로써, FS 상부 산화막41의 폭 치수가 FS 상부 질화막15 및 FS 전극5의 폭 치수보다도 약간 작은 구성를 얻을 수 있다.

여기서, 퇴적막411은 의도적으로 형성해도 좋지만, FS 상부 산화막41을 형성할 때의 드라이에칭에서 사용되는, 예를 들면 CF4 등의 에쳔트(etchant)가 자연스럽게 퇴적되는 현상을 이용해도 된다. 즉, 에쳔트가 FS 상부 산화막41의 측면에 자연스럽게 퇴적하는 것을 알고 있는 경우에는, 이것을 이용하면 된다.

도 11에, 산화막OF1, FS 상부 질화막15, FS 상부 산화막41, FS 전극5를 덮도록 산화막OF3을 형성한 상태를 나타낸다.

그리고, 도 12에 표시한 바와 같이 산화막OF3을 드라이에칭에 의해 소정의 두께가 될 때까지 제거한다.

다음에, 도 13에 나타내는 공정에서 산화막OF3을 웨트에칭에 의해 제거하고, 겸해서 산화막OF1도 제거한다. 웨트에칭은, 산화막OF3이 형성될 때의 이력(履歷)을 역으로 더듬어서 진행한다.

즉 산화막OF3은 단차(段差)있게 구성되는 FS 상부 산화막41, FS 상부 질화막15, FS 전극5의 형상을 반영하면서 성장한다. 따라서, 그 윤곽 형상에는 완만한 단차가 존재하고 있다. 단차는 성장과 동시에 소실하지만 이력으로서는 남아 있다. 웨트에칭에 의해, 이 기복이 재현되어, 도 13에 표시하는바와 같이, 사이드월산화막42의 표면에, 완만한 단차가 형성되는 것으로 된다.

이와 같이, 사이드월산화막42의 표면에는 완만한 단차가 형성되어 있기 때문에, 도 6을 사용하여 설명한 바와 같이, 게이트전극을 이루는 폴리실리콘층을 형성하는 경우에, 폴리실리콘층의 밀착성이 양호하게 되어, 게이트전극이 박리 하는 등의 문제를 해소할 수 있다.

또, 도 13의 영역A에 표시한 바와 같이, FS 게이트 산화막43의 단연부(端緣部)는 완만한 기울기를 하고 있기 때문에, 이 부분이 급준(急峻)하게 되어 있는 경우에 비하여 이하의 점에서 유리하다. 즉, 후의 공정에서 폴리실리콘층을 형성하고, 선택적으로 에칭 하여 게이트전극을 형성하는 경우에(도 7 참조), 이 부분에 불필요한 폴리실리콘층이 잔사(殘渣)로서 남는 것을 방지할 수 있는 효과가 높고, 폴리실리콘층이 잔류(殘留)함으로서 쇼트의 발생을 감소하고 제조부의 체재의 저하를 방지할 수 있다.

A - 5. 실리사이드보호막에 관해서

여기서, 실리사이드보호막11에 관해서 설명한다. 도 14에 반도체집적회로의 일례로서, 인버터회로C2와 그것을 보호하는 보호회로C1을 표시한다.

보호회로C1은 P채널 MOS 트랜지스터 P1과 N채널 MOS 트랜지스터 N1을 직렬 접속으로 구성되어, 양자를 접속하는 노드ND1에 입력패드 PD가 접속되어 있다. P채널 MOS 트랜지스터 P1의 게이트전극은 전원전위(Vcc)에 접속되어 상시 OFF 상태로 되어있다. N채널 MOS 트랜지스터 N1의 게이트전극은 접지전위로 접속되어 상시 OFF 상태로 되어 있다.

인버터회로C2는 P채널 MOS 트랜지스터 P2와 N채널 MOS 트랜지스터 N2를 직렬 접속으로 구성되고, 양자의 접속노드 ND2는 도시하지 않은 다른 회로에 접속되어 있다. 그리고, P채널 MOS 트랜지스터 P2 및 N채널 MOS 트랜지스터 N2의 게이트전극은 보호회로C1의 노드 ND1에 접속되어 있다.

여기서, 입력패드 PD에서 서지전압(surge voltage)이 입력한 경우를 상정(想定)한다. 서지전압은 통상의 MOS 트랜지스터의 동작 전압에 비하여 훨씬 높은 전압이기 때문에, 보호회로C1이 없으면, 서지전압은 인버터회로C2의 P채널 MOS 트랜지스터 P2 및 N채널 MOS 트랜지스터 N2의 게이트전극에 인가되어, 양자의 게이트절연이 파괴될 우려가 있다. 그러나, 보호회로C1의 존재로 서지전압이 인가되면, P채널 MOS 트랜지스터 P1 및 N채널 MOS 트랜지스터 N1의 소스·드레인 간이 브레이크 다운(break down)되어 전류가 흘러, 인버터회로C2에 서지전압이 인가되는 것을 방지할 수 있다.

보호회로C1은 이러한 동작을 하기 때문에, 서지전압이 소스·드레인 간에 가해지게 되고, 이것이 실리사이드보호막을 필요로 하는 이유가 된다.

도 15에 MOS 트랜지스터의 평면구성을 나타낸다. MOS 트랜지스터는 세장형상(細長形狀)의 게이트전극GE를 중앙에 배치하여, 그 단수방향(短手方向)의 양외측에 소스·드레인 영역SD가 배치된 구성으로 되어 있다. 일반적으로는 소스·드레인 영역SD와, 도시하지 않은 콘택트홀과의 접촉저항을 감소하기 때문에, 소스·드레인 영역SD의 표면에 실리사이드막SF를 형성하고 있지만, 보호회로C1을 구성하는 MOS 트랜지스터에서는 실리사이드막이 적합치 않은 상태를 초래하게 된다.

도 15에 표시하는 영역A의 확대 도면을 도 12에 표시한다. 실리사이드막SF는 일반적으로 다결정 구조이고, 도 16에 표시한 바와 같이 대소의 실리사이드의 결정입자(結晶粒子)GR로 구성되어 있다. 따라서 결정입계(結晶粒界)에서는 각 입자(粒子)의 형상이 반영되어, 기복을 가지고 있다. 게이트전극GE의 단연부에 따른 실리사이드막SF의 단연부에서도 마찬가지이고, 도 16에 표시하는바와 같이, 게이트전극GE를 사이에 끼고 결정입자GR가 대향하고 있다. 이러한 구조에서, 서지전압이 인가되면, 게이트전극GE의 양측의 결정입자GR의 돌기부간(화살표시간)에 서지전류의 집중이 일어나, 그 부분이 집중적으로 파괴되어서 MOS 트랜지스터의 동작이 불량하게되어 보호회로로서의 기능이 상실된다. 이러한 이유로, 보호회로의 소스·드레인 영역의 표면에는 실리사이드막을 형성하지 않은 것으로 하고, 그 대신에, 실리사이드보호막 을 형성하는 것이다.

그러나, 보호회로 이외의 반도체집적회로, 예를 들면 인버터회로C2에서는, 소스·드레인 영역의 표면에는 실리사이드막을 형성할 필요가 있으며, 그것에는, 먼저 설명한바와 같이 실리사이드막의 형성에 앞서 실리사이드보호막의 제거 공정이 필요하게 된다.

B. 실시의 형태 2

B - 1. 장치구성

본 발명에 관한 실시의 형태 2로서, 도 17∼도 24를 사용하여 필드분리구조가 있는 반도체 장치M200의 제조공정을 설명하면서, 반도체 장치M200의 구성 및 특징적 작용효과에 관해서 설명한다. 또, 반도체 장치M200의 기본적인 구성에 관해서는 도 82를 사용하여 설명한 반도체 장치M90과 마찬가지이기 때문에, 동일한 구성에는 동일한 부호를 부착하고, 중복되는 설명은 생략한다. 또, 본 발명은 필드분리구조에 관한 것이기 때문에, 이후의 설명으로서는, 주로 필드 분리구조에 관한 구성에 관해서 언급한다.

B-2. 제조방법

우선, 도 17에 표시하는 바와 같이, 지지기판1과 매립산화막2로 구성되는 절연성 기판상의 SOI층3의 표면에, 산화막OF1, 질화막NF2, 불순물(예를 들면 인)이 도우프된 폴리실리콘층PS1, 산화막OF2를 차례로 형성하여 산화막OF2의 위에, 패터닝한 레지스트 마스크 R1을 형성한다.

여기서, 질화막NF2는 CVD 법에 의해 200Å의 두께로 형성한다. 또, 산화막OF1, 폴리실리콘층PS1, 산화막OF2의 두께 및 형성방법은 실시의 형태 1을 사용하여 설명한바와 동일하기 때문에 설명은 생략한다.

그리고, 도 18에 나타내는 공정에서, 레지스트 마스크 R1을 마스크로서 이방성에칭(드라이에칭)에 의해 산화막OF2를 선택적으로 제거하여, FS 상부 산화막41을 형성한다.

다음에, 레지스트 마스크 R1을 제거하고, FS 상부 산화막41을 마스크로서 이방성에칭(드라이에칭)에 의해 폴리실리콘층PS1을 선택적으로 제거하여 FS 전극5를 형성한다.

그리고, 도 19에 나타내는 공정에서, 질화막NF2, FS 상부 산화막41, FS 전극5를 덮도록 CVD 법에 의해 산화막OF3을 형성한다. 또, 산화막OF3의 두께는 1500∼2000Å이다.

그리고, 도 20에 표시하는 공정에서 이방성에칭(드라이에칭)에 의해 산화막OF3을 제거함으로써, FS 상부 산화막41 및 FS 전극5의 측면에 사이드월산화막42를 형성한다.

다음에, 도 21에 표시하는 공정에서, FS 전극5 및 사이드월산화막42의 하부에만 남도록 질화막NF2를 에칭 하여, FS 하부 질화막16(내산화성막)을 형성한다. 또, 질화막NF2의 에칭에는 예를 들면, 열인산에 의한 웨트에칭을 사용하기 때문에, 오버에칭에 의해, FS 하부 질화막16의 단연부는 사이드월산화막4의 단연부보다도 약간 후퇴하고 있다.

다음에, 도 22에 나타내는 공정에서 FS 하부 질화막16의 하부에만 남도록 산화막OF1을 에칭 하여, FS 게이트 산화막43을 형성한다. 또, 산화막OF1의 에칭에는 예를 들면, 불산열(HF)에 의한 웨트에칭을 사용하기 때문에, 오버에칭에 의해, FS 게이트 산화막43의 단연부는 FS 하부 질화막16의 단연부보다도 약간 후퇴하고 있다. 또, 이 후퇴량이 많으면, 후의 공정에서 게이트전극을 형성할 때에, 불필요한 폴리실리콘층이 잔사로서 남기 때문에, 웨트에칭 시간이 될 수 있는 한 짧게 되도록 한다. 그 때문에는, 예를 들면, 산화막OF1의 두께를 질화막NF2의 1/2분, 예를 들면100Å정도로 설정한다.

다음에, 도 23에 표시하는 바와 같이, SOI층3의 표면에 게이트 산화막10이 되는 산화막OF4을 열산화법에 의해 형성한다. 산화막OF4의 형성에서, 산화제인 산소는 사이드월산화막42, FS 게이트 산화막43을 통과하나, FS 전극5의 하부에는 FS 하부 질화막16이 형성되어 있기 때문에, FS 전극5의 하면측이 산화되는 일은 없고, 산화에 의해서 FS 전극5의 실질적인 두께가 감소하는 비율이 저감한다. 또, FS 전극5의 단연부가 산화되지 않기 때문에, FS 전극5가 상방으로 휘어지는 형상으로 되는 것이 방지된다.

또, 사이드월산화막42하부의 SOI층3은 산화되지만, FS 전극5보다는 산화되기 어렵고, 또 사이드월산화막42의 하부에는 FS 하부 질화막16이 연장하고 있기 때문에, FS 게이트 산화막43의 단연부의 두께의 증가는 적다.

다음에, 산화막OF4 및 FS 절연층4의 상부에 CVD 법에 의해, 게이트전극6이 되는 폴리실리콘층PS2을 형성하여, 이방성에칭(드라이에칭)에 의해 폴리실리콘층PS2를 선택적으로 제거하여, 게이트전극6을 형성한다. 그리고, 게이트전극6을 마스크로서 산화막OF4을 선택적으로 제거함으로써, 게이트 산화막10을 형성한다.

이 때, 오버에칭에 의해 FS 상부 산화막41도 부분적으로 제거되어 3FS 상부 산화막41의 두께가 부분적으로 얇게 된다. 이 상태로, 게이트전극6의 측면에 소스·드레인 층내에 저도우프드레인층(이후, LDD 층이라 호칭)을 형성하기 위한 사이드월산화막61을 형성한다. 사이드월산화막61의 형성은 게이트전극6을 덮도록 산화막을 형성한 후, 이방성에칭(드라이에칭)에 의해 제거함으로써, 도 23에 표시하는바와 같이, 게이트전극6의 측면에 자기정합적으로 형성한다. 이 때, 오버에칭에 의해 FS 상부 산화막41이 또한 제거된다.

다음에, 실리사이드보호막 11을 전체면에 걸쳐서 형성된다. 그리고 이방성에칭(드라이에칭)에 의해 선택적으로 제거하는 것으로, 소정의 소스·드레인 층의 표면을 덮도록 하나, 그 때, 도 24에 표시한 바와 같이, 사이드월산화막42, FS 하부 질화막16, FS 게이트 산화막43의 측면에도 자기정합적으로 형성하는 것으로 된다. 이 실리사이드보호막 11의 형성에서, 오버에칭에 의해 FS 상부 산화막41이 또 제거되지만, FS 전극5는 평탄하기 때문에, FS 상부 산화막41이 부분적으로 매우 얇게 된다고 하는 상태, 혹은 부분적으로 거의 제거된다는 상태로는 되지 않는다.

이 상태에서, 게이트전극6의 상부표면 및 도시하지 않은 소스·드레인 층의 표면에 자기정합적으로 실리사이드막12를, 예를 들면 800Å의 두께로 형성하나, 실리사이드막은 산화막의 표면에는 형성되지 않기 때문에, 도 24에 표시하는바와 같이, 실리사이드막12가 FS 전극5의 상면에 형성되는 일은 없다.

B - 3. 특징적 작용 효과

이상 설명한 바와 같이, 반도체 장치M200에서는 실리사이드막12가 FS 전극5의 표면에 형성되는 것이 방지되기 때문에, 실리사이드막12가 박리하여 도전성의 더스트로되는 것이 방지되고, 반도체 장치상에 잔류하여, 반도체 장치의 동작특성에 악영향을 미치게 하는 것이 방지된다. 또, 실리사이드막12의 박리에 따라 FS 전극5가 부분적으로 상실되는 것으로 FS 전극5의 단선(斷線)이라는 상태의 발생이 방지된다.

B - 4. 변형예

도 17∼도 24를 사용하여 설명한 본 발명에 관한 실시의 형태 2에서는, 도 20에 나타내는 공정에서, 이방성에칭(드라이에칭)에 의해 산화막OF3을 제거하고, 도 21 및 도22에 나타내는 공정에서, 웨트에칭에 의해 질화막NF2 및 산화막OF1을 제거하는 예를 설명했다. 이 때, FS 상부 산화막41의 폭 치수를 FS 전극5의 폭 치수보다도 작게 형성해 놓는 것으로 이하에 설명하는 것과 같은 특징적 작용 효과를 얻을 수 있다.

또, FS 상부 산화막41의 폭 치수를 FS 전극5의 폭 치수보다도 약간 작게 형성하기 위한 공정은 실시의 형태 1에서 도 10을 사용하여 설명하고 있기 때문에, 중복되는 설명은 생략한다.

도 25에, 질화막NF2, FS 상부 산화막41, FS 전극5를 덮도록 산화막OF3을 형성한 상태를 나타낸다.

그리고, 도 26에 표시한 바와 같이, 산화막OF3을 드라이에칭에 의해 소정의 두께로 될 때까지 제거한다.

다음에, 도 27에 나타내는 공정에서, FS 전극5 및 사이드월산화막42의 하부에만 남도록 질화막NF2를 에칭하여, FS 하부 질화막16을 형성한다. 또, 질화막NF2의 에칭에는, 예를 들면, 열인산에 의한 웨트에칭을 사용하기 때문에, 오버에칭에 의해, FS 하부 질화막16의 단연부는 사이드월산화막4의 단연부보다도 약간 후퇴하고 있다.

다음에, 도 28에 나타내는 공정에서, FS 하부 질화막16의 하부에만 남도록 산화막OF1을 에칭하고, FS 게이트 산화막43을 형성한다. 또, 산화막OF1의 에칭에는 예를 들면, 불산열(HF)에 의한 웨트에칭을 사용하기 때문에, 오버에칭에 의해, FS 게이트 산화막43의 단연부는 FS 하부 질화막16의 단연부 보다도 약간 후퇴하고 있다.

이 산화막의 웨트에칭은 산화막OF3이 형성될 때의 이력을 역으로 더듬어서 진행한다. 이에 관해서는 실시의 형태 1에서 설명하고 있기 때문에 중복되는 설명은 생략한다. 산화막의 웨트에칭에 의해, 사이드월산화막42의 표면에, FS 상부 산화막41의 폭 치수와 FS 전극5의 폭 치수의 차이로 인한 단차를 반영하여, 완만한 단차가 형성하는 것으로 된다.

이와 같이, 사이드월산화막42의 표면에는 완만한 단차가 형성되어 있기 때문에 도 23을 사용하여 설명한 바와 같이, 게이트전극이 되는 폴리실리콘층을 형성하는 경우에 폴리실리콘층의 밀착성이 양호하게되어, 게이트 전극이 박리 되는 등의 문제를 해소할 수 있다.

C. 실시의 형태 3

C - 1. 장치구성

본 발명에 관한 실시의 형태 3으로서, 도 29∼도 38을 사용하여 필드분리구조를 가지는 반도체 장치M300의 제조공정을 설명하면서, 반도체 장치M300의 구성 및 특징적 작용효과에 관해서 설명한다. 또, 반도체 장치M300의 기본적인 구성에 관해서는, 도 82를 사용하여 설명한 반도체 장치M90과 마찬가지이기 때문에, 동일한 구성에는 동일한 부호를 부착하고, 중복되는 설명은 생략한다. 또, 본 발명은 필드분리구조에 관한 것이기 때문에, 이후의 설명에서는, 주로 필드분리구조에 관한 구성에 관해서 언급한다.

C - 2. 제조방법

우선, 도 29에 표시한 바와 같이, 지지기판1과 매립 산화막2로 구성되는 절연성기판상의 SOI층3의 표면에 산화막OF1, 불순물(예를 들면 인)이 도우프된 폴리실리콘층PS1, 산화막OF2, 질화막NF3을 차례로 형성하여, 질화막NF3의 위에 패터닝된 레지스트 마스크 R1을 형성한다.

여기서, 산화막OF1은 열산화법 또는 CVD 법에 의해 200Å의 두께로, 폴리실리콘층PS1은 CVD 법에 의해 500Å의 두께로, 산화막OF2는 CVD 법에 의해 1000Å의 두께로, 질화막NF3은 CVD 법에 의해 100Å의 두께로 형성된다. 또, 위에 나타내는 각층의 두께는 일례이고, 질화막NF3은 100∼1000Å의 범위이면 된다. 또, 다른 막의 두께의 범위는 실시의 형태 1에서 설명하고 있기 때문에, 중복되는 설명은 생략한다.

그리고, 도 30에 나타내는 공정에서, 레지스트 마스크 R1을 마스크로서 이방성에칭(드라이에칭)에 의해, 질화막NF3, 산화막OF2, 폴리실리콘층PS1을 선택적으로 제거하여, 캡(cap)질화막17(제 1의 내산화성 막), FS 상부 산화막41, FS 전극5를 형성한다.

다음에, 레지스트 마스크 R1을 제거하여, 도 31에 나타내는 공정에서 산화막OF1, 캡질화막17, FS 상부 산화막41, FS 전극5를 덮도록 CVD 법에 의해 산화막OF3을 형성한다. 또, 산화막OF3의 두께는 1500∼2000Å이다.

그리고, 도 32에 나타내는 공정에서 이방성에칭(드라이에칭)에 의해 산화막OF3을 제거함으로써, 캡질화막17, FS 상부 산화막41 및 FS 전극5의 측면에 사이드월산화막42를 형성한다.

또, 사이드월산화막42의 두께는, 캡질화막17의 두께 분만큼 두껍게 형성된다. 따라서, 이하에 나타내는 산화막OF1의 에칭에서의 에칭마진을 얻을 수 있다.

그 후, 도 33에 나타내는 공정에서 산화막OF1을 제거한다. 산화막OF1은 소스·드레인 영역을 드라이에칭의 플라즈마에 바래지 않기 위한 보호막이기도 하며, 버퍼드HF(불산)(burffered hydrofluoric acid)를 사용한 웨트에칭으로 제거한다. 이 공정에 의해, 산화막OF1은 FS 전극5 및 사이드월산화막42의 하부에만 남고, FS 게이트 산화막43이 된다. 또, FS 상부 산화막41, 사이드월산화막42, FS 게이트 산화막43에 의해서 FS 절연층4가 구성된다.

여기서, 산화막OF3 및 OF1은 버퍼드HF에 의해 에칭 되지만, 질화막, 즉 캡질화막17은 버퍼드HF에 의해서는, 거의 에칭 되지 않기 때문에, FS 상부 산화막41의 두께가 감소하는 것이 방지된다. 따라서, 후의 공정에서 FS 상부 산화막41의 상부에 형성되는 게이트전극6과 FS 전극5 간의 기생용량이 증대하는 것이 방지되고, 또, 게이트전극6과 FS 전극5간의 전기적 절연을 충분히 유지할 수 있다.

또, 사이드월산화막42의 두께는 약간 감소하나, 원래, 사이드월산화막42는 캡질화막17의 분만큼 두껍게 형성되어 있기 때문에, 이 에칭으로 적정의 두께가 된다. 또, 사이드월산화막42가 후퇴한 분만, 캡질화막17이 FS 상부 산화막41의 상면에 돌출 하는 것으로 된다.

또, 버퍼드HF(불산)는 플루오르화수소(HF)와 플루오르화암모늄(NH₄F)의 혼합수용액이고, 희불산에 비하여 실리콘산화막의 에칭레이트가 안정하고 있다는 특징을 가지고 있다.

다음에, 도 34에 나타내는 공정에서 SOI층3의 표면에 게이트 산화막10을 이루는 산화막OF4를 열산화법에 의해 형성한다. 산화막OF4의 형성에서, 산화제인 산소는 사이드월산화막42, FS 게이트 산화막43을 통과하여, FS 전극5의 하면측을 산화하나, FS 상부 산화막41의 상면에는 캡질화막17이 형성되어 있기 때문에, FS 상부 산화막41의 상명측으로부터 산화제가 침입하는 것이 방지되어, FS 전극5의 상명측이 산화되는 비율이 감소하여, 산화에 의해서 FS 전극5의 실질적인 두께가 감소하는 비율이 감소한다.

또, FS 전극5의 하부에 도달한 산소에 의해서 FS 전극5는 그 단연부가 산화되어, 상방향으로 휘여진 형상이 된다. 이것은, 단연부 일수록 산화되는 비율이 많고, 중앙부에 가까이 갈수록 산화되는 비율이 작아지는 것에 기인되고 있다. 또, 사이드월산화막42 하부의 SOI층3도 산화하기 때문에 FS 게이트 산화막43의 D 단연부의 두께가 증가한 것으로 된다.

다음에, 도 35에 나타내는 공정에서, 산화막OF4, 캡질화막17 및 FS 절연층4의 상부에 CVD 법에 의해, 게이트전극6이 되는 폴리실리콘층PS2를 1000∼1500Å의 두께로 형성한다.

다음에, 도 36에 나타내는 공정에서 이방성에칭(드라이에칭)에 의해 폴리실리콘층PS2를 선택적으로 제거하여, 게이트전극6을 형성한다. 이 때, 캡질화막17에 대한 폴리실리콘층PS2의 에칭레이트를 크게 하도록, 에칭조건을 고른다, 예를 들면, 에칭온도와 에칭가스의 종류를 적당히 선택하는 것으로, 캡질화막17의 에칭을 방지하고, FS 상부 산화막41의 에칭을 방지할 수 있다.

계속해서, 게이트전극6을 마스크로서 산화막OF4를 선택적으로 제거함으로써, 게이트 산화막10을 형성한다.

다음에, 게이트전극6의 측면에 소스·드레인 층 내에 저도우프드레인층(이후, LDD 층이라 호칭)을 형성하기 위한 사이드월산화막61을 형성한다. 사이드월산화막61의 형성은, 게이트전극6을 덮도록 산화막을 형성한 후, 이방성에칭(드라이에칭)에 의해 제거함으로써, 게이트전극6의 측면에 자기정합적으로 형성한다.

이 때, 캡질화막17에 대한 산화막의 에칭레이트를 크게 하도록, 에칭조건을 선택한다. 예를 들면 에칭가스로서 불소계의 가스를 선택함으로써, 캡질화막17의 에칭을 방지하여, FS 상부 산화막41의 에칭을 방지할 수 있다.

다음에, 도 37에 나타내는 공정에서, 실리사이드보호막 11을 전체면에 걸쳐서 형성한다. 그 형성방법은 기판의 전체면에 걸쳐서 산화막을 형성한 후, 이방성에칭(드라이에칭)에 의해 선택적으로 제거함으로써, 소정의 소스·드레인 층의 표면을 덮도록 하나, 그 때, 도 38에 표시한 바와 같이, FS 절연층4의 측면(사이드월산화막42 및 FS 게이트 산화막43의 측면)에도 자기정합적으로 형성되는 것으로 된다. 이 실리사이드보호막 11의 형성에서도, 캡질화막17에 대한 산화막의 에칭레이트를 크게 하도록, 에칭조건을 선택하는 것으로, 캡질화막17의 에칭을 방지하고, FS 상부 산화막41의 에칭을 방지할 수 있다.

이 상태로, 게이트전극6의 상부 표면 및 도시하지 않은 소스·드레인 층의 표면에 자기정합적으로 실리사이드막12를, 예를 들면 800Å의 두께로 형성하나, FS 상부 산화막41의 상부에는 캡질화막17이 형성되어 있고, FS 상부 산화막41이 부분적으로 제거되어 FS 전극5의 표면이 노출하는 것은 없고, 실리사이드막12가 FS 전극5의 상면에 형성되는 일은 없다.

또, 실리사이드막12의 형성방법은 예를 들면 코발트(Co) 등의 금속 박막을 폴리실리콘층과 실리콘층의 표면에 퇴적한 후, 700℃의 온도 조건으로 열처리를 하여, 실리콘과 금속을 반응시켜 형성한다.

C-3. 특징적 작용 효과

이상 설명한 바와 같이, 반도체 장치M300에서는 FS 상부 산화막41의 상면에는 캡질화막17이 형성되어 있기 때문에, 제조과정에서 FS 상부 산화막41의 두께가 감소하는 것이 방지되기 때문에, 게이트전극6 과 FS 전극5간의 기생용량이 증대하는 것이 방지되고, 장치의 동작 속도의 저하를 방지할 수 있고, 또, 게이트전극6과 FS 전극5간의 전기적 절연을 충분히 유지할 수 있기 때문에 이들의 전극간의 단락 고장을 방지할 수 있다.

또, 캡질화막17의 존재로, FS 상부 산화막41의 상면측으로부터 산화제가 침입하는 것이 방지되며, FS 전극5의 상명측이 산화되는 비율이 감소하고, 산화에 의해서 FS 전극5의 실질적인 두께가 감소하는 비율이 감소하기 때문에, FS 전극5의 전기저항의 증가를 억제할 수 있다.

또, 반도체 장치M300에서는, 실리사이드막12가 FS 전극5의 표면에 형성되는 것이 방지되기 때문에 실리사이드막12가 박리되여 도전성의 더스트로 되는 것이 방지되고, 반도체 장치상에 잔류하여, 반도체 장치의 동작특성에 악영향을 미치게 하는 것이 방지된다. 또, 실리사이드막12의 박리에 따라서 FS 전극5가 부분적으로 상실되는 것으로 FS 전극5의 단선이라는 상태의 초래가 방지되어, 장치 동작할 때에 충분한 필드분리 효과를 얻을 수 있다.

C - 4. 변형예

도 29∼도 38을 사용하여 설명한 본 발명에 관한 실시의 형태 3에서는, 캡질화막으로서 질화막을 사용하는 예에 관해서 설명했지만, 질화막 대신에 산화 질화막(SiON)을 사용해도, 상기와 같은 작용 효과를 얻을 수 있다.

산화 질화막은 SiO₂와 Si₃N₄의 중간적인 성질을 가진 절연물이고, CVD법, 혹은 Si₃N₄의 열산화에 의해 형성한다.

D. 실시의 형태 4

D -1. 장치구성

본 발명에 관한 실시의 형태 4로서, 도 39∼도 42를 사용하여 필드 분리구조를 가지는 반도체 장치M400의 제조공정을 설명하면서, 반도체 장치M400의 구성 및 특징적 작용 효과에 관해서 설명한다. 또, 반도체 장치M400의 기본적인 구성에 관해서는, 도 82를 사용하여 설명한 반도체 장치M90과 마찬가지이기 때문에, 동일한 구성에는 동일한 부호를 부착하여, 중복되는 설명은 생략한다. 또, 본 발명은 필드분리구조에 관한 것이기 때문에, 이후의 설명에서는, 주로 필드분리구조에 관한 구성에 관해서 언급한다.

또, 도 29∼도 38을 사용하고 설명한 본 발명에 관한 실시의 형태 3과 동일한 구성에 관하해서는 동일한 부호를 부착하여, 중복되는 설명은 생략한다.

D-2. 제조방법

우선, 도39에 표시한 바와 같이, 지지기판1과 매립산화막2로 구성되는 절연성기판상의 SOI층3의 표면에, 산화막OF1, 질화막NF4, 불순물(예를 들면 인)이 도우프된 폴리실리콘층PS1, 산화막OF2, 질화막NF3을 차례로 형성하여, 질화막NF3의 위에 패터닝된 레지스트 마스크 R1을 형성한다.

여기서, 질화막NF3 및 NF4는 CVD 법에 의해 100Å의 두께로 형성된다. 또, 상기 질화막NF3 및 NF4의 두께는 일례이며 100∼1000Å의 범위이면 된다. 또, 다른 막의 두께의 범위는 실시의 형태 1에서 설명하고 있기 때문에, 중복되는 설명은 생략한다.

그리고, 레지스트 마스크 R1을 마스크로서 이방성에칭(드라이에칭)에 의해 질화막NF3, 산화막OF2, 질화막NF4, 폴리실리콘층PSl을 선택적으로 제거하고, 캡질화막17(제 1의 내산화성막), FS 상부 산화막41, FS 상부 질화막18(제 2의 내산화성막), FS 전극5를 형성한다.

다음에, 레지스트 마스크 R1을 제거하고, 산화막OF1, 캡질화막17, FS 상부 산화막41, FS 상부 질화막18, FS 전극5를 덮도록 CVD 법에 의해, 두께1500∼2000Å의 산화막을 형성한다. 그 후, 이방성에칭(드라이에칭)에 의해 해당 산화막을 제거함으로써, 도 40에 표시한 바와 같이, 캡질화막17, FS 상부 산화막41, FS 상부 질화막18 및 FS 전극5의 측면에 사이드월산화막42를 형성한다.

또, 사이드월산화막42의 두께는 캡질화막17 및 FS 상부 질화막18의 두께 분만큼 두껍게 형성된다. 따라서, 이하에 나타내는 산화막OF1의 에칭에서의 에칭 마진을 얻을 수 있다.

그 후, 도 41에 나타내는 공정에서 산화막OF1을 제거한다. 산화막OF1은 소스·드레인 영역을 드라이에칭의 플라즈마에 배래지 않기 위한 보호막이기도 하여, 버퍼드HF(불산)을 사용한 웨트에칭에 의해 제거한다. 이 공정에 의해, 산화막OF1은 FS 전극5 및 사이드월산화막42의 하부에만 남아, FS 게이트 산화막43으로된다. 또, FS 상부 산화막41, 사이드월산화막42, FS 게이트 산화막43에 의해서 FS 절연층4가 구성된다.

여기서, 산화막OF3 및 OF1은 버퍼드HF에 의해 에칭 되지만, 질화막, 즉 캡질화막17은 버퍼드HF에 따라서는, 거의 에칭 되지 않기 때문에 FS 상부 산화막41의 두께가 감소되는 것이 방지된다. 따라서, 후의 공정에서 FS 상부 산화막41의 상부에 형성되는 게이트전극6과 FS 전극5간의 기생용량이 증대하는 것이 방지되며, 또, 게이트전극6과 FS 전극5간의 전기적 절연을 충분히 유지할 수 있다.

또, 사이드월산화막42의 두께는 약간 감소하나, 원래 사이드월산화막42는 캡질화막17의 분만 두껍게 형성되어 있기 때문에 이 에칭으로 적정한 두께가 된다. 또, 사이드월산화막42가 후퇴한 분만, 캡질화막17이 FS 상부 산화막41의 상면에 돌출 하게 된다.

다음에, SOI층3의 표면에 게이트 산화막10으로되는 산화막을 열산화법에 의해 형성한다. 이 산화막의 형성에서, 산화제인 산소는 사이드월산화막42, FS 게이트 산화막43을 통과하여, FS 전극5의 하면측을 산화하나, FS 상부 산화막41의 상면에는 캡질화막17이 형성되고 또, FS 전극5의 상면에는 FS 상부 질화막18이 형성되어 있기 때문에, FS 상부 산화막41의 상명측으로부터 산화제가 침입하는 것이 방지되어, 가령, 산화제가 침입해도 FS 전극5의 상명측이 산화되는 것이 방지된다.

또, FS 전극5의 하부에 도달한 산소에 의해서 FS 전극5는 그 단연부가 산화되어, 상방으로 휘어진 형상이 된다. 이것은, 단연부 일수록 산화되는 비율이 많으며, 중앙부에 가까이 갈수록 산화되는 비율이 작아지는 것에 기인되고 있다. 또, 사이드월산화막42 하부의 SOI층3도 산화하기 때문에, FS 게이트 산화막43의 단연부의 두께가 증가하는 것으로 된다.

이후의 공정은 본 발명에 관한 실시의 형태 3에서 도 35∼도 38을 사용하여 설명한 공정과 마찬가지이며, 게이트전극6을 선택적으로 형성하는 공정, 게이트전극6의 측면에 사이드월산화막61을 형성하는 공정, 실리사이드보호막 11을 선택적으로 형성하는 공정, 실리사이드막12를 선택적으로 형성하는 공정을 거쳐서, 도 42에 나타내는 반도체 장치M400을 얻는다.

D - 3. 특징적 작용 효과

이상 설명한바와 같이, 반도체 장치M400에서는 캡질화막17의 존재로, FS 상부 산화막41의 두께가 감소하는 것이 방지되는 작용효과 및 실리사이드막12가 FS 전극5의 표면에 형성되는 것이 방지되는 작용효과에 관해서는 실시의 형태 3과 마찬가지나, FS 전극5의 상면에는 FS 상부 질화막18이 형성되어 있기 때문에, FS 전극5의 상면측이 산화되는 것이 방지되어, 산화에 의해서 FS 전극5의 실질적인 두께가 감소하는 비율을 또 감소할 수 있다.

또, 캡질화막 및 FS 상부 질화막에서는, 질화막 대신에, 산화 질화막(SiON)을 사용해도 무관한 것은 말할 필요도 없다.

E. 실시의 형태 5

E - 1. 장치구성

본 발명에 관한 실시의 형태 5로서, 도 43∼도 45를 사용하여 필드 분리구조가 있는 반도체 장치M500의 제조공정을 설명하면서, 반도체 장치M500의 구성 및 특징적 작용효과에 관해서 설명한다. 또, 도 29∼도 38을 사용하여 설명한 본 발명에 관한 실시의 형태 3과 동일한 구성에 관해서는 동일한 부호를 부착하여, 중복되는 설명은 생략한다.

E-2. 제조 방법

도 43에 나타내는 공정에서 캡질화막17(제 1의 내산화성막) 및 FS 절연막4의 상부로부터 질소(N)이온의 주입을 행하는 것으로, 도 44에 표시한 바와 같이, 적어도 사이드월산화막42의 표면에 질화막에 가까운 구성의 측벽보호막19(제 2의 내산화성막)를 형성한다. 또, 도 43에 나타내는 구성에 도달하기까지의 공정은 실시의 형태 3에 있어서, 도 29∼도 33을 사용하여 설명한 공정과 동일하기 때문에, 중복되는 설명은 생략한다.

여기서, 질소(N)이온의 주입 조건은 에너지가 20∼60keV에서, 주입후의 밀도가 1×10¹⁴∼1×l0²⁰/cm³이 되도록 행한다. 이와 같이 해서 형성된 측벽보호막19는 질화막과 같이 산소의 통과를 방해하는 특성을 가지고 있다.

다음에, SOI층3의 표면에 게이트 산화막10이 되는 산화막을 열산화법에 의해 형성한다. 이 산화막의 형성에서, 산화제인 산소는 캡질화막17도 측벽보호막19도 통과할 수 없기 때문에, FS 전극5의 상명측 및 하면측은 산화되지 않는다. 유일하게, FS 게이트 산화막43의 단연부의 측면으로부터 산소가 침입하나, 그 량은 얼마 안되어, FS 전극5를 산화하는데는 미흡하다.

또, 상방으로부터의 질소 이온의 주입에 덧붙여, 경사방향으로 부터도 질소 이온을 주입하는 것으로, FS 게이트 산화막43의 단연부 측면에도, 질화막에 가까운 구성의 보호막을 형성하는 것으로, 산소의 침입을 극력 방지하고, FS전극5의 산화를 방지할 수 있다.

따라서, FS 전극5의 단연부가 상방향으로 휘어진 형상으로 되는 것이 방지됨과 동시에, FS 전극5의 실질적인 두께가 감소하는 것이 방지된다.

이후의 공정은 본 발명에 관한 실시의 형태 3에서 도 35∼도 38을 사용하여 설명한 공정과 마찬가지이며, 게이트전극6을 선택적으로 형성하는 공정, 게이트전극6의 측면에 사이드월산화막61을 형성하는 공정, 실리사이드보호막 11을 선택적으로 형성하는 공정, 실리사이드막12를 선택적으로 형성하는 공정을 거쳐서, 도 45에 나타내는 반도체 장치M500을 얻는다.

E - 3. 특징적 작용 효과

이상 설명한 바와 같이, 반도체 장치M500에서는 캡질화막17의 존재로, FS 상부 산화막41의 두께가 감소되는 것이 방지하는 작용효과 및 실리사이드막12가 FS 전극5의 표면에 형성되는 것이 방지하는 작용효과에 관해서는 실시의 형태 3과 마찬가지나, 캡질화막17 및 측벽보호막19의 존재로 나타내는 다른 작용효과를 얻을 수 있다.

즉, FS 전극5의 상면 측 및 하면 측이 산화되는 것이 방지되어, FS 전극5의 단연부가 상방향으로 휘어진 형상으로 되는 것이 방지되기 때문에, 부분적으로 게이트전극6과의 거리가 좁게 되어 게이트전극6간의 기생용량의 증대와, 절연파괴가 방지된다.

또, 산화에 의해서 FS 전극5의 실질적인 두께가 감소하는 것이 방지되기 때문에, FS 전극5의 전기저항의 증가를 방지할 수 있다.

또, 측벽보호막19의 존재로, 게이트전극6의 형성공정, 사이드월산화막61의 형성공정, 실리사이드보호막 11의 형성공정에서, 오버에칭으로 사이드월산화막42가 부분적으로 제거되는 것을 방지할 수 있다.

E-4. 변형예1

이상 설명한 실시의 형태 5에서는, 질소 이온 주입으로, 사이드월산화막42의 표면에 질화막에 가까운 구성의 측벽보호막19를 형성하는 예에 관해서 설명했지만, 측벽보호막19 대신에, 사이드월 산화막42의 표면에 질화막으로 구성된 사이드 월표면질화막20(제 2의 내산화성막)을 형성하도록 해도 된다.

그 일례를, 도 46∼도 48을 사용하여 설명한다. 우선, 도 46에 표시한 바와 같이, FS 상부산화막41 및 FS 전극5의 측면에 사이드월산화막42를 형성한다. 이 때, 사이드월산화막42는 후에 형성하는 사이드월질화막20의 두께를 고려하여 FS 상부 산화막41의 측면을 완전히 덮지 않도록 해 놓는다. 또, 도 46에 나타내는 구성에 이르기까지의 공정은 실시의 형태 3에서, 도 29∼도 32를 사용하여 설명한 공정과 동일하기 때문에, 중복되는 설명은 생략한다.

다음에, 도 47에 나타내는 공정에서, 사이드월산화막42의 표면에 질화막으로 구성된 사이드월표면질화막20을 형성한다. 사이드월표면질화막20은 전체면에 걸쳐서, CVD 법에 의해, 예를 들면 두께가 1000Å정도의 질화막을 형성한 후, 이방성 에칭에 의해, 사이드월산화막42의 표면 이외의 질화막을 제거함으로써 얻을 수 있다.

그 후, 도 48에 나타내는 공정에서 산화막OF1을 버퍼드HF(불산)을 사용한 웨트에칭으로 제거한다. 이 공정에 의해 산화막OF1은 FS 전극5 및 사이드월산화막42의 하부에만 남아, FS 게이트 산화막43으로 된다.

여기서, 산화막OF1은 버퍼드HF에 의해 에칭되지만, 질화막, 즉 캡질화막17 및 사이드월표면질화막20은 버퍼드HF로서는, 거의 에칭되지 않기 때문에, FS 상부 산화막41 및 사이드월산화막42의 두께가 감소하는 것이 방지된다.

E-5. 변형예2

또, 이상의 설명에서는 사이드월 표면 질화막20의 형성에서, 두께가 1000Å정도의 질화막을 형성하는 예에 관해서 설명했지만, 질화막의 두께는 더 얇아도 된다.

그 일례를, 도 49∼도 52를 사용하여 설명한다. 우선, 도 49에 표시한 바와 같이, 캡질화막17, FS 상부 산화막41 및 FS 전극5의 측면에 사이드월산화막(제 2의 산화막)42A를 형성한다. 또, 도 49에 나타내는 구성에 이르기까지의 공정은 실시의 형태 3에서, 도 29∼도 32를 사용하여 설명한 공정과, 거의 동일하기 때문에, 중복되는 설명은 생략한다. 단, 이 경우의 사이드월산화막42A는, 실시의 형태 1∼4에서 설명한 사이드월산화막42에 비하여, 그 두께는 얇게 형성되어 있다.

다음에, 도 50에 나타내는 공정에서 전체면에 걸쳐서, CVD 법에 의해 예를 들면 두께가 200∼300Å정도의 질화막NF5를 형성한다.

그 후, 도 51에 나타내는 공정에서, 이방성에칭에 의해 사이드월산화막42A의 표면 이외의 질화막NF5를 제거하는 것으로, 사이드월표면질화막20A(제 2의 내산화성막)를 얻을 수 있다.

그 후, 도 52에 나타내는 공정에서 산화막OF1을 버퍼드HF(불산)을 사용한 웨트에칭에 의해 제거한다. 이 공정에 의해, 산화막OF1은 FS 전극5 및 사이드월산화막42A의 하부에만 남아 FS 게이트 산화막43이 된다.

여기서, 산화막OF1은 버퍼드HF에 의해 에칭되지만, 질화막, 즉 캡질화막17 및 사이드월표면질화막20A는 버퍼드HF에 의해서는, 거의 에칭 되지 않기 때문에, FS 상부 산화막41 및 사이드월 표면 산화막42A의 두께가 감소하는 것이 방지된다.

F. 실시의 형태 6

F-1. 장치구성

본 발명에 관한 실시의 형태 6으로서, 도 53∼도 57을 사용하여 필드분리구조를 가지는 반도체 장치M600의 제조공정을 설명하면서, 반도체 장치M600의 구성 및 특징적 작용 효과에 관해서 설명한다. 또, 반도체 장치M600의 기본적인 구성에 관해서는, 도82를 사용하여 설명한 반도체 장치M90과 마찬가지이기 때문에, 동일한 구성에는 동일한 부호를 부착하고 중복되는 설명은 생략한다. 또, 본 발명은 필드분리구조에 관한 것이기 때문에, 이후의 설명에서는 주로 필드분리구조에 관한 구성에 관해서 언급한다.

F - 12. 제조방법

우선, 도 53에 표시한 바와 같이, 지지기판1과 매립산화막2로 구성되는 절연성 기판상의 SOI층3의 표면에, 질화막NF6, 불순물(예를 들면 인)이 도우프된 폴리실리콘층PS1, 질화막NF7을 차례로 형성하며, 질화막NF7위에, 패터닝된 레지스트 마스크 R1을 형성한다.

여기서, 질화막NF6 및 NF7은 CVD 법에 의해 각각 200Å및 300Å의 두께로 형성한다. 또, 질화막NF6 및 NF7의 두께의 범위는 100∼1000Å이면 된다. 또, 폴리실리콘층PS1의 두께 및 형성 방법은 실시의 형태 1을 사용하여 설명한 것과 동일하기 때문에 설명은 생략한다.

다음에, 도 54에 나타내는 공정에서 질화막NF7 및 폴리실리콘층PS1을 선택적으로 제거하여 FS 상부 질화막21(제 1의 내산화성 막) 및 FS 게이트전극55를 형성한다. 여기서, 질화막NF6을 남기는 것은 에칭에 의한 SOI층3의 대미지(damage)를 감소하기 위해서이다.

다음에, 레지스트 마스크 R1을 제거한 후, 도 55에 나타내는 공정에서 질화막NF6, FS 상부 질화막21 및 FS 게이트전극5를 덮도록, 질화막NF8을 CVD 법에 의해 형성한다.

다음에, 도 56에 나타내는 공정에서, 질화막NF8 및 NF6을 이방성드라이에칭에 의해 제거함으로써, FS 상부 질화막21 및 FS 게이트전극5의 측면에 사이드월 질화막22(제 2의 내산화성막)가 형성되어 사이드월 질화막22 및 FS 전극5의 하부에 FS 게이트 질화막23이 형성하는 것으로 된다.

이 때, 오버에칭에 의해 사이드월 질화막22의 단연부 근방의 SOI층3이 도려내어저, 구덩이DP가 형성하는 것으로 된다. 또, FS 상부 질화막21, 사이드월 질화막22 및 FS 게이트질화막23으로 FS 절연막4A가 구성된다.

다음에, SOI층3의 표면에 게이트 산화막을 형성하는데 앞서서, SOI층3의 표면에 형성된 자연산화막을 웨트에칭에 의해 제거하나, 이 때, 에칭제로서 예를 들면 버퍼드HF를 사용하면, 산화막은 에칭 되지만, 질화막, 즉 FS 절연막4A(FS 상부 질화막21, 사이드월 질화막22 및 FS 게이트질화막 23)은 버퍼드HF에 따라서는, 거의 에칭되지 않기 때문에, FS 절연막4A의 두께가 감소하는 것이 방지된다.

그 때문에, 사이드월 질화막22가 후퇴하고, 사이드월 질화막22의 주위에 에지부가 형성되는 것이 방지되며, 에지부 때문에 발생하는 게이트 산화막의 파손 등을 방지할 수 있고 게이트 산화막에 대한 신뢰성을 향상할 수 있다.

또, FS 전극5가 질화막에 의해서 덮어져 있기 때문에, 상기 웨트에칭의 영향을 받지 않고 FS 전극5의 두께가 얇게 되는 것을 방지할 수 있다.

또, 사이드월 질화막22 형성후, 즉 드라이에칭 후에 질소가스(N₂)분위기에서, 600∼1200℃의 온도 영역에서 10∼60분의 전기로(電氣爐)어닐링을 해도 된다. 또, 1000∼1200℃정도의 온도영역에서, 10∼60초간 행하는 단시간 어닐링과, 상기 전기로 어닐링을 조합해도 된다. 이 어닐링의 목적은 사이드월 질화막22의 형성에 따르는 기판 표면의 에칭 대미지를 회복하는 것에 있다.

또, 에칭 대미지의 제거에, CF₄를 주성분으로 하는 케미컬 드라이에칭을 행하여, SOI층3의 표면을 10∼300Å정도 에칭해도 된다. 통상, 이 케미컬 에칭에서는 실리콘을 에칭 하면서 실리콘 산화막을 퇴적하여 에칭이 진행한다. 그 때문에, 퇴적한 실리콘산화막의 웨트에칭 공정이 필요하게 되지만, FS 절연막4A는 버퍼드HF 등의 에칭제에 대하여 내성이 있기 때문에 제거되지 않는다.

다음에, SOI층3의 표면에 게이트 산화막10이 되는 산화막을 열산화법에 의해 형성한다. 이 산화막의 형성에서, 산화제인 산소는 FS 상부 질화막21, 사이드월 질화막22 및 FS 게이트질화막23을 통과할 수 없기 때문에, FS 전극5의 상명측 및 하면측은 산화되지 않는다.

따라서, FS 전극5의 단연부가 상방향으로 휘어진 형상으로 되는 것이 방지되는 동시에, FS 전극5의 실질적인 두께의 감소가 방지된다.

이후의 공정은, 본 발명에 관한 실시의 형태 3에서 도 35∼도 38을 사용하여 설명한 공정과 마찬가지이며, 게이트전극6을 선택적으로 형성하는 공정, 게이트전극6의 측면에 사이드월산화막61을 형성하는 공정, 실리사이드보호막 11을 선택적으로 형성하는 공정, 실리사이드막12를 선택적으로 형성하는 공정을 거쳐서, 도 57에 나타내는 반도체 장치M600을 얻는다.

또, 이상의 설명에서는 FS 상부 질화막21의 두께를 300Å으로 했지만, 게이트전극6과의 사이의 기생용량의 감소와, 절연파괴를 방지할 필요가 있는 경우에는, 그 두께를 1000Å정도로 하면 된다.

또, 상기 각 공정에서, FS 상부 질화막21에 대한 오버에칭을 방지하는 것이 필요하다. 즉, 게이트전극6의 형성에서는, FS 상부 질화막21에 대한 게이트전극 재료(폴리실리콘)의 에칭레이트를 크게 하도록 에칭조건을 선택하여, 사이드월산화막61의 형성에서는, FS 상부 질화막21에 대한 산화막의 에칭레이트를 크게 하도록, 에칭 조건을 선택하고, 실리사이드보호막11의 형성에서는, FS 상부 질화막21에 대한 산화막의 에칭레이트를 크게 하도록 에칭조건을 선택한다.

F - 3. 특징적 작용 효과

이상 설명한 바와 같이, 반도체 장치M600에서는 FS 절연막4A가 질화막으로 구성되어 있기 때문에, 웨트에칭에 의한 자연산화막의 제거에서, 사이드월 질화막22의 주위에 에지부가 형성되는 것이 방지되며, 사이드월 질화막22가 후퇴하고, 에지부에 의해서 발생하는 게이트 산화막의 파손 등을 방지할 수 있고, 게이트 산화막에 대한 신뢰성을 향상할 수 있다.

또, 게이트 산화막10의 형성에 있어서, 산화제인 산소는 FS 상부 질화막21, 사이드월 질화막22 및 FS 게이트질화막23을 통과할 수 없기 때문에, FS 전극5의 상명측 및 하면측은 산화되지 않고, FS 전극5의 단연부가 상방으로 휘어진 형상으로 되는 것이 방지되기 때문에, 부분적으로 게이트전극6과의 거리가 좁게 되어, 게이트전극6과의 사이의 기생용량의 증대와 절연파괴가 방지된다.

또, 산화에 의해서 FS 전극5의 실질적인 두께가 감소되는 것이 방지되기 때문에, FS 전극5의 전기 저항의 증가를 방지할 수 있다.

또, FS 전극5의 상부에 FS 상부 질화막21을 형성하고 있기 때문에, 게이트전극6의 형성공정, 사이드월산화막61의 형성공정, 실리사이드보호막11의 형성공정에서, 각각 앞에서 설명한바와 같은 에칭조건을 선택하는 것으로, 오버에칭에 의해 FS 상부 질화막21이 제거되는 것이 방지되기 때문에, 게이트전극6과 FS 전극5간의 기생용량이 증대하는 것이 방지되며, 장치의 동작속도의 저하를 방지할 수 있고, 또, 게이트전극6과 FS 전극5간의 전기적 절연을 충분히 유지할 수 있기 때문에, 이들의 전극간의 단락 고장을 방지할 수 있다.

또, 상기 에칭 조건을 고르는 것으로, 게이트전극6의 형성공정, 사이드월산화막61의 형성공정, 실리사이드보호막11의 형성공정에서, 오버에칭에 의해 사이드월 질화막22가 부분적으로 제거되는 것을 방지할 수 있다.

또, FS 전극5가 노출되는 것이 방지되기 때문에, 실리사이드막12가 FS 전극5의 표면에 형성되는 것이 방지되기 때문에, 실리사이드막12가 박리 하여 도전성의 더스트로되는 것이 방지되고, 반도체 장치상에 잔류하여, 반도체 장치의 동작특성에 악영향을 미치게 하는 것이 방지된다. 또, 실리사이드막12의 박리에 따라 FS 전극5가 부분적으로 상실되는 것으로 FS 전극5의 단선이라는 상태의 초래가 방지되어 장치동작 시에 충분한 필드분리 효과를 얻을 수 있다.

F-4. 변형예

이상 설명한 본 발명에 관한 실시의 형태 6에서는 도 54 및 도 55를 사용한 설명에서는 레지스트 마스크 R1을 사용하여, FS 상부 질화막22 및 FS 전극5를 동시에 형성하는 예에 관해서 설명했지만, 레지스트 마스크 R1로 FS 상부 질화막22만을 패터닝하고, 나머지의 막에 관해서는 FS 상부 질화막22를 마스크로서 패터닝해도 된다.

이와 같이 함으로써, 레지스트 마스크 R1을 사용한 경우에 생기는 좋지 않은 상태를 감소할 수 있다. 즉, 레지스트 마스크 R1을 사용하면, 레지스트 마스크 R1로부터 방출되는 불순물이 그 하부의 막의 측벽에 부착하여, 해당 막의 폭 치수가 커지는 현상이 발생한다. 이것을 다층에 걸쳐서 반복하면, 다층구조의 단면 형상이 계단 모양으로 되어, 레지스트 마스크 R1의 형상이 정확히 반영될 수 없다는 가능성이 있었다. 그러나, 레지스트 마스크 R1의 사용을 제한함으로써, 이러한 좋지 않은 상태의 발생을 감소할 수 있다.

또, 도 54 및 도 55를 사용한 설명에서는 질화막NF6을 제거하는 것 없이, 사이드월 질화막22가 되는 질화막NF8을 CVD 법에 의해 형성하는 예에 관해서 나타내었지만, FS 게이트질화막23을 형성한 후에, 사이드월 질화막22가 되는 질화막NF8을 형성해도 된다.

G. 실시의 형태 7

G-1. SOI 디바이스의 상세 설명

본 발명에 관한 실시의 형태 1∼6에서는 어느 것이나 SOI 기판상에 형성된 필드분리구조를 가지는 반도체 장치에 관해서 설명했지만, SOI 기판 대신에 벌크실리콘 기판을 사용해도 같은 작용효과를 얻을 수 있는 것은 말할 필요도 없다.

그러나, 이하에 설명하는 실시의 형태 7에 나타내는 발명은, SOI 기판에 형성된 필드분리구조를 가지는 반도체 장치에 적용하는 것으로, 특히 현저한 작용효과를 얻을 수 있는 것이다.

SOI 디바이스는 채널이 플로우팅 상태가 되는 구조를 가지고 있기 때문에, 기판부유효과(基板浮遊效果)(채널이 플로우팅이기 때문에 야기되는 현상)에 의해, 예를 들면 드레인 내압이 열화한다고 하는 문제점이 있다. 이 문제를 해결하기 위해서, 기판전극(보디콘택트전극)을 설치하여, 기판, 즉 채널의 전위를 고정하는 방법이 유효하다. 그리고, 보디콘택트전극을 설치하기 위한 구성으로서는, 필드분리구조를 가진 반도체 장치가 가장 적합하다.

도 58에 필드분리구조를 가지는 SOI 디바이스의 일례의 평면도를 나타낸다. 도 58에서, 평면시형상(平面視形狀)인 구형의 FS 전극110에 개구부OP1이 설치되고, 그 곳이 MOS 트랜지스터의 활성영역으로 되어있다. 그리고, 해당 활성영역을 2분하도록 MOS 트랜지스터의 게이트전극210이 형성되어 있다. 게이트전극210의 양측면의 외측에 위치하는 활성영역은 각각, S/D 영역310이 되는 영역이다. 또, S/D 영역310에는 콘택트홀510이 접속되는 구성으로 되어있다.

또, 게이트전극210의 긴쪽 방향의 단연부는 FS 전극110상에 까지 연장하여, 해당 단연부에는, 콘택트홀510이 접속되는 구성으로 되어 있다.

또, 개구부OP1이란 별개에 개구부OP2가 설치되고, 거기에는 보디콘택트전극을 접속하기 위한 콘택트홀510이 접속되는 구성으로 되어있다.

여기서, 도 59 및 도 60에, 도 58에서의 A-A 선 및 B-B 선에서의 단면구성을 각각 나타낸다.

도 59에서, FS 전극110은 SOI 기판OB의 위에 형성되어 있다. SOI 기판OB는 실리콘 기판 SB와, 그 상부에 형성된 매립 산화층OX로 구성되는 절연성기판과, 그 절연성기판 위에 형성된 SOI 층(실리콘의 단결정층)SL로서 구성되어 있다. 그리고 FS 전극110은 SOI 층SL의 표면에 접하여 형성된 FS 게이트 산화막111, 그 FS 게이트 산화막111의 상부에 차례로 형성된 FS 하부 질화막112, 폴리실리콘층113, FS 상부 질화막114, FS 상부 산화막115를 구비하고 있으며, 이들의 측면에는 사이드월산화막116이 형성되어 있다.

또, 이 SOI 기판OB는 SIMOX 법으로 형성된 것이라도 웨이퍼 당기는 방식으로형성된것, 또 어떤 형성방법으로 형성된 SOI 기판이라도 관계없다.

그리고, FS 전극110의 상부에는 부분적으로 폴리실리콘층212가 형성되고, 그 폴리실리콘층212의 상부에는 살리사이드막(salicide film)213이 형성되어 있다.

또, FS 전극110에 설정된 개구부OP2의 저부의 SOI 층SL의 표면에는 보디콘택트전극이 되는 살리사이드막213이 형성되어, FS 전극110 및 개구부OP2를 덮도록 층간 절연막910이 형성되어 있다. 그리고, 개구부OP2의 살리사이드막213의 상부 및 폴리실리콘층212상의 살리사이드막213의 상부에는 층간 절연막910을 관통하고 콘택트홀510이 형성되어 있다.

도 60에 있어서, 2개의 FS 전극110 간의 SOI 층SL의 표면에는 게이트 산화막211이 형성되어, 그 게이트 산화막211상부로부터 FS 전극110의 일부의 상부를 덮도록 폴리실리콘층212가 형성되어 있다. 그리고, 폴리실리콘층212의 상부에는 살리사이드막213이 형성되어 있다.

FS 전극110 및 게이트전극210의 상부에는 층간 절연막910이 형성되어, 폴리실리콘층212의 단연부는 층간 절연막910을 관통하고 콘택트홀510이 형성되어 있다.

여기서, 도 58에 나타내는바와 같은 구성의 반도체 장치에서, 기판전위의 고정이 얼마만큼 확실히 할 수 있는가는, 트랜지스터의 채널과 보디콘택트전극간의 저항치로 결정된다. 즉, FS 전극의 하부의 SOI 층의 저항치로 결정하게 된다.

또, FS 전극의 하부의 SOI 층의 저항치는 SOI 층의 막 두께와, 그 불순물 농도 및 트랜지스터의 채널과 보디콘택트전극간의 거리에 좌우된다. 즉, 도 58에서의 SOI 층SL의 막 두께와 그 불순물 농도 및 살리사이드막213으로부터 폴리실리콘층212의 하부의 SOI층 SL까지의 거리에 좌우된다. 또, 도 58에서는, 개구부OP2의 단연부와 게이트전극210의 본체부와의 최단 거리L을 트랜지스터의 채널과 보디콘택트전극간의 거리로 하고 있다.

FS 전극의 하부의 SOI 층의 저항치를 감소하기 위해서는 상기 최단 거리L을 될 수 있는 한 짧게 하는 것도 필요하지만, 장치구성의 관계상 그것이 어려운 경우에는, SOI 층SL의 막 두께를 두껍게 하든지, SOI 층SL의 불순물 농도를 높이는 것으로 한다.

그러나, 트랜지스터 특성의 최적화를 위해서, SOI 층SL의 막 두께에는 제한이 있다. 예를 들면, 약1000Å정도로 할 필요가 있다.

또, SOI 층SL의 불순물 농도는 채널영역의 농도에 맞혀서 설정되기 때문에, 고농도로 설정할 수 없다.

그러나, 이하에 설명하는 본 발명에 관한 실시의 형태 7에서는 이들의 조건을 충족시킨 후에, FS 전극의 하부의 SOI 층의 저항치를 감소할 수 있는 것이다.

이하, 본 발명에 관한 실시의 형태 7로서, 도 61도∼도 63을 사용하여 필드분리구조를 가지는 반도체 장치M700의 제조공정을 설명하면서, 반도체 장치M700의 구성 및 특징적 작용 효과에 관해서 설명한다. 또, 반도체 장치M700의 기본적인 구성에 관해서는, 도 82를 사용하여 설명한 반도체 장치M90과 마찬가지이기 때문에, 동일한 구성에는 동일한 부호를 부착하고, 중복되는 설명은 생략한다. 또, 본 발명은 필드 분리구조에 관한 것이기 때문에, 이후의 설명에서는, 주로 필드분리구조에 관한 구성에 관해서 언급한다.

G - 2. 제조방법

도 61에 나타내는 구성에 이르기까지의 공정은 도 53∼도 55를 사용하여 설명한 본 발명에 관한 실시의 형태 7과 거의 마찬가지이기 때문에, 중복되는 설명은 생략한다. 또, 도 61에 나타내는 공정에서, 사이드월 질화막22의 단연부 근방의 SOI층3이 도려내어져 구덩이 DP가 형성되는 것도, 실시의 형태 6과 마찬가지이다.

또, SOI층3의 표면에 게이트 산화막을 형성하는데 앞서서, SOI층3의 표면에 형성된 자연산화막을 웨트에칭에 의해 제거하나, 이 때에, 사이드월 질화막22의 주위에 에지부가 형성되는 것이 방지되어, 에지부로 인하여 발생하는 게이트 산화막의 파손 등을 방지할 수 있고, 게이트 산화막에 대한 신뢰성을 향상할 수 있는 점도 실시의 형태 6과 마찬가지이다.

다음에, 도 62에 나타내는 공정에서 SOI층3의 표면에 희생산화막SO를 형성한다. 이 희생산화막SO는 CVD 법 또는 열 산화에 의해, 750∼1200℃의 온도 조건으로, 100∼500Å의 두께로 형성한다.

희생산화막SO를 형성하는 것으로 SOI층3의 표면의 실리콘이 소비되기 때문에, 희생산화막SO를 제거하면 실리콘이 소비된 분만큼 SOI층3의 표면이 후퇴하는 것이 된다. 이 현상을 적극적으로 이용하면, FS 전극5의 하부의 SOI층3의 두께는 두껍게, 채널영역의 SOI층3의 두께는 적정치로 할 수 있다.

즉, 도 62에서, 채널영역(도 62속에는 FS 전극5의 하부 이외의 SOI층3내)의 SOI층3의 두께는 L1인데 대하여, FS 전극5의 하부의 두께는 L1보다도 두꺼운 L2 로 되어있다.

여기서, SOI층3을 형성하는 공정에서는 SOI층3의 두께를 트랜지스터의 동작특성에 적합한 두께인 L1보다도 두꺼운 L2에 설정해 놓고, 희생산화막SO를 제거함으로써, 두께가 L1이 되도록 희생산화막SO의 두께를 설정하면 된다.

이와 같이 하는 것으로, 채널영역의 SOI층3의 두께는 적정치를 유지한다고 하는 조건을 충족시킨후, FS 전극5의 하부의 SOI층3의 두께를 두껍게 할 수 있어, FS 전극5의 하부의 SOI층3의 저항치를 감소할 수 있다.

다음에, 희생산화막SO를 웨트에칭에 의해 제거한 후, SOI층3의 표면에 게이트 산화막10이 되는 산화막을 열산화법에 의해 형성한다. 이 산화막의 형성에서, 산화제인 산소는 FS 상부 질화막21, 사이드월 질화막22 및 FS 게이트질화막23을 통과할 수 없기 때문에, FS 전극5의 상면측 및 하면측은 산화되지 않는다.

따라서, FS 전극5의 단연부가 상방향으로 휘어진 형상으로 되는 것을 방지하는 동시에, FS 전극5의 실질적인 두께가 감소하는 것이 방지된다.

또, 희생산화막SO의 제거에서, 희생산화막SO는 제거되지만, FS 절연막4A는 제거되지 않기 때문에, 사이드월 질화막22의 주위에 에지부가 형성되는 일도 없고 FS 전극5의 두께가 감소하는 일도 없다.

이후의 공정은 본 발명에 관한 실시의 형태 3에서 도 35∼도 38을 사용하여 설명한 공정과 마찬가지이며, 게이트 전극6을 선택적으로 형성하는 공정, 게이트전극6의 측면에 사이드월산화막61을 형성하는 공정, 실리사이드보호막 11을 선택적으로 형성하는 공정, 실리사이드막12를 선택적으로 형성하는 공정을 거쳐서, 도 63에 나타내는 반도체 장치M700을 얻는다.

G - 3. 특징적 작용 효과

이상 설명한 바와 같이 반도체 장치M700에서는, FS 절연막4A가 질화막으로 구성되어 있는 것으로 인한 작용효과에 관해서는 실시의 형태 6과 마찬가지이지만, 자연산화막의 제거 후에 노출한 SOI층3의 표면에 희생산화막SO를 형성함으로, 채널영역의 SOI층3의 두께는 적정치를 유지한다고 하는 조건을 만족시킨 후에, FS 전극5의 하부의 SOI층3의 두께를 두껍게 할 수 있어, FS 전극5의 하부의 SOI층3의 저항치를 감소할 수 있다.

G-4. 변형예

이상 설명한 실시의 형태 7에서는 자연산화막의 제거 후에 노출한 SOI층3의 표면에 희생산화막SO를 형성하고, 그 희생산화막SO를 제거하는것으로, 채널영역의 SOI층3의 두께는 적정치를 유지한다고 하는 조건을 충족시킨 후에, FS 전극5의 하부의 SOI층3의 두께를 두껍게 하는 예에 관해서 나타내었지만, 희생산화막SO를 이용하면, 채널영역의 SOI층3의 불순물 농도는 적정치를 유지한다고 하는 조건을 충족시킨 후에, FS 전극5의 하부의 SOI층3의 불순물 농도를 고농도로 설정하는 할수도 있다.

즉, 우선, FS 분리구조의 형성에 앞서, SOI층3내에 채널 영역에 적합한 농도보다도 높은 농도가 되도록 불순물을 주입한다. 예를 들면, NMOS 트랜지스터를 형성하는 경우에는 불순물로서 붕소(B)를 사용하여, 에너지10∼30KeV에서, 도우즈량이 1×10¹²∼5×l0¹³/cm²가 되는 조건으로 주입을 한다.

그 후, 소정의 공정을 지나서 도 61에 나타내는 구성을 형성하여, 도 62에 나타내는 공정에서, SOI층3의 표면에 희생산화막SO를 형성한다. 여기서, 희생산화막SO가 SOI층3L 속에 불순물을 흡수한다고 하는 작용을 적극적으로 이용하는 것으로, 채널영역(도 62속에서는 FS 전극5의 하부 이외의 SOI층3내)의 불순물 농도는 채널영역에 알맞은 농도에 설정하고, FS 전극5 하부의 SOI층3내의 불순물 농도는 FS 전극의 형성 전에 설정한 높은 농도(당초의 농도)를 유지한다고 하는 효과를 얻을 수 있다.

즉, 희생산화막SO에 의해서 SOI층3내의 불순물이 흡수되기 때문에, 채널영역에서는 불순물 농도가 FS 게이트전극의 형성 전에 설정한 농도보다도 낮게 된다. 여기서, 희생산화막SO 에의한 불순물의 흡수량을 고려하여, 채널영역에서는 불순물이 흡수되는 것으로 적정한 불순물 농도가 되도록 당초의 농도를 설정하여 놓으면 된다.

이와 같이, 희생산화막SO가 SOI층3속의 불순물을 흡수한다고 하는 작용을 적극적으로 이용하는 것으로, 채널영역의 불순물 농도는 적정치를 유지한다고 하는 조건을 충족시킨 후에, FS 전극5의 하부의 SOI층3내의 불순물 농도를 높게 할 수 있어, FS 전극5의 하부의 SOI층3의 저항치를 감소할 수 있다.

또, 희생산화막SO를 설치함으로, SOI층3의 표면에 단차를 설치하거나, SOI층3내의 불순물 농도를 조정한다고 하는 기술적 사상을, 실시의 형태 1∼5에서 설명한 반도체 장치Ml00∼M500의 구성에 적용해도 좋은 것은 말할 필요도 없다.

H. 실시의 형태 8

H-1. 장치구성

본 발명에 관한 실시의 형태 8로서, 도 64∼도 69를 사용하여 필드분리구조를 가지는 반도체 장치M800의 제조공정을 설명하면서, 반도체 장치M800의 구성 및 특징적 작용효과에 관해서 설명한다. 또, 반도체 장치M800의 기본적인 구성에 관해서는, 도 82를 사용하여 설명한 반도체 장치M90과 마찬가지이기 때문에, 동일한 구성에는 동일한 부호를 부착하고, 중복되는 설명은 생략한다. 또, 본 발명은 필드분리구조에 관한 것이기 때문에, 이후의 설명에서는, 주로 필드분리구조에 관한 구성에 관해서 언급한다.

H - 2. 제조방법

우선, 도 64에 표시한 바와 같이, 지지기판1과 매립산화막2로 구성되는 절연성 기판상의 SOI층3의 표면에, 산화막OF7, 질화막NF6, 불순물(예를 들면 인)이 도우프된 폴리실리콘층PS1, 질화막NF7을 차례로 형성하여, 질화막NF7의 위에, 패터닝된 레지스트 마스크 R1을 형성한다.

여기서, 산화막OF7의 두께는 100∼500Å정도이면 좋고, 열산화로 형성해도 CVD 법으로 형성해도 좋다. 또, 그 밖의 막에 관해서는, 실시의 형태 6에서 설명하고 있기 때문에 설명은 생략한다.

다음에, 도 65에 나타내는 공정에서, 질화막NF7 및 폴리실리콘층PS1을 선택적으로 제거하여, FS 상부 질화막21 및 FS 게이트전극5를 형성한다.

다음에, 레지스트 마스크 R1을 제거한 후, 도 66에 나타내는 공정에서, 질화막NF6, FS 상부 질화막21 및 FS 게이트전극5를 덮도록, 질화막NF8을 CVD 법에 의해 형성한다.

다음에, 도 67에 나타내는 공정에서 질화막NF8 및 NF6을 이방성에칭에 의해 제거함으로, FS 상부 질화막21 및 FS 게이트전극5의 측면에 사이드월 질화막22가 형성되어, 사이드월 질화막22 및 FS 전극5의 하부에 FS 게이트 질화막23이 형성하는 것으로 된다.

이 때, SOI층3상에는 산화막OF7이 남도록, 산화막에 대한 질화막의 에칭레이트가 높아지도록 에칭조건을 설정함으로, 오버에칭에 의해 사이드월 질화막22의 단연부 근방의 SOI층3이 도려내어지는 것을 방지한다. 또, FS 상부 질화막21, 사이드월 질화막22 및 FS 게이트질화막23으로 FS 절연막4A가 구성된다.

다음에, SOI층3의 표면에 게이트 산화막을 형성하는데 앞서, 산화막OF7을 웨트에칭에 의해 제거하여, FS 게이트질화막23의 하부에만 산화막OF7을 남기고, FS 하부산화막44를 형성한다. 이 때, 에칭제로서 예를 들면 버퍼드HF를 사용하면, 산화막은 에칭 되지만, 질화막, 즉 FS 절연막 4A(FS 상부 질화막21, 사이드월 질화막22 및 FS 게이트질화막23)는 버퍼드HF에 의해서는, 거의 에칭되지 않기 때문에, FS 절연막4A의 두께가 감소되는 것이 방지된다.

그 때문에, 사이드월 질화막22가 후퇴하고, 사이드월 질화막22의 주위에 에지부가 형성되는 것이 방지되며, 에지부로 인하여 발생하는 게이트 산화막의 파손 등을 방지할 수 있어, 게이트 산화막에 대한 신뢰성을 향상할 수 있다.

그리고, 도 68에 나타내는 공정에서, SOI층3의 표면에 게이트 산화막10이 되는 산화막OF4을 열산화법에 의해 형성한다. 이 산화막의 형성에서, 산화제인 산소는, FS 절연막4을 통과할 수 없기 때문에, FS 전극5의 상면측 및 하면측은 산화되지 않는다. 그러나, FS 하부 산화막44의 단연부에는 산소가 침입하여, SOI층3을 산화하고, 사이드월 질화막22의 하부에서 FS 하부 산화막44의 두께가 두껍게 된다. 그리고, 이러한 구성으로 하는 것으로, FS 전극의 신뢰성을 향상시킬 수 있다.

즉, 일반적으로, CVD 법으로 형성한 산화막(CVD 산화막)의 신뢰성(내절연성 등)은 열산화막보다 낮기 때문에, FS 게이트 산화막, 즉 FS 하부 산화막44를 CVD 법으로 형성하는 것에는 문제가 있었다. 그러나, 상술한바와 같이 사이드월 질화막22의 하부에서 FS 하부산화막44의 두께를 두껍게 함으로써, 전계의 집중이 발생하기 쉬운 단연부에 있어서도, 절연파괴가 방지되어, 열 산화막과 동등한 신뢰성을 얻을 수 있다.

이후의 공정은 본 발명에 관한 실시의 형태 3에 있어서 도 35∼도 38을 사용하여 설명한 공정과 같으며, 게이트전극6을 선택적으로 형성하는 공정, 게이트전극6의 측면에 사이드월산화막61을 형성하는 공정, 실리사이드보호막 11을 선택적으로 형성하는 공정, 실리사이드막12를 선택적으로 형성하는 공정을 거쳐서, 도 69에 나타내는 반도체 장치M800을 얻는다.

또, 상기 각 공정에서, FS 상부 질화막21에 대한 오버에칭을 막는 것이 필요하다. 즉, 게이트전극6의 형성에 있어서는, FS 상부 질화막21에 대한 게이트전극재료(폴리실리콘)의 에칭레이트를 크게 하도록 에칭조건을 선태가여, 사이드월산화막61의 형성에서는, FS 상부 질화막21에 대한 산화막의 에칭레이트를 크게 하도록, 에칭조건을 선택하며, 실리사이드보호막 11의 형성에서는, FS 상부 질화막21에 대한 산화막의 에칭레이트를 크게하도록, 에칭조건을 선택한다.

H-3. 특징적 작용 효과

이상 설명한 바와 같이, 반도체 장치M800에서는 FS 절연막4A가 질화막으로 구성되어 있는 것에 기인하는 작용 효과에 관해서는 실시의 형태 6과 같지만, FS 게이트질화막23의 하부에 FS 하부산화막44를 또한 구비하여, 사이드월 질화막22의 하부에서 FS 하부산화막44의 두께를 두껍게 함으로써, 전계의 집중이 발생하기 쉬운 단연부에 있어서도 FS 하부산화막44, 즉 FS 게이트 산화막의 절연파괴가 방지된다. 따라서, FS 하부 산화막44를 CVD 법으로 형성한 경우일지라도, 열 산화막과 동등한 신뢰성을 얻을 수 있다.

또, 본 실시의 형태에서는 SOI 기판을 사용한 예를 표시했지만, 벌크 실리콘 기판을 사용해도 무방하다. 또, FS 절연막4A를 산화 질화막(SiON)으로 구성해도 좋다.

I. 실시의 형태 9

I - 1. 장치구성

본 발명에 관한 실시의 형태 9로서, 도 70∼도 78을 사용하여 필드분리구조를 가지는 반도체 장치M900의 제조공정을 설명하면서, 반도체 장치M900의 구성 및 특징적 작용효과에 관해서 설명한다. 또, 반도체 장치M900의 기본적인 구성에 관해서는, 도 82를 사용하여 설명한 반도체 장치M90과 같으므로, 동일한 구성에는 동일한 부호를 부착하여, 중복되는 설명은 생략한다. 또, 본 발명은 필드분리구조에 관한 것이기 때문에, 이후의 설명에서는, 주로 필드분리구조에 관한 구성에 관해서 언급한다.

I - 2. 제조방법

우선, 도 70에 표시한 바와 같이 지지기판1과 매립산화막2로 구성되는 절연성 기판상의 SOI층3의 표면에, 산화막OF1, 불순물(예를 들면 인)이 도우프된 폴리실리콘층PS1, 산화막OF2를 차례로 형성하고, 산화막OF2의 위에, 패터닝된 레지스트 마스크 R1을 형성한다.

여기서, 산화막OF1은 열산화법 또는 CVD 법에 의해 200Å의 두께로, 폴리실리콘층PS1은 CVD 법에 의해 500Å의 두께로, 산화막OF2는 CVD 법에 의해 2000Å의 두께로 형성된다. 또, 위에 나타내는 각 층의 두께는 일례이고, 산화막OF2의 두께는 더 두껍게 해도 된다. 또, 다른 막의 두께의 범위는 실시의 형태 1에서 설명하고 있기 때문에, 중복되는 설명은 생략한다.

다음에, 레지스트 마스크 R1을 마스크로서 이방성에칭(드라이에칭)에 의해, 산화막OF2, 폴리실리콘층PS1을 선택적으로 제거하여, FS 상부 산화막41A(제 1의 산화막), FS 전극5를 형성한다. 그리고, 레지스트 마스크 R1을 제거하여, 도 71에 나타내는 공정에서, 산화막OF1, FS 상부 산화막41A, FS 전극5를 덮도록 CVD 법에 의해 산화막OF3을 형성한다. 또, 산화막OF3의 두께는 1500∼2000Å이다.

그리고, 도 72에 나타내는 공정에서, 이방성에칭(드라이에칭)에 의해 산화막OF3을 제거함으로써, FS 상부 산화막41A 및 FS 전극5의 측면에 사이드월산화막42를 형성한다.

그 후, 산화막OF1을 제거한다. 산화막OF1은 소스·드레인 영역을 드라이에칭의 플라즈마로 바래지 않게 하기 위한 보호막이기도 하며, 버퍼드HF(불산)를 사용한 웨트에칭에 의해 제거한다. 이 공정에 의해, 산화막OF1은 FS 전극5 및 사이드월산화막42의 하부에만 남아, FS 게이트 산화막43이 된다. 또, FS 상부 산화막41A, 사이드월산화막42, FS 게이트 산화막43에 의해서 FS 절연층4가 구성된다.

다음에, 도 73에 나타내는 공정에서 SOI층3의 표면에 게이트 산화막10이 되는 산화막OF4을 열산화법에 의해 형성한다. 산화막OF4의 형성에 있어서, 산화제인 산소는 사이드월산화막42, FS 게이트 산화막43을 통과하여, FS 전극5의 상면 및 하면측을 산화하기 때문에, 산화에 의해서 FS 전극5가 실질적으로 두께가 감소함과 동시에, FS 전극5의 하부에 도달한 산소에 의해서 FS 전극5는 그 단연부가 산화되어 상방으로 휘어진 형상이 된다.

다음에, 도 74에 나타내는 공정에서, 산화막OF4 및 FS 절연층4의 상부에 CVD 법에 의해, 게이트전극6이 되는 폴리실리콘층PS2을 1000∼1500Å의 두께로 형성한다.

다음에, 도 75에 나타내는 공정에서, 이방성에칭(드라이에칭)에 의해 폴리실리콘층PS2를 선택적으로 제거하여, 게이트전극6을 형성한다.

계속해서, 게이트전극6을 마스크로서 산화막OF4를 선택적으로 제거함으로써, 게이트 산화막10을 형성한다. 이 때, 오버에칭에 의해 FS 상부 산화막41A가 부분적으로 제거된다.

다음에, 도 76에 나타내는 공정에서, 게이트전극6의 측면에, 소스·드레인 층 내에 저도우프 드레인층(이후, LDD 층이라 호칭)을 형성하기 위한 사이드월산화막61을 형성한다. 사이드월산화막61의 형성은 게이트전극6을 덮도록, 두께1000Å정도의 산화막을 형성한 후, 이방성에칭(드라이에칭)에 의해 제거함으로써, 게이트전극6의 측면에 자기정합적으로 형성한다.

이 때, 오버에칭에 의해 FS 상부 산화막41A가 부분적으로 제거된다.

다음에, 도 77에 나타내는 공정에서, 실리사이드보호막 11을 전체면에 걸쳐 형성한다. 그 형성방법은 기판의 전체면에 걸쳐 두께500Å정도의 산화막을 형성한 후, 이방성에칭(드라이에칭)에 의해 선택적으로 제거함으로써 소정의 소스·드레인 층의 표면을 덮도록 하지만, 그 때, 도 77에 표시한 바와 같이 FS 절연층4의 측면(사이드월산화막42 및 FS 게이트 산화막43의 측면)에도 자기정합적으로 형성하는 것으로 된다. 이 실리사이드보호막11의 형성에 있어서도 오버에칭에 의해 FS 상부 산화막41A가 부분적으로 제거된다.

이와 같이, 복수 회에 걸쳐서 FS 상부 산화막41A가 부분적으로 제거되지만, FS 상부 산화막41A는 당초, 2000Å의 두께를 가지고 있기 때문에, 상술한 오버에칭에 의해 부분적으로 완전히 제거되는 일은 없다.

즉, 게이트 산화막10을 형성할 때의 오버에칭은 에칭량의 100%라고 해도 200Å이고, LDD 층용의 사이드월산화막61을 형성할 때의 오버에칭은 에칭량의 100%라고 해도 1000Å이고, 실리사이드보호막 11을 형성할 때의 오버에칭은 에칭량의 100%라해도 500Å이며, 전부를 더해도 1700Å이다.

따라서, FS 전극5의 표면이 노출하는 것은 방지되어, 이 상태로, 도 78에 표시한 바와 같이, 게이트전극6의 상부 표면 및 도시하지 않은 소스·드레인 층의 표면에 자기정합적으로 실리사이드막12를, 예를 들면 800Å의 두께로 형성해도, 실리사이드막12가 FS 전극5의 상면에 형성되는 일은 없다.

이와 같이, FS 상부 산화막41A의 두께를, 미리 오버에칭을 고려하여 두껍게 설정해 놓는 것으로, 오버에칭에 의해 부분적으로 완전히 제거되는 것을 방지할 수 있다.

또, FS 상부 산화막41A의 두께의 설정은 LDD 층용의 사이드월산화막61 및 실리사이드보호막 11의 두께 합계의 1.1배로부터 3배 정도로 설정하면 된다. 이것은, 오버에칭의 비율이, 에칭량의 10∼100%의 범위에 있는 경우를 커버하는 동시에, 현실적으로 설정 가능한 FS 상부 산화막41A의 두께의 상한을 고려한 값이다.

I - 3. 특징적 작용 효과

이상 설명한 바와 같이, 반도체 장치M900에서는 실리사이드막12가 FS 전극5의 표면에 형성되는 것이 방지되기 때문에, 실리사이드막12가 박리하여 도전성의 더스트가 되는 것이 방지되며, 반도체 장치상에 잔류하여, 반도체 장치의 동작특성에 악영향을 미치게 하는 것이 방지된다. 또, 실리사이드막12의 박리에 따라 FS 전극5가 부분적으로 없어지는 것으로 FS 전극5의 단선이라는 상태가 되는 것이 방지된다.

J. 실시의 형태 10

본 발명에 관한 실시의 형태 10으로서, 도 79 및 도 80을 사용하여 필드분리구조를 가지는 반도체 장치Ml000의 구성 및 특징적 작용 효과에 관해서 설명한다. 또, 반도체 장치Ml000의 기본적인 구성에 관해서는, 도 82를 사용하여 설명한 반도체 장치M90과 같기 때문에, 동일한 구성에는 동일한 부호를 부착하여, 중복되는 설명은 생략한다. 또, 본 발명은 필드분리구조에 관한 것이기 때문에, 이후의 설명에서는 주로 필드분리구조에 관한 구성에 관해서 언급한다.

J - 1. 장치구성

도 79에, 반도체 장치Ml000에서의 FS 절연막4, FS 전극5A, 게이트전극6의 배치상태의 사시도를 나타낸다. 또, 도 79에 있어서는, 구성을 알기 쉽게 하기 위해서 투시도로 되어 있다.

도 79에 나타내는 FS 전극5A는 결정입경의 작은 폴리실리콘층(여기서는, 결정입자의 크기가 약 0.1μm 이하에, 두께가 1000Å이하의 폴리실리콘층)에 의해 형성되어 있기 때문에, 예를 들면, 게이트 산화막10의 형성에서의 산화공정에서, 결정입계에 따라서 산화가 촉진되어도, 결정입계부(結晶粒界部)와 결정입자부분(結晶粒子部分)의 산화레이트에 차가 나기 어렵다. 이 때문에, 도 79에 표시한 바와 같이, FS 전극5A의 에지부에서는 큰 돌기부가 존재하지 않고, 장치동작 시에 FS 전극5A의 에지부에 대향하는 게이트전극6 간에서 절연파괴가 생겨, 전극간의 쇼트가 발생하는 것이 방지된다.

J - 2. 폴리실리콘층의 형성방법1

이러한 결정입경이 작은 폴리실리콘층은 예를 들면, SiH₄가스를 사용하여 CVD 법에 의해 약 600℃의 조건으로 성막하면 얻어진다. 그리고, 성막 후에 불순물로서 인(P)을 도우프함으로, FS 전극5A가 되는 N형 폴리실리콘을 형성한다.

도 80에 FS 전극5A의 에지부의 단면상태를 도 81에는 종래의 방법으로 형성된 FS 전극5의 에지부의 단면 상태를 나타낸다. 도 80 및 도 81에서, 세로축은 FS 전극의 두께방향을 나타내며, 가로축은 FS 전극의 평면방향의 길이를 표시하고 있다.

도 80 및 도 81의 비교에서, FS 전극5A에서는 FS 전극5에 비하여 결정입경이 작게되어 있는 것을 알 수 있다.

J - 3. 폴리실리콘층의 형성방법2

위에서 설명한 이외의 방법이라도 결정입경의 작은 폴리실리콘층을 얻을 수 있다. 즉, 질소(N)를 밀도가 1×l0¹⁹/cm³이상이 되도록 첨가한 어머퍼스실리콘(amorphous silicon)층을 형성하여, 그것을 다결정실리콘으로 변환함으로써 결정입경의 작은 폴리실리콘층을 형성해도 된다. 이 경우, 질소의 첨가로 폴리실리콘층의 산화 레이트도 작아지기 때문에, FS 전극의 표면에 凹凸이 형성되는 것을 방지할 수 있다.

구체적인 수법의 제 1로서는, SiH₄가스를 사용하여 CVD 법으로 약 550℃로 성막하면, 어머퍼스 실리콘층을 얻을 수 있다. 이것에, 질소와 도우펀트(dopant)의 인을 이온 주입에 의해 첨가하는 것으로, 그 후의 열 처리로 어머퍼스층을 결정화한 경우에, 결정입경의 작은 N형 폴리실리콘층을 얻을 수 있다.

구체적인 수법의 제 2로서는, SiH₄가스에 예를 들면NH₃가스를 첨가하여, CVD 법으로 어머퍼스실리콘층을 형성하면, 질소가 첨가된 어머퍼스실리콘층을 얻을 수 있다. 이것에, 인을 이온 주입으로 첨가함으로써, 결정입경의 작은 N형 폴리실리콘층을 얻을 수 있다.

구체적인 수법의 제 3으로서는, PH₃가스와 NH₃가스를 사용하여 CVD 법으로, 도우프트폴리실리콘층을 형성하는 방법과, 도우프트어머퍼스실리콘층을 형성하여, 그 후의 열처리로 어머퍼스층을 결정화하여 폴리실리콘층으로 변환하는 방법이 있다.

CVD 법을 사용하여 도우프트폴리실리콘층 또는 도우프트어머퍼스실리콘층을 형성하는 방법은, FS 전극과 같이 박막화해야만 할 때에 유효하다. 즉, 논 도우프의 폴리실리콘에 불순물을 이온 주입하려면, 주입 대미지의 영향을 피할수 없지만, 성막 시에 원하는 불순물이 도우프되어 있으면 프로세스 대미지를 받지 않기 때문이다.

J - 4. 특징적 작용효과

이상 설명한 바와 같이, 반도체 장치Ml000에서는, FS 전극5A가 결정입경의 작은 폴리실리콘층에 의해 형성되어 있기 때문에, 예를 들면, 게이트 산화막10의 형성에 있어서의 산화공정에서, 결정입계에 따라서 산화가 촉진되어도, 결정입계부와 결정입자부분의 산화 레이트에 차가 나기 어렵다. 이 때문에, FS 전극5A의 에지부에서는 큰 돌기부가 존재하지 않고, 장치동작 시에 FS 전극5A(특히 에지부)에 대향하는 게이트전극6간에서 절연파괴가 생겨, 전극간의 쇼트가 발생하는 것이 방지된다.

또, FS 전극5A의 결정입경을 작게 하면, 게이트전극6의 결정입경이 큰 경우일지라도, 양자간에서 절연파괴가 생겨, 전극간의 쇼트가 발생하는 것이 방지된다.

J - 5. 변형예

이상 설명한 반도체 장치Ml000에서는, 불순물로서 인(P)을 도우프한 N형 폴리실리콘에 의해 FS 전극을 형성하는 예를 표시했지만, 불순물로서 붕소(B)를 도우프한 P 폴리실리콘에 의해 FS 전극을 형성해도 된다.

일반적으로, 인을 도우프한 폴리실리콘의 산화 레이트는 붕소(B)를 도우프한 폴리실리콘보다 커지는 것이 알려지고 있다. 또, 비소(As)를 도우프한 폴리실리콘에서도 산화레이트가 높아진다.

그래서 P형 폴리실리콘에 의해 FS 전극을 형성하면 산화레이트를 감소할 수 있고, FS 전극의 표면에 형성되는 凹凸의 기복을 작게 할 수 있으며, 장치동작 시에 FS 전극의 에지부에 대향하는 게이트전극간에서 절연파괴가 생겨, 전극간의 쇼트가 발생하는 것이 또 방지된다.

또, 본 실시의 형태는 SOI 기판상에 형성된 필드분리구조를 가지는 반도체 장치를 예로 들어 설명하였지만, SOI 기판 대신에 벌크 실리콘 기판을 사용해도 같은 작용효과를 얻을 수 있는 것은 말할 필요도 없다. 또, 실시의 형태 1∼9에서 설명한 반도체 장치Ml00∼M900의 어느 것에 적용해도 좋다.

제 1의 본 발명에 관한 반도체 장치에 의하면 필드쉴드 게이트전극의 상면에 내산화성막형성(耐酸化性膜形成)되어, 그 위에 제 1의 산화막이 형성되어 있기 때문에, 예를 들면, 제 1의 산화막의 상부에 부분적으로 MOS 트랜지스터의 게이트전극이 형성되어, 해당 게이트전극의 측면에 저 도우프드레인층 형성을 위한 사이드월산화막이 형성되는 경우, 이들의 제조공정에서, 제 1의 산화막이 부분적으로 거의 제거되었다고 해도, 필드쉴드 게이트전극의 상면이 노출되는 일은 없다. 따라서, 게이트전극의 상부에 실리사이드막을 형성하는 경우라도, 필드쉴드 게이트전극의 표면에 실리사이드막이 형성되는 것이 방지되기 때문에 실리사이드막이 박리하여 도전성의 더스트로 되는 것이 방지되어, 반도체 장치상에 잔류하여, 반도체 장치의 동작특성에 악영향을 미치게 하는 것이 방지된다. 또, 실리사이드막의 박리에 따라 필드쉴드 게이트전극이 부분적으로 없어지는 것으로 필드쉴드 게이트전극의 단선이라는 상태의 발생을 방지할 수 있다. 또, 내산화성막의 존재에 의해, 필드쉴드 게이트전극의 상면측이 산화되는 것이 방지되어, 산화에 의해서 필드쉴드 게이트전극의 실질적인 두께가 감소하는 비율이 감소하기 때문에, 필드쉴드 게이트전극의 전기저항의 증가를 억제할 수 있다. 또, 일본국 특개평8-162523호 공보에서는 본원에서의 제 1 및 제 2의 산화막에 상당하는 구성은 기재되어 있지 않기 때문에, 게이트전극과 필드쉴드 게이트전극간의 기생용량이 증대하는 것과, 게이트전극의 형성이 곤란하게 된다. 또, 일본국 특개평7-201967호 공보에 있어서는, 다결정실리콘막을 가로방향으로부터 산화하여 필드쉴드전극의 폭을 작게 하기 때문에, 본 발명과 같이 필드쉴드 게이트전극의 산화에 의한 변형을 방지할 수 없다.

제 2의 본 발명에 관한 반도체 장치에 의하면, 필드쉴드 게이트전극 및 제 2의 산화막의 하면에 내산화성막이 형성되어 있기 때문에, 필드쉴드 게이트전극의 하면측이 산화되는 일은 없고, 산화에 의해서 필드쉴드 게이트전극이 실질적으로 두께가 감소하는 비율이 감소한다. 또, 필드쉴드 게이트전극의 단연부가 산화되지 않기 때문에, 필드쉴드 게이트전극이, 상방향으로 휘어진 형상이 되는 것이 방지된다. 그리고, 필드쉴드 게이트전극이 평탄 상태이기 때문에, 예를 들면, 제 1의 산화막의 상부에 부분적으로 MOS 트랜지스터의 게이트전극이 형성되어, 해당 게이트전극의 측면에 저 도우프드레인층 형성을 위한 사이드월산화막이 형성되는 경우, 이들의 제조공정에서 제 1의 산화막이 부분적으로 거의 제거되었다고 해도, 필드쉴드 게이트전극의 상면이 노출하는 일은 없다. 따라서, 게이트전극의 상부에 실리사이드막을 형성하는 경우라도 필드쉴드 게이트전극의 표면에 실리사이드막이 형성되는 것이 방지되기 때문에, 실리사이드막이 박리하여 도전성의 더스트로 되는 것이 방지되어, 반도체 장치상에 잔류하여, 반도체 장치의 동작특성에 악영향을 미치게 하는 것이 방지된다. 또, 실리사이드막의 박리에 따라 필드쉴드 게이트전극이 부분적으로 상실 되는 것으로 필드쉴드 게이트전극의 단선이라는 상태를 방지하게 된다. 또, 일본국 특개평8-31928호 공보에서는, 실리콘질화막은 다결정실리콘막의 하부에만 형성되어 있고, 본 발명 정도의 필드쉴드 게이트전극의 하면측의 산화방지 효과는 없다. 또, 일본국 특개평6-302779호 공보 기재의 ONO 막은 질화막을 산화막으로 낀 것이며, 필드쉴드 게이트전극의 하면측에는 산화막이 접하는 것이 되기 때문에, 본 발명 같은 필드쉴드 게이트전극의 산화방지의 효과는 적다.

제 3의 본 발명에 관한 반도체 장치에 의하면, 제조과정에서 에칭 등에 의해 제 1의 산화막의 두께가 감소하는 것이 방지되기 때문에, 예를 들면, 제 1의 산화막의 상부에 부분적으로 MOS 트랜지스터의 게이트전극이 형성되는 경우, 게이트전극과 필드쉴드 게이트전극간의 기생용량이 증대하는 것이 방지되어, 장치의 동작 속도의 저하를 방지할 수 있고, 또, 게이트전극과 필드쉴드 게이트전극간의 전기적 절연을 충분히 유지할 수 있기 때문에, 이들의 전극간의 단락고장을 방지할 수 있다. 또, 제 1의 내산화성막의 존재로, 제 1의 산화막의 상명측으로부터 산화제가 침입하는 것이 방지되고, 필드쉴드 게이트전극의 상명측이 산화되는 비율이 감소하며, 산화에 의해서 필드쉴드 게이트전극이 실질적인 두께가 감소하는 비율이 감소하기 때문에, 필드쉴드 게이트전극의 전기 저항의 증가를 억제할 수 있다. 또, 예를 들면, 제 1의 내산화성막의 상부에 부분적으로 MOS 트랜지스터의 게이트전극이 형성되어, 해당 게이트전극의 측면에 저도우프드레인층 형성을 위한 사이드월산화막이 형성되는 경우, 이들의 제조공정에서, 제 1의 내산화성막이 제거되는 일은 없으며, 필드쉴드 게이트전극의 상면이 노출하는 일은 없다. 따라서, 게이트전극의 상부에 실리사이드막을 형성하는 경우라도, 필드쉴드 게이트전극의 표면에 실리사이드막이 형성되는 것이 방지되기 때문에, 실리사이드막이 박리되어 도전성의 더스트로 되는 것이 방지되어, 반도체 장치상에 잔류하여 반도체 장치의 동작특성에 악영향을 미치는 것이 방지된다. 또, 실리사이드막의 박리에 따라 필드쉴드 게이트전극이 부분적으로 상실되는 것으로 필드쉴드 게이트전극의 단선이라는 상태의 발생을 방지하게 된다.

제 4의 본 발명에 관한 반도체 장치에 의하면, 필드쉴드 게이트전극이 내산화성막으로 둘러싸여 있기 때문에, 예를 들면 웨트에칭에 의한 반도체 기판상의 자연산화막의 제거에 있어서도, 내산화성막이 제거되는 일이 없고, 제 2의 내산화성막의 주위에 에지부가 형성되는 것이 방지된다. 따라서, 제 1의 내산화성막의 상부에 부분적으로MOS 트랜지스터의 게이트전극이 형성되는 경우, 에지부 때문에 발생하는 게이트 산화막의 파손 등을 방지할 수 있고, 게이트 산화막에 대한 신뢰성을 향상할 수 있다. 또, 제 1 및 제 2의 내산화성막의 존재로, 필드쉴드 게이트전극의 상면측 및 하면 측이 산화되는 것이 방지되고, 필드쉴드 게이트전극의 단연부가 상부쪽으로 휘어지는 형상으로 되는 것이 방지되기 때문에, 예를 들면, 제 1의 내산화성막의 상부에 부분적으로 MOS 트랜지스터의 게이트전극이 형성되는 경우에, 부분적으로 게이트전극과의 거리가 좁게 되어, 게이트전극간의 기생용량의 증대와, 절연파괴를 초래하는 것이 방지된다. 또, 산화에 의해서 필드쉴드 게이트전극이 실질적인 두께가 감소하는 것이 방지되기 때문에, 필드쉴드 게이트전극의 전기 저항의 증가를 방지할 수 있다. 또, 예를 들면, 제 1의 내산화성막의 상부에 부분적으로 MOS 트랜지스터의 게이트전극이 형성되어, 해당 게이트전극의 측면에 저도우프드레인층 형성을 위한 사이드월산화막이 형성되는 경우, 이들의 제조공정에서, 제 1의 내산화성막이 제거되는 일은 없으며, 필드쉴드 게이트전극의 상면이 노출하는 것은 없다. 따라서, 게이트전극의 상부에 실리사이드막을 형성하는 경우라도, 필드쉴드 게이트전극의 표면에 실리사이드막이 형성되는 것이 방지되기 때문에, 실리사이드막이 박리하여 도전성의 더스트가 되는 것이 방지되어, 반도체 장치상에 잔류하여 반도체 장치의 동작특성에 악영향을 미치게 하는 것이 방지된다. 또, 실리사이드막의 박리에 따라 필드쉴드 게이트전극이 부분적으로 상실되는 것으로 필드쉴드 게이트전극의 단선이라는 상태를 초래하는 것이 방지되며, 장치동작 시에 있어서 충분한 필드분리 효과를 얻을 수 있다. 또, 일본국 특개평 7-283300호 공보 및 일본국 특개평9-27600호 공보에서는 실리콘질화막의 형상과 제조공정이 동시에 복잡하여, 쉴드전극의 하면측의 산화를 방지 할 수 없다.

제 5의 본 발명에 관한 반도체 장치에 의하면, 제 1의 산화막의 두께가 저도우프드레인층 형성을 위한 사이드월산화막과, 실리사이드보호막 의 두께의 합계보다도 두껍기 때문에, 사이드월산화막 및 실리사이드보호막의 형성에서, 오버에칭에 의해 필드쉴드 게이트전극의 상면이 노출 될수록 제 1의 내산화성막이 제거되는 일은 없다. 따라서, 게이트전극의 상부에 실리사이드막을 형성하는 경우라도, 필드쉴드 게이트전극의 표면에 실리사이드막이 형성되는 것이 방지되기 때문에, 실리사이드막이 박리 하여 도전성의 더스트로 되는 것이 방지되어, 반도체 장치상에 잔류하여, 반도체 장치의 동작특성에 악영향을 미치게 하는 것이 방지된다. 또, 실리사이드막의 박리에 따라 필드쉴드 게이트전극이 부분적으로 상실되는 것으로 필드쉴드 게이트전극의 단선이라는 상태를 초래하는 것이 방지되어, 장치동작 시에 충분한 필드분리효과를 얻을 수 있다.

제 1의 본 발명에 관한 반도체 장치의 제조방법에 의하면, 제 1의 본 발명에 관련된 반도체 장치에서의 제 2의 산화막의 표면형상을 수직 단면 방향으로 완만한 단차를 가지는 형상으로 할 수 있다.

제 2의 본 발명에 관한 반도체 장치의 제조방법에 의하면, 제 2의 본 발명에 관련된 반도체 장치에서의 제 2의 산화막의 표면형상을, 수직 단면 방향으로 완만한 단차를 가지는 형상으로 할 수 있다.

제 3의 본 발명에 관한 반도체 장치의 제조방법에 의하면, 비교적 용이하게 제 3의 본 발명에 관련된 반도체 장치의 구성을 얻을 수 있다.

제 4의 본 발명에 관한 반도체 장치의 제조방법에 의하면, 반도체 기판의 노출표면상에 일단, 희생산화막을 형성한 후, 해당 희생산화막을 제거함으로써, 반도체 기판의 노출표면이 제거되기 때문에, 제 4의 본 발명에 관련된 반도체 장치의 제조에 알맞은 방법을 얻을 수 있다.

Claims (9)

1. 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치에 있어서,

   상기 필드분리구조는 상기 필드쉴드 게이트전극의 상면을 덮도록 형성된 내산화성막과,

   상기 내산화성막의 상면을 덮는 제 1의 산화막과, 상기 제 1의 산화막, 상기 내산화성막 및 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 산화막을 구비하는 것을 특징으로 하는 반도체 장치.
2. 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치에 있어서,

   상기 필드분리구조는 상기 필드쉴드 게이트전극의 상면을 덮는 제 1의 산화막과, 상기 제 1의 산화막 및 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 산화막과,

   상기 필드쉴드 게이트전극 및 제 2의 산화막의 하면을 덮도록 형성된 내산화성막을 구비하는 것을 특징으로 하는 반도체 장치.
3. 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리 구조에 의해서 소자간 분리를 행하는 반도체 장치에 있어서,

   상기 필드분리구조는 상기 필드쉴드 게이트전극의 상면을 덮는 제 1의 산화막과, 상기 제 1의 산화막의 상면을 덮는 제 1의 내산화성막과, 적어도 상기 제 1의 산화막 및 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 내산화막을 구비하는 것을 특징으로 하는 반도체 장치.
4. 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드전극과를 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치에 있어서,

   상기 필드쉴드 절연막은 내산화성을 가지는 막에서,

   상기 필드분리구조는 상기 필드쉴드 게이트전극의 상면을 덮도록 형성된 제 1의 내산화성막과, 상기 제 1의 내산화성막 및 상기 필드쉴드 게이트전극의 측면을 덮도록 형성된 제 2의 내산성막을 구비하는 것을 특징으로 하는 반도체 장치.
5. 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드전극을 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치에 있어서,

   상기 필드분리구조는

   상기 필드쉴드 게이트전극의 상면을 덮는 제 1의 산화막과,

   상기 제 1의 산화막 및 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 산화막을 구비하고,

   상기 필드분리구조에 의해 소자간 분리되는 소자는 MOS 트랜지스터이며,

   상기 제 1의 산화막의 두께는,

   상기 MOS 트랜지스터의 게이트전극의 단면에 형성되는, 상기 MOS트랜지스터의 저 도우프드레인층 형성을 위한 사이드월산화막과, 실리사이드막의 형성을 원치 않는 상기 MOS 트랜지스터의 부분에 형성되는 실리사이드보호막 두께의 합계보다도 두꺼운 것을 특징으로 하는 반도체 장치.
6. 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치의 제조방법에 있어서,

   (a) 상기 반도체 기판상에 상기 필드쉴드 절연막을 전면적으로 형성하는 공정과,

   (b) 상기 필드쉴드 절연막상에 상기 필드쉴드 게이트전극, 내산화성막, 제 1의 산화막이 차례로 적층된 적층체를 선택적으로 형성하는 공정과,

   (c) 상기 제 1의 산화막, 상기 내산화성막, 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 산화막을 형성하는 공정을 구비하고,

   상기 공정(c)은,

   (c-1) 상기 필드쉴드 절연막 및 상기 적층체를 덮도록 산화막을 형성하는 공정과,

   (c-2) 이방성 드라이에칭법에 의해 상기 필드쉴드 절연막상의 상기 산화막의 두께를 얇게 하는 공정과,

   (c-3) 상기 필드쉴드 절연막상의 상기 산화막을 웨트에칭법에 의해 제거하여 상기 제 2의 산화막을 형성하는 동시에, 상기 필드쉴드 절연막을 선택적으로 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
7. 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치의 제조방법에 있어서,

   (a) 상기 반도체 기판상에 상기 필드쉴드 절연막 및 내산화성막을 차례로 전면적으로 형성하는 공정과,

   (b) 상기 내산화성막상에 상기 필드쉴드 게이트전극, 제 1의 산화막이 차례로 적층된 적층체를 선택적으로 형성하는 공정과,

   (c) 상기 제 1의 산화막, 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 산화막을 형성하는 공정을 구비하고,

   상기 공정(c)은,

   (c-1) 상기 내산화성막 및 상기 적층체를 덮도록 산화막을 형성하는 공정과,

   (c-2) 이방성 드라이에칭법에 의해 상기 산화막을 제거하여, 상기 제 2의 산화막을 형성하는 공정과,

   (c-3) 상기 제 2의 산화막을 마스크로서, 웨트에칭법에 의해 상기 내산화성막을 선택적으로 제거하는 공정과,

   (c-4) 상기 내산화성막을 마스크로서, 웨트에칭법에 의해 상기 필드쉴드 절연막을 선택적으로 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
8. 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트전극을 구비한 필드분리구조에 의해서 소자간 분리를 행하는 반도체 장치의 제조방법에 있어서,

   (a) 상기 반도체 기판상에, 상기 필드쉴드 절연막, 상기 필드쉴드 게이트전극, 제 1의 산화막, 제 1의 내산화성막이 차례로 적층된 적층체를 선택적으로 형성하는 공정과,

   (b) 적어도, 상기 제 1의 산화막 및 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 산화막을 형성하는 공정과,

   (c) 상기 제 2의 산화막에 질소 이온을 주입하여, 상기 제 2의 산화막의 표면에 제 2의 내산화성막을 형성하는 공정을 구비하는 반도체 장치의 제조방법.
9. 반도체 기판상에 선택적으로 형성된 필드쉴드 절연막과, 상기 필드쉴드 절연막의 상부에 형성된 필드쉴드 게이트 전극을 구비한 필드분리구조에 의해서 소자간 분리를 하는 반도체 장치의 제조방법에 있어서,

   (a) 상기 반도체 기판상에 상기 필드쉴드 절연막을 내산화성을 가지는 막으로서 전면적으로 형성하는 공정과,

   (b) 상기 필드쉴드 절연막상에, 상기 필드쉴드 게이트전극, 제 1의 내산화성막이 차례로 적층된 적층체를 선택적으로 형성하는 공정과,

   (c) 상기 제 1의 내산화성막 및 상기 적층체를 덮도록 내산화성의 막을 형성하고, 해당 내산화성의 막 및 상기 필드쉴드 절연막을 이방성 드라이에칭법에 의해 제거하여, 상기 제 1의 내산화성막, 상기 필드쉴드 게이트전극의 측면을 덮는 제 2의 내산화성막을 형성하는 공정과,

   (d) 상기 반도체 기판의 노출표면상에, 일단, 희생산화막을 형성한 후, 해당 희생산화막을 제거하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.

Images