KR100256160B1 - 다중 주사 비율 동작을 위한 수평 블랭킹 신호 발생 장치 - Google Patents

Abstract

수평 편향 시스템에서, nf_H타이밍 신호는 비디오 신호의 f_H수평 동기 성분과 동기적으로 발생된다. 여기서 nf_H는 f_H보다 더 높은 주파수이다. 제 1회로(18)는 nf_H타이밍 신호에 응답하여 상기 nf_H타이밍 신호와 동기적으로 nf_H주사 동기 신호를 발생한다. 수평 편향단(20)은 nf_H에서 동작 가능하고 nf_H주사 동기 신호에 응답한다. 제 2회로(17)는 동일한 nf_H타이밍 신호에 응답하여 수평 블랭킹 펄스를 발생하다. nf_H타이밍 신호는 제 1위상 고정 루프(14)와 주파수 제산기(16)에 의해 발생될 수 있다. nf_H타이밍 신호에 응답하는 제 1회로(18)는 제 2위상 고정 루프를 포함할 수 있다. nf_H타이밍 신호에 응답하는 제 2회로(17)는 구동기/인버터(19)를 포함할 수 있다. 수평 블랭킹 펄스는 수직 블랭킹 펄스와 조합되어 복합 블랭킹 신호를 형성한다.

Description

다중 주사 비율 동작을 위한 수평 블랭킹 신호 발생 장치

제1도는 주파수 변환기를 통해 접속된 두개의 위상 고정 루프를 포함하고 있는 본 발명에 따른 수평 동기화 회로 및 수평 블랭킹 발생기의 블록도.

제2도는 32f_H/16 제산기로서 제1도에 도시된 주파수 변환기를 실행하기 위한 디지탈 회로의 블록도.

제3도는 제1도에 도시된 수평 블랭킹 발생기를 실행하기 위한 회로를 개략적으로 도시한 도면.

제4a도 및 제4b도는 제4a도가 제3도에 도시된 저항(R5, R6)의 접점에서의 신호이고 제4b도가 필립스 비디오 패턴의 라인 214인 비교 타이밍도.

제5a도 및 제5b도는 제5a도가 2f_H요크 전류이고 제5b도가 필립스 비디오 패턴의 라인 214인 비교 타이밍도.

〈도면의 주요부분에 대한 부호의 설명〉

14, 18 : 위상 고정 루프 13 : 전압 제어 오실레이터

16 : 주파수 변환기 17 : 수평 블랭킹 발생기

19 : 인버터/구동기 20 : 출력 편향단

22 : 램프파 발생기 38 : 카운터

본 발명은 텔레비젼과 그밖에 유사한 것에 대한 동기화 시스템 분야에 관한 것으로서, 특히 다중 주사 비율 동작을 위한 수평 블랭킹 신호 발생에 관한 것이다. 예컨대, 수평 블랭킹 신호는 2f_H에서 발생된다. 여기서 f_H는 종래의 수평 주사 주파수이다.

적당한 폭과 편향/비디오 타이밍은 비디오 신호가 겹치지 않게 하는데 중요한 역할을 한다. 이는 특히 다중 수평 주파수(nf_H) 및 보다 낮은 과주사로 동작하는 하이 엔드 수신기에 적용된다. 다중 주파수 주사에 있어서의 과주사량은 종래의 주사 비율인 10% 내지 12% 과주사와 비교될 수 있는 대략 5% 내지 7% 이다. 따라서, 수평 블랭킹 신호의 정확한 타이밍에 대한 필요성은 더욱 커진다.

통상적으로, 수평 블랭킹은 고전압 플라이백 변압기 2차 권선에서 유도되는 보다 낮은 전압 펄스로 부터 초래된다. 이러한 구조상의 문제는 펄스의 상승시간이 고전압 펄스에 의해 발생되는 수평 요크 전류 리트레이스 간격에서의 비디오 신호를 적절히 블랭크시키는 데는 충분히 빠르지 못하다는 점이다. 또한, 펄스가 심하게 변경됨이 없거나 펄스폭이 충분히 늘어나지 않는다면, 블랭킹의 개시 타이밍은 요구되는 것보다 더 늦게 된다. 그러나 바람직스럽지 않게도, 플라이백 링깅(ringing)펄스가 회로를 트리거시킬만큼 충분히 하이가될때, 펄스의 변경은 블랭킹 회로의 잘못된 트리거링 형태로 다른 문제점들을 발생시킨다.

이러한 문제점들을 극복하기 위한 한가지 방법은 용량성 전압 분할기 구성으로 배열된 두개의 커패시터를 사용하는 것이다. 이는 2차 링깅 문제를 제거해줄 뿐만아니라 2차 권선 방식보다 더 나은 타이밍을 제공한다. 그러나, 이러한 방식은 분할기내에 적어도 하나의 고전압 커패시터가 필요하다는 점에서 문제가 있다.

또 하나의 방식으로는 리트레이스 간격보다 선행하는 타이밍 신호로부터의 블랭킹 펄스를 발생시키는 것이다. 이는 한쌍의 원-샷 단안정 멀티바이브레이터를 사용함으로써 행해질 수 있다. 제 1원-샷은 수평 동기 신호들중 하나에 의해 트리거되고 거의 하나의 전체 수평 라인중에서 초기지연을 한정한다. 제 2원-샷은 상기 지연의 끝에서 제 1원-샷의 출력에 의해 트리거되며 펄스 폭을 한정한다. 그러나, 여기에는 잘못된 트리거링과 같은 원-샷과 관련된 문제점들이 있는데, 이는 부적절하게 시간 조절된 블랭킹을 초래한다.

본 발명에 따른 보다 나은 해결책은 1f_H에서 동작하는 제 1위상 고정루프(PLL)와 2f_H에서 동작하는 제 2위상 고정 루프를 갖는 다중 수평 주파수 동기 회로에 특히 적합하다. 2f_H신호를 얻기 위해 32f_H오실레이터의 출력을 16으로 제산하기 위한 회로를 비롯하여 상기 제 1 및 제 2위상 고정 루프를 갖는 동기 회로에 대해서는 1991년 8월 27일자로 특허 허여된 미합중국 특허 제5,043,813호에 기술되어 있으며 또한 1991년 10월 2일 EP 0 449 198 A2로 발행된 유럽 특허원 제 91104749.6호에도 기술되어 있다.

제 1위상 고정 루프는 nf_H오실레이터 예를들어, 32f_H오실레이터를 포함하고 있으며 입력 비디오 신호와 동기화 된다. 제 2위상 고정 루프는 수평편향 회로와 동기화 된다. 32f_H/16 주파수 제산 카운터로서 실행될 수 있는 1f_H/2f_H변환 회로는 32f_H오실레이터에 응답하여 제 1위상 고정 루프의 1f_H출력에 의해 동기화 된다. 주파수 제산기는 32f_H신호를 16으로 반복 카운트 다운함으로써 제 2위상 고정 루프를 위한 32f_H/16 (즉, 2f_H)구동 신호를 제공한다. 본 발명의 구성에 따라서, 32f_H/16 제산기로 부터 유도된 동일한 동기 신호는 2f_H에서 동작하는 RGB 구동기의 블랭킹에 대한 타이밍 소스를 제공한다. 또한, 블랭킹 신호의 위상은 주파수 제산 카운터를 16 이외의 주파수 제산 카운트를 제공하는 소정의 숫자까지 프리로딩(preloading)함으로써 증분식으로 조절 가능하게 주어진다.

2개의 위상 고정 루프를 이용하는 2f_H주사 방식에 대한 수평 동기화 회로는 제 1도에 도시되어 있다. 원-칩 프로세서(12)는 IF 기능, 비디오 기능, 크로마(chroma)기능 및 편향 기능을 제공한다. 원-칩 프로세서에서의 위상 고정루프(14)는 전압 오실레이터(13)로 부터의 32f_H클록 신호를 32로 제산하여 1f_H출력을 발생시킨다. 1f_H출력은 위상 고정 루프(14)로 인해 입력 비디오 신호의 수평 동기 성분과 동기화 된다. 1f_H/2f_H주파수 변환기를 형성하는 16 제산 회로(÷16)(16)는 32f_H오실레이터 출력을 공칭 카운트 16으로 제산하여 2f_H출력을 제공한다.

주파수 변환기에 의해 발생되는 32f_H/16 타이밍 신호의 위상은 입력 비디오 신호의 동기화 성분으로 조절될 수 있다. 이는 32f_H펄스를 카운트 다운하는 주파수 제산 카운팅 회로(16)로 개시 숫자를 프리로딩(preloading)함으로서 성취한다. 상기 숫자는 예를들어 2μsec 스텝으로 위상을 용이하게 조절하게끔 마이크로프로세서(도시되지 않음)에 의해 공급될 수 있다. 그러한 위상 조절시스템은 1991년 10월 2일자 EP 0 449 130 A2 로서 발행된 유럽 특허원 제91104520.1에 기술되어 있다.

32f_H/16 타이밍 신호는 제 2위상 고정 루프(18)를 출력 편향단(20)과 동기화 시킨다. 위상 고정 루프(18)는 2f_H에서 동작하며 2f_H주사 동기 신호를 발생시킨다. 2f_H비율에서 플라이백 펄스는 입력으로서 램프와 발생기(22)에 인가된다. 램프파 발생기는 커패시터 C 에 의해 제 2위상 고정 루프(18)의 플라이백 입력에 AC 접속된다. 가변 저항(24)은 제 2위상 고정 루프에서의 위상 비교기로의 DC 오프세트를 약간 변경시켜 줌으로써 예를들어, 0에서 ±2μsec까지 추가의 파인 위상(fine phase)조절을 제공한다. 32f_H/16 타이밍 신호는 또한 인버터/구동기 회로(19)를 포함하고 있는 수평 블랭킹 발생기(17)로 입력을 제공한다.

16 제산 회로(16)를 실행하기 위한 디지탈 회로는 제 2도에 도시되어 있다. 1f_H및 32f_H신호는 인버터(26, 28)에 의해 각각 버터링된다. 상기 버터링된 1f_H신호는 제 1 D형 플립/플롭(30)의 입력단 D 에 인가된다. 플립/플롭(30)의 출력 Q는 제 2 D형 플립/플롭(32)과 다른 인버터(34)에 입력된다. 플립/플롭(32)의 출력 Q와 인버터의 출력은 NAND 게이트(36)로 입력되고, 상기 NAND 게이트의 출력은 프로세서에 접속되어 있는 버스상의 신호로부터 카운트 개시를 로딩하도록 카운터(38)의 로드(LDN)입력을 제어한다. 도면에서, "N"으로 끝나는 입력 단자의 이름은 일반적으로 논리 NOT 입력이되는 신호를 나타낸다.

하나의 32f_H클록 사이클에 의해 지연되고 하나의 32f_H클록 사이클와이드인 상기와 같이 처리된 1f_H비율 신호는 버스 데이타, μP BUSO, μP BUS1, μBUS2 및 μP BUS3 를 카운터(38)를 로딩한다. 인버터(28)에 의해 버퍼링된 32f_H신호는 플립/플롭(30, 32)과 카운터(38)를 위한 클록 입력이다. 카운터(38)의 출력 QO 및 Q1 은 NAND 게이트(40)로 입력된다. 카운터(38)의 출력 Q2 및 Q3 는 NOR 게이트(42)로 입력된다. NAND 게이트(40) 및 NOR 게이트(42)의 출력은 NAND 게이트(44)로 입력된다. NAND 게이트(44)의 출력은 제 2 위상 고정 루프를 구동시키는 32f_H/16 즉 2f_H신호이다. 카운터(38)의 타이밍 신호 출력인 32f_H/16 또는 2f_H의 상대 위상은 마이크로프로세서에 로딩되는 숫자를 개시함으로서 결정된다. 도시된 실시예에 따라서, 이러한 위상은 다음과 같이 부울 용어로서 표현될 수 있다.

[(Q·Q1)' ·(Q2 + Q3)']'

여기서 : ·는 논리 AND 를 표시함

+ 는 논리 OR 을 표시함

'는 논리 NOT 또는 신호 반전을 표시함

여기서, 최상위 비트는 QO이고 카운터는 카운트 다운하며 NAND 게이트의 출력은 0000, 0100 또는 1100(각각 십진수 0, 4 또는 12에 대응함)의 2진수 카운트에 참값(로우)이다. 따라서, 상기 회로는 32f_H에서 1 내지 8 클록 사이클 즉, 12와 5사이(2진수 1100 내지 0101)의 위상 변화를 제공한다. 상기 설명된 실시예를 구현하기 위해서는, 요구되는 위상 변화량은 작아야 한다. 16사이클까지 위상을 변화시키기 위해 게이팅 구성(예컨대, 15 에서 0까지 카운팅을 위해 NAND 게이트(40) 대신에 NOR 게이트를 사용함)을 사용할 수 있다. 일반적으로, 필요한 위상 변화량은 다른 가능한 것보다 더 빠르고 넓은 폭을 가지며 주사의 개시시에 정확히 트랙하는 블랭킹 펄스를 발생시키는데 요구되는 양이다.

출력 32f_H/16 또는 2f_H의 동기 펄스인 타이밍 신호는 카운터(38)로 로딩되는 데이타를 변경시킴으로써 1f_H비디오 주기 전체에 걸쳐 2μsec 스텝으로 이동될 수 있다. 출력 2f_H동기 펄스는 6μsec 폭을 갖는 활성 로우 TTL 레벨 펄스이다. 32f_H/16 동기 펄스 및 램프파에서 유도된 2f_H플라이백 펄스는 적절한 디지탈 신호를 처리함으로서 2f_H비율로 클록되는 입력 1f_H비디오로의 2f_H주사의 위상을 결정하여 화상관에서 2f_H비디오와 2f_H주사를 동기화시킨다. 상술한 것처럼 램프파가 AC 결합되는 위상 비교기로의 DC 오프세트를 약간 변경시켜 줌으로서 0 내지 ±2μsec의 파인 위상을 제어할 수 있다. 파인 위상 제어는 램프파의 경사도를 변화시켜 주고 램프파 발생기 커패시터와 직렬 접속되어 있는 낮은 가변 저항을 도입함으로써 실행될 수 있다.

32 f_H/16 타이밍 신호 펄스가 대략 6μsec 의 폭으로 되어 있고 통상의 2f_H플라이백 리트레이스 간격은 5.7 μsec 이므로, 램프파가 발생된 것으로부터 통합된 플라이백 펄스는 32f_H/16타이밍 신호 펄스의 리딩 에지로 부터 대략 200 μsec 까지 지연될 수 있다. 수평 블랭킹은 너무 늦게 시작하게 된다. 만일 수평 블랭킹이 본 발명에 따라서 32f_H/16 타이밍 신호의 동일한 펄스로 부터 트리거될 경우, 수평 블랭킹은 리트레이스 간격에 바로 앞서 시작하게 되고 리트레이스 간격보다 약간 더 폭이 넓어지는데 이로써 정확한 블랭킹 타이밍 및 폭을 제공하게 된다.

제 4도 및 제 5도의 비교 타이밍도는 블랭킹 신호를 발생시키기 위해 32f_H/16 타이밍 신호 펄스가 어떻게 사용될 수 있는지를 도시하고 있다.

제 4(a)도는 제 4도에서의 저항 R5 와 %6의 접점에서의 신호를 도시한것이고 제 4(b)도는 필립스 비디오 패턴의 라인 214를 도시한 것이다. 제 4(a)도의 블랭킹 간격은 블랭킹되는데 필요한 비디오 신호의 포션 바로 이전에 시작하여 다음 라인에 대한 블랭킹 활성 비디오전에 끝나는 것으로 도시되어 있다. 제 5(a)도는 2f_H요크 전류가 블랭킹 간격내에서 어느 정도 하락하는지를 도시하고 있고 제 5(b)도는 필립스 비디오 패턴의 동일 라인 214이 블랭킹 간격내에서 어느정도 하락하는지를 도시하고 있다.

만일 수평 블랭킹 발생기(17)가 외부 인버팅 트랜지스터를 이용할 경우에는, 저장 시간 영향을 최소화하고 블랭킹 펄스가 적절한 시간에 끝나게 하고 활성 비디오를 블랭킹 하지 않도록 주의해야 한다. 본 발명의 양상에 따른 블랭킹 회로의 인버팅 및 구동단을 실행시키는데 적합한 회로(19)는 제 3도에 도시되어 있다. 인버터/구동기는 트랜지스터(Q1)를 포함한다. 32f_H/16 타이밍 신호는 커패시터(C1)를 통해 인버터에 AC 결합된다. 저항(R1, R2, R3)은 충분히 높은 임피던스를 제공하여 신호의 어떤 중요한 로딩을 방지한다. 다이오드(CR1)는 트랜지스터(Q1)의 포화 상태를 제어하여 저장 시간 및 출력 폭을 최소화 한다. 저항(R4)은 펄스의 트레일링 에지의 슬라이싱(slicing)레벨을 제어하고 커패시터(c2)는 리딩 에지의 고정된 개시를 제공한다. 트랜지스터(Q1)의 에미터에서의 램프파는 펄스 및 턴오프점의 보다 낮은 슬라이스 레벨동안 발생되어 적당한 블랭킹 폭을 유지한다.

저항(R5, R6)은 에미터 플로워로서 구성된 버퍼 트랜지스터(Q2)와 인터페이싱하도록 전압 분할기를 형성한다. 수평 및 수직 블랭킹 신호는 트랜지스터(Q2)의 베이스이기도 한 다이오드(CR2, CR3)의 접점에서 조합된다. 트랜지스터(Q3)의 출력은 복합 블랭킹 신호이다.

따라서, 일단 비디오 지연이 비디오 처리 채널을 통해 설정되고 위상이 제 2위상 고정 루프의 DC 오프세트 뿐만아니라 디지탈 데이타(마이크로프로세서로부터 또는 단단히 와이어된 점퍼에 의해)에 설정되기만 하면, 블랭킹은 비디오와 완전히 시간이 일치된다.

Claims (16)

1. f_H에서 동작 가능하고 비디오 신호의 수평 동기 성분과 동기화되는 제1 위상 고정 루프(14)와; 상기 제1 위상 고정 루프(14)의 출력으로부터 nf_H타이밍 신호(n은 정수)를 유도해내는 f_H/nf_H변환기(16)와; 상기 nf_H타이밍 신호와 동기화되고, nf_H에서 동작하는 편향단(20)을 위한 nf_H주사 동기 신호를 발생하는 제2 위상 고정 루프(18)를 포함하는 장치에 있어서, 상기 nf_H타이밍 신호에 응답하여 상기 편향단의 수평 리트레이스 간격동안 전자 빔을 디세이블링 하는 블랭킹 신호를 발생하도록 동작하는 수단(17)을 포함하는 것을 특징으로 하는 장치.
2. 제1항에 있어서, 상기 제1 위상 고정 루프(14)의 일부를 형성하고, 상기 f_H/nf_H변환기가 응답하는 상기 출력들중 하나의 출력(32f_H)을 제공하는 mf_H오실레이터(13)(m은 n은 정수배인 수)를 포함하는 것을 특징으로 하는 장치.
3. 제2항에 있어서, 상기 m은 32이고 상기 n은 2인 것을 특징으로 하는 장치.
4. 제1항에 있어서, 상기 n은 2인 것을 특징으로 하는 장치.
5. 제1항에 있어서, 상기 f_H/nf_H변환기(16)는 클록 신호(32f_H)를 제산하는 카운터(38)를 포함하고, 상기 수평 블랭킹 신호는 상기 클록 신호 주기의 정수배에 의해 한정된 폭으로 된 펄스를 갖는 것을 특징으로 하는 장치.
6. 제1항에 있어서, 상기 수평 블랭킹 신호를 수직 블랭킹 신호와 조합하여 복합 블랭킹 신호를 형성하는 수단(CR2, CR3, Q2)을 포함하는 것을 특징으로 하는 장치.
7. 주파수 f_H에서 수평 동기 성분을 갖는 비디오 신호가 인가되고 mf_H신호(m은 정수)에서 신호를 발생하는 오실레이터(13)를 포함하는 제1 위상 고정 루프(14)와;

   상기 mf_H신호를 제산함으로써 상기 mf_H신호를 nf_H타이밍 신호(n은 정수)로 변환시키는 주파수 제산기(16)와; 상기 nf_H타이밍 신호와 동기화되고, nf_H에서 동작하는 편향단(20)을 동기시키기 위해 nf_H주사 동기 신호를 발생하는 제2 위상 고정 루프(18)와; 싱기 nf_H타이밍 신호와 상기 mf_H신호의 위상 관계를 제어하도록 선택된 개시 숫자를 상기 주파수 제산기(16)에 연속적으로 공급하는 수단(μPBUS)과; 상기 nf_H타이밍 신호에 응답하여 비디오 신호 수평 블랭킹 펄스를 발생하는 수단(17)을 포함하는 것을 특징으로 하는 수평 블랭킹 신호 발생기.
8. 제7항에 있어서, 상기 nf_H타이밍 신호를 적어도 하나의 위상 및 펄스 폭에서 변경시키는 수단을 추가로 포함하는 것을 특징으로 하는 수평 블랭킹 신호 발생기.
9. 제7항에 있어서, 상기 n은 2인 것을 특징으로 하는 수평 블랭킹 신호 발생기.
10. 제7항에 있어서, 상기 m은 32이고 n은 2인 것을 특징으로 하는 수평 블랭킹 신호 발생기.
11. 비디오 신호의 f_H수평 동기 성분과 동기적으로 nf_H타이밍 신호(nf_H는 f_H보다 더 높은 주파수)를 발생하는 수단(14, 16)과; 상기 nf_H타이밍 신호에 응답하여 상기 nf_H타이밍 신호와 동기적으로 nf_H주사 동기 신호를 발생하는 제1 수단(18)과; nf_H에서 동작 가능하고 상기 nf_H주사 동기 신호에 응답하는 수평 편향단(20)을 포함하는 수평 편향 시스템에 있어서, 상기 nf_H타이밍 신호에 응답하여 수평 블랭킹 펄스를 발생하는 제2 수단(17)을 포함하는 것을 특징으로 하는 수평 편향 시스템.
12. 제11항에 있어서, 상기 수평 블랭킹 펄스를 수직 블랭킹 펄스와 조합하여 복합 블랭킹 신호를 형성하는 수단(CR2, CR3, Q2)을 포함하는 것을 특징으로 하는 수평 편향시스템.
13. 제11항에 있어서, 상기 nf_H타이밍 신호를 발생하는 수단은, 제1위상 고정 루프와; 상기 제1위상 고정 루프(14)에 응답하는 주파수 제산기(16)를 포함하는 것을 특징으로 하는 수평 편향 시스템.
14. 제13항에 있어서, 상기 nf_H타이밍 신호에 응답하여 상기 nf_H주사 동기 신호를 발생하는 제1수단은 제2위상 고정 루프(18)를 포함하는 것을 특징으로 하는 수평 편향 시스템.
15. 제11항에 있어서, 상기 nf_H타이밍 신호를 발생하는 수단은, nf_H보다 더 높은 주파수인 nf_H에서 클록 신호를 발생하는 수단(13)과; 상기 mf_H클록 신호를 제산하여 상기 nf_H타이밍 신호를 발생하는 수단(38)을 포함하는 것을 특징으로 하는 수평 편향 시스템.
16. 제11항에 있어서, 상기 nf_H타이밍 신호에 응답하는 상기 제2수단은 구동기/인버터(19)를 포함하는 것을 특징으로 하는 수평 편향 시스템.