DE10202967A1

DE10202967A1 - Schaltungsanordnung und Verfahren zur Generierung des Ansteuersignales des Ablenktransistors einer Kathodenstrahlröhre

Info

Publication number: DE10202967A1
Application number: DE2002102967
Authority: DE
Inventors: Robert Tolkiehn
Original assignee: Philips Intellectual Property and Standards GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 2002-01-26
Filing date: 2002-01-26
Publication date: 2003-07-31
Also published as: WO2003063466A1; EP1472862A1; JP2005516486A

Abstract

Schaltungsanordnung zur Generierung des Ansteuersignals (HRV) für den Ablenktransistor, der den Schwingkreis der horizontalen Ablenkung einer Kathodenstrahlröhre (CRT) treibt. Die erfindungsgemäße Schaltungsanordnung erzeugt ein zweites horizontales Referenzsignal (HREF2), das zeitlich gesehen zwischen dem Signal des Horizontal-Rücklaufs (HFB) und dem Rechtecksignal des Ansteuersignals (HDRV) für den Ablenktransistor liegt, und zwar für alle möglichen horizontalen Positionen (hpos) und horizontalen Modulationen (hmod). Zwischen dem Ausgang des ersten Phasenregelkreises (PLL1) und dem Eingang des zweiten Phasenregelkreises (PLL2) ist ein Verzögerungsblock (DB1) geschaltet. Die Phasenmessung des Horizontal-Rücklaufes (HFB) bezüglich des zweiten horizontalen Referenzsignals (HREF2) findet erfindungsgemäß immer in der Zeit von 10% einer Periode statt. Für die Positionierung des zweiten horizontalen Referenzsignals (HREF2) wird erfindungsgemäß die herkömmliche Schaltungsanordnung mit dem ersten Verzögerungsblock (DB1) ergänzt.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Generierung des Ansteuersignals (HDRV = horizontal drive) für den Ablenktransistor, der den Schwingkreis der horizontalen Ablenkung einer Kathodenstrahlröhre (CRT = cathode ray tube) treibt. Als Eingangssignale für die Schaltungsanordnung werden das horizontale Synchronisationssignal (HSYNC = horizontal synchronization) und der Horizontal-Rücklauf (HFB = horizontal flyback) verwendet. Der Horizontal-Rücklauf ist dabei proportional zur Schwingkreisspannung. Schaltungsanordnungen dieser Art können analog oder digital implementiert werden.
Die Erfindung betrifft insbesondere eine Schaltungsanordnung, die zwei Phasenregelkreise (PLL = phase-lock-loop) verwendet. Der erste dieser Phasenregelkreise generiert dabei eine interne, störungsarme Referenz. Der zweite dieser Phasenregelkreise regelt die Phasenlage der Schleife "interne Referenz-Ansteuersignal (HDRV)-Ablenktransistor-Schwingkreis und Horizontal-Rücklauf (HFB)". Dieser zweite Regelkreis folgt im Gegensatz zum ersten Regelkreis der dynamischen, horizontalen Modulation, die z. B. durch die Parallelogrammeinstellung am Monitor sichtbar wird. Der zweite Regelkreis hat eine sehr viel kleinere Zeitkonstante T_loop2. Von der beschriebenen Schaltungsanordnung für die Generierung des Ansteuersignales eines Ablenktransistors und von anderen Realiserungen her ist es bekannt, daß idealerweise erstens die horizontale Position (hpos = horizontal position) und zweitens die horizontale Modulation (hmod = horizontal modulation) je einen Einstellbereich von bis zu ±15% haben sollten. Eine weitere, dritte Anforderung ist, daß die horizontale Auslastungszeit des Ablenktransistors bis zu 60% betragen sollte und dessen Speicherzeit bis zu 30%. Zum Beispiel entsprechen bei 140 kHz Ablenkfrequenz etwa 2 msec Speicherzeit 30% der Periode. Bei den bekannten Systemen können nicht alle drei Anforderungen erfüllt werden. Der Gesamtzusammenhang des Systems führt dazu, daß eine Verbesserung des Wertes der einen Anforderung zu einer Verschlechterung eines der anderen Werte führt.
Die herkömmliche Schaltungsanordnung für die Generierung des Ansteuersignales für den Ablenktransistor hat sich bewährt, jedoch können die großen, geforderten Einstellbereiche für die horizontale Position und die horizontale Modulation bei Ablenktransistoren, die eine große Auslastungszeit und Speicherzeit haben, nicht erreicht werden ohne die Rückkopplung des zweiten Phasenregelkreises um eine Periode zu vergrößern. Diese Verzögerung der Reaktionszeit würde zu einer Verschlechterung des Regelverhaltens des zweiten Phasenregelkreises führen und ist in der Regel nicht akzeptabel.
Es ist daher Aufgabe der Erfindung, eine Schaltungsanordnung anzugeben, die die geforderten, großen Einstellbereiche für die horizontale Position und für die horizontale Modulation selbst für einen Ablenktransistor mit großen Auslastungszeit und großer Speicherzeit ohne Vergrößerung der Verzögerung der Rückkopplung des zweiten Regelkreises erreicht.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß zwischen den Ausgang des ersten Phasenregelkreises und den Eingang des zweiten Phasenregelkreises ein erster Verzögerungsblock geschaltet ist. Das Eingangssignal des Verzögerungsblockes ist die horizontale Referenz, das Ausgangssignal eine verzögerte, zweite horizontale Referenz, welche wiederum ein Eingangssignal des zweiten Phasenregelkreises ist. Der konstante Anteil des ersten Phasenregelkreises und der konstante Anteil des ersten Verzögerungsblockes zusammen betragen mehr als 100%. Durch die erfindungsgemäße Schaltungsanordnung ergibt sich eine Veränderung in der Phasenmessung des zweiten Phasenregelkreises: es wird nun die Phase des Horizontal-Rücklaufs gegen die verzögerte, zweite horizontale Referenz gemessen, anstatt, wie bei der herkömmlichen Schaltungsanordnung, gegen die einfache horizontale Referenz.
Prinzip und Vorteil der Erfindung ist, daß die verzögerte, zweite horizontale Referenz für alle horizontalen Positionen (hpos) und horizontalen Modulationen (hmod) zusammen, d. h. für den Bereich von hpos + hmod von -30% bis +30%, zwischen dem Auftreten des Horizontal-Rücklaufs (HFB) und dem Start des Ansteuersignals (HDRV) für den Ablenktransistor liegt. Dies bedeutet, daß die Phasenmessung nach dem Ablauf des Horizontal- Rücklaufs sofort in die Generierung des nächsten Ansteuerungssignales (HDRV) einfließen kann und somit eine minimale Verzögerung des Regelkreises (minimal loop-latency) erreicht wird. Damit ist es möglich, die Phasenmessung stets in dem bei einer geforderten Speicherzeit von 60% und einer Auslastungszeit von 30% verbleibenden Fenster von 10% durchzuführen. Die Phasenmessung begrenzt somit nicht den Einstellbereich der horizontalen Modulation (hmod).
Ein weiterer Vorteil der erfindungsgemäßen Schaltungsanordnung ist, daß die Phasenlage der Signale stets so ist, daß die Phasendektoren in den beiden Phasenregelkreisen zunächst den Zeitpunkt des Auftretens des horizontalen Synchronisationssignales (HSYNC) und des Horizontal-Rücklaufs (HFB) messen, danach den Zeitpunkt des Auftretens der ersten horizontalen Referenz und der zweiten horizontalen Referenz messen und anschließend die Differenz daraus bilden. Die Phasendetektoren vereinfachen sich dadurch insbesondere bei digitalen Implementierungen.
Im folgenden wird die Erfindung mit Bezug auf die Figuren näher erläutert, wobei
Fig. 1 in den Teilfiguren a) und b) ein Blockschaltbild 1 der erfindungsgemäßen Schaltungsanordnung mit unterschiedlichen Steuerungswerten zeigt,
Fig. 2 den Signalverlauf des horizontalen Synchronisationssignales über der Zeit darstellt,
Fig. 3 den Signalverlauf der horizontalen Referenz über der Zeit darstellt,
Fig. 4 den Signalverlauf der zweiten horizontalen Referenz über der Zeit darstellt,
Fig. 5 den Signalverlauf des Ansteuersignales über der Zeit darstellt und
Fig. 6 den Signalverlauf des Horizontal-Rücklaufs über der Zeit darstellt.
Die Signalverläufe in Fig. 2 bis Fig. 6 stellen den eingeschwungenen Zustand dar.
Das in Fig. 1a) dargestellte Blockdiagramm 1 eines Zwei-PLL-Systems besteht aus einem ersten Phasenregelkreis PLL1, einem ersten Verzögerungsblock DB1, einem zweiten Phasenregelkreis PLL2, einem zweiten Verzögerungsblock DB2 und einem RS-Flipflop FF. Ein Ausgang des ersten Phasenregelkreises PLL1 ist mit einem Eingang des ersten Verzögerungsblockes DB1 verbunden. Ein Ausgang des ersten Verzögerungsblockes DB1 ist mit einem Eingang 2 des zweiten Phasenregelkreises PLL2 verbunden. Ein Ausgang des zweiten Phasenregelkreises PLL2 wird verzweigt und auf einen Eingang S eines RS-Flipflops FF gegeben sowie auf einen Eingang eines zweiten Verzögerungsblockes DB2. Ein Ausgang des zweiten Verzögeungsblockes DB2 ist mit einem Eingang R des RS-Flipflops FF verbunden. Das im folgenden beschriebene Zwei-PLL-System wird insbesondere für die horizontale Ablenkung einer Kathodenstrahlröhre verwendet. Schnittstellensignale zu dem übrigen System sind die horizontale Synchronisation HSYNC, das Ansteuersignal HDRV für den Ablenktransistor und der Horizontal-Rücklauf HFB. Das Ansteuersignal HDRV, das durch die erfindungsgemäße Schaltungsanordnung generiert wird, schaltet den Ablenktransistor ein und aus. Der Horizontal-Rücklauf HFB stellt die Position des elektronischen Strahls auf dem Bildschirm dar. Steuerungswerte für das dargestellte System sind:
für den ersten Phasenregelkreis PLL1:

- als Zielphase ZP1 die horizontale Position hpos plus einen konstanten Anteil konst1, der in dem ersten Phasenregelkreis erzeugt wird und in diesem Ausführungsbeispiel 30% beträgt, und
- die quasi statische horizontale Position, die vom Gesamtsystem vorgegeben ist und hpos = ±15% ist, so daß ZP1 = 15% bis 45% ist,

- als Zielphase ZP2 die dynamische horizontale Modulation hmod plus einen konstanten Anteil konst2, der in dem ersten Verzögerungsblock erzeugt wird und in diesem Ausführungsbeispiel 80% beträgt, und
- die horizontale Modulation hmod, die vom Gesamtsystem vorgegeben ist hmod = ± 15% ist, so daß ZP2 = 65% bis 95% ist,

- als Zielphase ZP3 ein konstanter Anteil konst3, der in dem zweiten Phasenregelkreis erzeugt wird und in diesem Ausführungsbeispiel 10% beträgt, so daß auch ZP3 = 10% ist,

- als Zielphase ZP4 die quasi statische horizontale Auslastungszeit hduty, die von dem Gesamtsystem vorgegeben wird, so daß ZP4 = hduty = 40% bis 60%.

Das in Fig. 16) dargestellte Blockdiagramm 1 besteht aus den gleichen Elementen wie das Fig. 1a) dargestellte. Der Unterschied besteht in den Steuerungswerten für den Verzögerungsblock DB1 und den zweiten Phhasenregelkreis PLL2. Steuerungswerte für diese beiden sind in diesem Ausführungsbeispiel:
für den Verzögerungsblock DB1:

- als Zielphase ZP2 die erste dynamische horizontale Modulation hmod1 plus einen konstanten Anteil konst2, der in dem ersten Verzögerungsblock erzeugt wird und in diesem Ausführungsbeispiel 80% beträgt, und
- die erste horizontale Modulation hmod1, die vom Gesamtsystem vorgegeben ist hmod1 = ±14% ist, so daß ZP2 = 66% bis 94% ist,

- als Zielphase ZP3 die zweite horizontale Modulation hmod2 plus einen konstanten Anteil konst3, der in dem zweiten Phasenregelkreis erzeugt wird und in diesem Ausführungsbeispiel 0% beträgt, und
- die zweite horizontale Modulation, die vom Gesamtsystem vorgegeben ist und hmod2 = ±1% ist, so daß ZP3 = 9% bis 11%.

Bei dieser Ausführungsform nach Fig. 1b) erfolgt die Einstellung der horizontalen Modulation hmod in zwei Teilen hmod1 und hmod2, wobei hmod = hmod1 + hmod2 ist. Es ist bevorzugt, daß dabei der größere Teil hmod1 von z. B. +/-14% im ersten Verzögerungsblock DB1 und der kleinere Teil hmod2 von z. B. +/-1% im zweiten Phasenregelkreis PLL2 verwirklicht wird. Durch die Aufteilung der horizontalen Modulation ergeben sich Werte, die besonders für eine digitale Implementierung geeignet sind.
Fig. 2 stellt den Signalverlauf des horizontalen Synchronisationssignales HSYNC dar. Mit der steigenden Flanke eines Rechtecksignales beginnt und endet hier eine Periodendauer, die mit 100% angegeben ist. Die Impulsdauer beträgt in der Regel weniger als 25% und als Referenzzeitpunkt wird in der Regel die steigende Flanke oder die Mitte des horizontalen Synchronisationssignals HSYNC genutzt.
Fig. 3 stellt den Signalverlauf der internen, störungsarmen, horizontalen Referenz HREF (= horizontal reference) dar. Der Einfluß der Zielphase ZP1 von 15% bis 45% auf das Ausgangssignal HREF des ersten Phasenregelkreises PLL1 ist mit gepunkteter Linie dargestellt. Der mit durchgezogener Linie dargestellte Rechteckimpuls verdeutlicht für den Fall hpos = 0% den Einfluß des konstanten Anteils konstl = 30%. Die Rechteckimpulse bei etwa 15% und etwa 45% verdeutlichen, daß die Grenzen des Einstellbereiches der horizontalen Position hpos, die den Anforderungen nach ±15% sollen, erreicht werden, und zwar sind sie um 30% verschoben, damit sie nur positiv sind.
Fig. 4 stellt den Signalverlauf der verzögerten zweiten horizontalen Referenz HREF2 dar. In dem dargestellten Beispiel beträgt der Anteil, gemessen vom Eingangssignal HREF des Verzögerungsblockes DB1 an, konst2 = 80%. Dies bedeutet, daß im Fall hpos = 0% und hmod = 0% über eine Periodendauer von 100% hinweg gesehen, die steigende Flanke des Rechtecksignales der zweiten horizontalen Referenz HREF2 um 10% einer Periodendauer nach der steigenden Flanke des horizontalen Synchronisationssignales erscheint. Dies ergibt sich aus der Gleichung 1:

30%(HREF) + 80%(HREF2) - 100%(HSYNC) = 10%(HFB) (1)
Der maximale Einfluß der Führungsgröße hpos = ±15% ist durch die in gestrichelter Linie dargestellten Rechteckimpulse rechts und links des mit durchgezogener Linie für hpos = 0% dargestellten Rechteckimplus verdeutlicht. Der maximale Einfluß der Führungsgröße hmod = ±15% ist durch die in gestrichelter Linie dargestellten Rechteckimpulse rechts und links außen dargestellt. Die Anforderung an hmod können also zusätzlich zu den Anforderungen an hpos, beide Anforderungen lauten ±15%, erfüllt werden.
Fig. 5 stellt den Signalverlauf des generierten Ansteuersignals HDRV für den Ablenktransistor dar. Mit durchgezogener Linie ist die maximale Impulsdauer von 60% dargestellt. Die mit gepunkteter Linie gezeichneten Segmente stellen das Ansteuersignal HDRV bei einer maximalen Impulsdauer von 60% für die Fälle (hpos + hmod) = -30%, -15%, +15% und +30% dar.
Fig. 6 stellt den Signalverlauf des Horizontal-Rücklaufs HFB dar. In dem mit durchgezogener Linie dargestellten Beispiel ist der Horizontal-Rücklauf in Phase mit dem horizontalen Synchronisationssignal. Der Horizontal-Rücklauf HFB erscheint jeweils mit einer Verzögerung um die Speicherzeit nach dem Ausschalten des Ablenktransistors (fallende Flanke des HDRV). Demnach variiert die Phasenlage des horizontalen Rücklaufs HFB entsprechend der des Ansteuersignals HDRV.
Bei einer bevorzugten Ausführungsform der Erfindung ist die Zielphase ZP3 des zweiten Phasenregelkreises PLL2 konstant, z. B. 10%, und die horizontale Modulation hmod wird ausschließlich in der Zielphase ZP2 des Verzögerungsblockes DB1 verwirklicht.
Bei einer Variante zum Betreiben der erfindungsgemäßen Schaltungsanordnung liegt die Zielphase ZP2 für den ersten Verzögerungsblock DB1 in einem Bereich, der von dem ersten Teil hmod1 und einem konstanten Anteil konst2, so daß ZP2 = hmod1 + 80% ist. Für hmod1 wird bevorzugt ±14% gewählt, somit ergibt sich für die Zielpahse ZP2 ein Bereich von 66% bis 94%. Außerdem liegt bei dieser Variante die Zielphase ZP3 für den zweiten Phasenregelkreis PLL2 in einem Bereich, der von dem zweiten Teil und einem konstanten Anteil konst3 gebildet wird, so daß ZP3 = hmod2 + 10% ist. Für hmod 2 wird bevorzugt ±1% gewählt, somit ergibt sich für die Zielphase ZP3 ein Bereich von 9% bis 11%. Diese Variante eignet sich besonders für eine digitale Implementierung.
Die erfindungsgemäße Schaltungsanordnung erzeugt ein zweites horizontales Referenzsignal HREF2, das zeitlich gesehen zwischen dem Rechtecksignal des horizontalen Rücklaufs und dem Rechtecksignal des Ansteuersignals für den Ablenktransistor liegt, und zwar für alle horizontalen Positionen hpos und horizontalen Modulationen hmod zusammen, dies bedeutet, für den Bereich von hpos + hmod = -30% bis hpos + hmod = +30%. Für große Speicherzeiten, zum Beispiel T_SPEICHER = 30%, des Ablenktransistors und für große Auslastungszeiten, zum Beispiel hduty = 60%, verbleibt eine Zeit von 10% für die Phasenmessung und Rückkopplung des zweiten Phasenregelkreises PLL2.
Zusammengefaßt sind für die erfindungsgemäße Schaltungsanordnung mit einem Verzögerungsblock DB1 für die Positionierung des zweiten horizontalen Referenzsignals HREF2 zwischen dem horizontalen Rücklauf HFB und dem generierten Ansteuersignal HDRV gegenüber dem Stand der Technik ein größerer Bereich für die horizontale Modulation, mehr Auslastungszeit und/oder mehr Speicherzeit akzeptabel, ohne die Verzögerung der Rückkopplung der Phasenregelkreise auf über eine Periodendauer zu verlängern.

Claims

1. Schaltungsanordnung zur Generierung des Ansteuersignales des Ablenktransistors einer Kathodenstrahlröhre, die aus einem Zwei-PLL-System besteht, dadurch gekennzeichnet, daß zwischen dem ersten und dem zweiten Phasenregelkreis (PLL1, PLL2) ein Verzögerungsblock (DB1) geschaltet ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgang (HREF) des ersten Phasenregelkreises (PLL1) mit dem Eingang des Verzögerungsblockes (DB1) verbunden ist.

3. Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der Ausgang des ersten Verzögerungsblockes (DB1) mit einem Eingang des zweiten Phasenregelkreises (PLL2) verbunden ist.

4. Verfahren zum Betreiben einer Schaltungsanordnung, insbesondere einer Schaltungsanordnung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die horizontale Modulation (hmod) ein Steuerungswert für den Verzögerungsblock (DB1) ist.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der konstante Anteil (konst1) der Zielphase (ZP1) des ersten Regelkreises (PLL1) und der konstante Anteil (konst2) des ersten Verzögerungsblockes (DB1) zusammen größer 100% sind.

6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der konstante Anteil (konst1) des ersten Phasenregelkreises PLL1 30% beträgt.

7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß der konstante Anteil (konst2) des ersten Verzögerungsblockes (DB1) 80% beträgt.

8. Verfahren zum Betreiben einer Schaltungsanordnung, insbesondere einer Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Zielphase (ZP3) des zweiten Phasenregelkreises (PLL2) kostant ist.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Zielphase (ZP3) des zweiten Phasenregelkreises (PLL2) 10% beträgt.

10. Verfahren zum Betreiben einer Schaltungsanordnung, insbesondere einer Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der dynamische Anteil der Zielphase (ZP3) des zweiten Phasenregelkreises (PLL2) kleiner 20% der gesamten horizontalen Modulation (hmod) ist.

11. Verfahren zum Betreiben einer Schaltungsanordnung, insbesondere einer Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der dynamische Anteil der Zielphase (ZP3) des zweiten Phasenregelkreises (PLL2) etwa 7% der gesamten horizontalen Modulation (hmod) beträgt.

12. Verfahren zum Betreiben einer Schaltungsanordnung, insbesondere einer Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Einstellung der horizontalen Modulation (hmod) in zwei Teilen (hmod1 und hmod2) erfolgt, wobei der erste Teil (hmod1) im ersten Verzögerungsblock (DB1) und der zweite Teil (hmod2) im zweiten Phasenregelkreis (PLL2) verwirklicht werden.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der erste Teil (hmod1) den größeren Anteil der Einstellung der horizontalen Modulation (hmod) verwirklicht und der zweite Teil (hmod2) den kleineren.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der erste Teil (hmod1) 14% beträgt und der zweite Teil (hmod2) 1% beträgt.

15. Verfahren nach einem der Ansprüche 4 bis 14, dadurch gekennzeichnet, daß die horizontale Modulation (hmod) 15% beträgt.

16. Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, daß die Zielphase (ZP2) für den ersten Verzögerungsblock (DB1) in einem Bereich von 66% bis 94% und die Zielphase (ZP3) für den zweiten Phasenregelkreis (PLL2) in einem Bereich von 9% bis 11% liegt.

17. Verfahren nach einem der Ansprüche 4 bis 16, dadurch gekennzeichnet, daß die Schaltungsanordnung digital implementiert ist.