KR100253307B1 - 디램의 데이터-패스 압축회로 - Google Patents

디램의 데이터-패스 압축회로 Download PDF

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Abstract

본 발명은 논리 게이트를 이용하여 데이터-패스를 압축하는 기술에 관한 것으로, 데이터-패스의 길이나 부하량을 크게 변화시키지 않고도 입출력 버스의 폭을 변화시킬 수 있도록 하기 위하여, 다수의 디램코어(31A),(31B)에서 출력되는 데이터를 메인증폭기(32A),(32B)를 통해 증폭처리하여 알디비(RDB) 데이터라인(RDB LINE)으로 출력하는 디램의 데이터 출력회로에 있어서, 상기 데이터라인(RDB LINE)의 데이터를 감지하여 알디비 데이터라인(RDB),(RDBb)의 전위를 변화시키기 위한 제어신호를 출력하는 메인증폭기(41)와; 상기 메인증폭기(41)의 제어를 받아 상기 알디비 데이터라인(RDB),(RDBb)을 선택적으로 뮤트시키는 뮤트 제어부(42)와; 외부 제어신호(RDB_PCB)에 따라 상기 알디비 데이터라인(RDB),(RDBb)을 프리챠지시키는 프리챠지부(43)와; 상기 알디비 데이터라인(RDB),(RDBb)의 전위에 따라 상대 알디비 데이터라인(RDBb),(RDB)의 전위를 전원단자전압 레벨로 상승시키는 데이터라인 구동부(44)와; 상기 알디비 데이터라인(RDB),(RDBb)이 구동될 때 그의 전위를 각각 래치하는 래치부(45A),(45B)로 이루어진 데이터라인 제어부(40)를 포함하여 구성한 것이다.

Description

디램의 데이터-패스 압축회로
본 발명은 논리 게이트를 이용하여 데이터-패스를 압축하는 기술에 관한 것으로, 특히 디램(DRAM)에서 입출력 버스폭(I/O bus width)이 달라짐에 따라 데이터-패스를 압축할 필요가 있는데 이때, 논리게이트를 이용하여 데이터-패스의 로딩을 변화시키지 않고 데이터-패스를 압축할 수 있도록한 디램의 데이터-패스 압축회로에 관한 것이다.
도 1은 입출력 버스폭이 ×16모드인 경우 종래기술에 의한 데이터-패스를 보인 것이고, 도 2는 입출력 버스폭이 ×8,×4모드인 경우 종래기술에 의한 데이터-패스를 보인 것으로, 이에 도시한 바와 같이, 데이터-패스상에 옵션스위치(SW1),(SW2)를 배치하고, 입출력 버스폭에 따라 이 스위치(SW1),(SW2)들의 온,오프상태를 조정하여 데이터-패스의 압축정도가 변화되도록 하였다.
즉, 입출력 버스폭이 ×16모드인 경우에는 도 1에서와 같이 옵션스위치(SW1), (SW2)를 개방,단락시키고, 입출력 버스폭이 ×8,×4모드인 경우에는 도 2에서와 같이 옵션스위치(SW1),(SW2)를 단락,개방시키게 되어 있었다.
이와 같이 종래에 있어서는 데이터-패스의 압축을 조정하기 위해 데이터-패스상에 옵션스위치를 배치하고 입출력 버스폭에 따라 그 스위치들의 온,오프를 제어하도록 되어 있으므로 입출력 버스폭이 ×8,×4인 경우 ×16에 비해 데이터-패스의 길이가 배가되고, 이에 의해 부하량이 증가하므로 같은 사이즈의 드라이버와 프리챠지 디바이스를 사용할 때 억세스 타임이 증가되고, 프리챠지 타임이 지연되는 결함이 있었다.
따라서, 본 발명이 이루고자하는 기술적 과제는 논리게이트를 이용하여 데이터-패스의 길이나 부하량을 크게 변화시키지 않고도 입출력 버스폭을 변화시키는 디램의 데이터-패스 압축회로를 제공함에 있다.
도 1은 소정 버스폭인 경우 종래기술에 의한 데이터-패스의 제어 블록도.
도 2는 또 다른 버스폭인 경우 종래기술에 의한 데이터-패스의 제어 블록도.
도 3은 본 발명에 의한 데이터-패스 제어블록도.
도 4는 알디비 데이터라인에 설치되는 데이터라인 제어부의 일실시 예시 회로도.
도 5는 도 3에서 RDB멀티플렉서내에 설치되는 데이터-패스 압축회로도.
***도면의 주요 부분에 대한 부호의 설명***
31A,31B : 디램코어 32A,32B ,41: 메인증폭기
33 : RDB 멀티플렉서 34 : 출력버퍼
40 : 데이터라인 제어부 42 : 뮤트 제어부
43 : 프리챠지부 44 : 데이터라인 구동부
45A,45B : 래치부
도 3은 본 발명 디램의 데이터-패스 압축회로가 적용되는 디램의 데이터-패스 주변 블록도이고, 도 4는 도 3의 알디비 데이터라인(RDB)에 설치되는 데이터라인 제어부의 일실시 예시 회로도로서 이에 도시한 바와 같이, 디램코어(31A),(31B)에서 출력되는 데이터를 소정 레벨로 증폭하여 출력하는 메인증폭기(32A),(32B)와; 상기 메인증폭기(32A),(32B)의 출력 데이터에 따라 알디비 데이터라인(RDB),(RDBb)의 전위를 변화시켜 그때의 데이터값을 각각 래치한 후 그 데이터라인(RDB),(RDBb)을 프리챠지시키는 데이터라인 제어부(40)와; 상기 데이터라인 제어부(40)의 출력데이터를 선택적으로 받아들이는 RDB멀티플렉서(33)와; 상기 RDB멀티플렉서(33)의 출력 데이터를 소정 레벨로 완충증폭하여 외부로 출력하는 출력버퍼(34)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 5를 참조하여 상세히 설명하면 다음과 같다.
디램코어(31A),(31B)에서 각기 순차적으로 출력되는 데이터가 메인증폭기(32A), (32B)에서 각각 증폭되고, 다시 알디비 데이터라인(RDB)을 통해 RDB멀티플렉서(33)에서 논리적으로 선택된 후 출력버퍼(34)를 통해 외부로 출력된다.
그런데, 상기 알디비 데이터라인(RDB)에 도 4와 같은 RDB 데이터 라인의 압축회로를 추가하고, 상기 RDB멀티플렉서(33)에 도 5와 같은 데이터-패스 압축회로를 추가함으로써 데이터-패스의 길이나 부하량을 크게 변화시키지 않고도 입출력버스의 폭을 자유롭게 변화시킬 수 있게 된다.
먼저, 도 4를 참조하여 RDB 데이터 라인의 압축과정을 설명한다.
알디비 데이터라인(RDB)은 스탠바이상태에서 로직 "하이"로 프리챠지되어 있다. 액티브시 메인 증폭기(41)에서 감지한 데이터가 그 알디비 데이터라인(RDB)에 실리게 되는데, 그 감지한 데이터가 로직 "하이" 데이터인 경우 그 메인증폭기(41)의 출력포트(a2)에서 "하이"가 출력되어 엔모스트랜지스터(NM2)가 온된다.
이에 의해 피모스트랜지스터(PM3)가 온되고, 이때, 엔모스트랜지스터(NM1)는 오프상태를 유지하므로 전원단자전압(VCC)이 그 피모스트랜지스터(PM3)를 통해 알디비 데이터라인(RDB)으로 공급되므로 이 알디비 데이터라인(RDB)이 계속 "하이"상태를 유지하게 된다. 이와 같은 과정을 통해 알디비 데이터라인(RDB)에 실린 "하이" 데이터는 래치부(sticky latch)(45A)에 래치된다.
이때, 알디비 데이터라인(RDB)이 계속 "하이"상태를 유지하므로 이에 의해 피모스트랜지스터(PM4)가 오프상태를 유지하여 그 알디비 데이터라인(RDB)과 쌍을 이루는 알디비 데이터라인(RDBb은 "로우" 상태로 된다.
상기의 설명에서와 같이 알디비 데이터라인(RDB)에 "하이" 데이터가 실리고, 알디비 데이터라인(RDBb)이 "로우" 상태로 되어 그 데이터라인(RDB),(RDBb)간의 전위차가 벌어지면 상기 메인 증폭기(41)는 이를 감지한 후 출력포트(a2)에 "로우"를 출력하여 상기 엔모스트랜지스터(NM2)를 오프시킨다.
상기 엔모스트랜지스터(NM2)가 오프되더라도 상기 알디비 데이터라인(RDB)에 실린 데이터는 상기의 설명에서와 같이 이미 래치부(45A)에 래치되어 있으므로 다음 스테이지로 그 데이터가 전달되기까지 데이터 손실은 발생되지 않는다.
그러나, 상기 알디비 데이터라인(RDB)에 실린 데이터가 다음 스테이지로 전달되고 나면 외부 제어신호(RDB_PCB)가 "로우"로 공급되어 피모스트랜지스터(PM1),(PM2)가 온되고, 이로인하여 그 알디비 데이터라인(RDB)의 데이터가 클리어된다. 이렇게 알디비 데이터라인(RDB)의 데이터가 클리어되면 상기 외부 제어신호(RDB_PCB)가 다시 "하이"로 공급되어 프리챠지용 피모스트랜지스터(PM1),(PM2)가 다시 오프된다.
상기 알디비 데이터라인(RDB)에 "로우" 데이터가 실린 경우에도 동작원리는 상기와 동일하다.
한편, 도 5는 도 3에서 RDB 멀티플렉서(33)에 존재하는 데이터-패스 압축회로도의 일시예를 보인 것으로, 이의 작용을 설명하면 다음과 같다.
먼저, 입출력 버스폭이 ×16인 경우 2개의 데이터-패스는 분리되고, 상부의 데이터-패스에서 노드(N1)가 로직 "하이"로 설정되어 있으므로 상부의 데이터-패스는 하부의 데이터-패스와 동일한 기능을 수행하게 된다.
입출력 버스폭이 ×16이거나 ×4인 경우 알디비 데이라인 RDB<8>이나 RDB<0>을 통해 데이터가 입력되지만, 데이터 출력은 알디비 데이터라인 RDBLb<8>을 통해서만 이루어진다.
상기 알디비 데이터라인 RDB<8>을 통해 데이터가 입력되는 경우, 알디비 데이터라인 RDB<0>은 데이터 전달이 일어나지 않으므로 로직 "하이"로 프리챠지 상태에 머물어 있게 되고, 입출력 버스폭이 ×16의 경우와 동일하게 입력된 데이터는 상부의 데이터-패스를 통해 출력된다.
알디비 데이터라인 RDB<0>을 통해 데이터가 입력되는 경우, 알디비 데이터라인 RDB<8>은 상기와 같은 이유로 인하여 로직 "하이" 상태로 있게 된다.
알디비 데이터라인 RDB<0>에 입력된 데이터가 로직 "하이"인 경우, 이때, 알디비 데이터라인 RDB<8>이 로직 "하이" 상태이므로 낸드게이트(ND11)에서 알디비 데이터라인 RDBLb<8>으로 로직 "로우" 데이터가 출력된다. 이때, 노드(N1)가 로직 "하이" 상태이지만 알디비 데이터라인 RDBLb<8>이 로직 "로우" 상태이므로 낸드게이트(ND12)의 출력은 "로우"로 천이되지 않고 이로 인하여 낸드게이트(ND11)에서 알디비 데이터라인 RDBLb<8>측으로 계속 "로우"가 출력된다.
알디비 데이터라인 RDB<0>에 입력된 데이터가 로직 "로우"인 경우, 이에 의해 상기 낸드게이트(ND11)에서 알디비 데이터라인 RDBLb<8>으로 로직 "하이" 데이터가 출력된다. 이때, 노드(N1)가 로직 "로우" 상태이므로 낸드게이트(ND12)의 출력 로직에 관계없이 상기 낸드게이트(ND11)에서 알디비 데이터라인 RDBLb<8>측으로 계속 "하이"가 출력된다.
이상에서 상세히 설명한 바와 같이, 본 발명은 간단한 구성의 회로를 부가하여 데이터-패스의 길이나 부하량을 크게 변화시키지 않고도 입출력 버스의 폭을 변화시킬 수 있게 함으로써, 입출력 버스폭의 변화에 따른 억세스타임의 증가가 방지되고, 옵션스위치의 이용 개수를 현저하게 줄일 수 있게 되어 레이아웃 면적이 줄어드는 효과가 있다.

Claims (2)

  1. 다수의 디램코어(31A),(31B)에서 출력되는 데이터를 메인증폭기(32A),(32B)를 통해 증폭처리하여 알디비 데이터라인(RDB LINE)으로 출력하는 디램의 데이터 출력회로에 있어서, 상기 데이터라인(RDB LINE)의 데이터를 감지하여 알디비 데이터라인(RDB),(RDBb)의 전위를 변화시키기 위한 제어신호를 출력하는 메인증폭기(41)와; 상기 메인증폭기(41)의 제어를 받아 상기 알디비 데이터라인(RDB),(RDBb)을 선택적으로 뮤트시키는 뮤트 제어부(42)와; 외부 제어신호(RDB_PCB)에 따라 상기 알디비 데이터라인(RDB),(RDBb)을 프리챠지시키는 프리챠지부(43)와; 상기 알디비 데이터라인(RDB),(RDBb)의 전위에 따라 상대 알디비 데이터라인(RDBb),(RDB)의 전위를 전원단자전압 레벨로 상승시키는 데이터라인 구동부(44)와; 상기 알디비 데이터라인(RDB),(RDBb)이 구동될 때 그의 전위를 각각 래치하는 래치부(45A),(45B)로 이루어진 데이터라인 제어부(40)를 포함하여 구성한 것을 특징으로 하는 디램의 데이터-패스 압축회로.
  2. 제1항에 있어서, 알디비 데이터라인[RDB<8>]을 낸드게이트(ND11)의 일측입력단자에 접속함과 아울러 전원단자(VCC)를 옵션스위치(×16)를 통해 그 낸드게이트(ND11)의 타측입력단자 및 노드(N1)에 공통접속하고, 상기 낸드게이트(ND11)의 출력단자를 알디비 데이터라인[RDBLb<8>]에 접속하여 그 접속점 및 상기 노드(N1)를 출력단자가 상기 낸드게이트(ND11)의 일측입력단자에 접속된 낸드게이트(ND12)의 양측 입력단자에 각각 접속한 후, 알디비 데이터라인[RDB<0>]을 옵션스위치(×8),(×4)를 각기 통해 상기 낸드게이트(ND11)의 타측입력단자에 접속함과 아울러, 다른 한편으로는 인버터(I11),(I12)로 구성된 래치부를 통해 알디비 데이터라인[RDBLb<0>]에 접속하여 구성된 데이터-패스 압축부를 더 포함하여 구성한 것을 특징으로 하는 디램의 데이터-패스 압축회로.
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