KR0154738B1 - 반도체 메모리장치의 출력 제어회로 및 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
래치형 입출력센스앰프를 사용하는 반도체 메모리장치에서 출력 특성을 개선함
3. 발명의 해결방법의 요지
반도체 메모리장치의 데이터출력회로가, 비트라인센스앰프를 구비하는 메모리셀어레이와, 비트라인과 입출력라인 사이에 연결되며 컬럼선택신호 발생시 스위칭되어 비트라인과 입출력라인을 연결하는 컬럼선택수단과, 입출력라인에 연결되며 컬럼 어드레스스트로브신호가 비활성화될 시 스위칭되어 입출력라인을 프리차지하는 수단과, 입출력라인에 연결되며 센싱활성화신호에 의해 입출력라인의 전압차를 감지 및 증폭하여 래치하는 입출력라인센스앰프와, 지연수단을 구비하며 컬럼어드레스디코딩신호를 지연수단에 의해 지연되는 주기 동안 컬럼선택신호를 활성화시키는 컬럼선택제어수단으로 구성되어, 컬럼선택제어수단의 지연수단이 입출력라인센스앰프가 입출력라인의 전압차를 감지 및 증폭할 수 있는 최소전압을 감지할 수 있는 지연주기를 가지며, 비트라인센스앰프와 입출력라인센스앰프를 지연주기 동안 연결하고 이후의 구간에서는 차단하여 데이터의 출력 특성을 개선한다.
[발명의 중요한 용도]
반도체 메모리장치에서 데이터 출력시 입출력라인의 전압차가 감지 증폭하여 안정된 데이터로 출력할 수 있는 최소전압차가 되는 시점에서 데이터를 감지 및 증폭하여 출력한 후, 입출력라인과 비트라인의 연결을 차단하고 입출력라인을 프리차지하므로서 데이터 출력 특성을 향상시키고 비트라인의 데이터 재저장 특성을 향상시킨다.
Description
제1도는 종래의 반도체 메모리장치에서 데이터를 출력하는 회로의 구성을 도시하는 도면.
제2도는 제1도의 각 부 동작 특성을 도시하는 파형도.
제3도는 본 발명에 따라 반도체 메모리장치에서 데이터를 출력하는 회로의 구성을 도시하는 도면.
제4도는 제3도 중 입출력라인을 제어하는 회로의 구성을 도시하는 도면.
제5도는 제3도 중 입출력라인을 프리차지하는 회로의 구성을 도시하는 도면.
제6도는 제3도 - 제5도의 각 부 동작 특성을 도시하는 파형도.
본 발명은 반도체 메모리장치의 출력제어회로 및 방법에 관한 것으로, 특히 입출력라인의 센싱 동작을 제어하는 회로 및 방법에 관한 것이다.
반도체 메모리장치에서 데이터를 출력하는 구성은 먼저 메모리셀의 데이터를 비트라인쌍에 연결되는 비트라인 센스앰프(B/L sense amplifier)에서 1차 센싱하여 비트라인쌍의 전압 차이를 증가시켜주며 시작한다. 여기서 메모리셀과 연결된 데이터 버스 쌍을 비트라인이고 하며, 이런 비트라인쌍에 1차증폭기가 연결되어 있음은 이 분야에서 공지된 기술이다. 그리고 상기 1차 증폭된 비트라인쌍의 전압차는 또 다른 데이터버스인 입출력라인쌍에 전달되며, 비트라인쌍과 입출력라인 쌍의 연결은 컬럼어드레스(column address)정보에 의해 선택되는 컬럼게이트들에 의해 수행된다.
상기 컬럼게이트가 열리면, 비트라인쌍에 실린 증폭된 데이타가 입출력라인쌍으로 전달되면서 차지셰어링(chare sharing)되며, 이때 계속되는 1차 센싱이 입출력라인쌍에서 일정 레벨 차이를 이루면 입출력라인쌍에 연결되는 2차증폭기(I/O line sense amplifier)가 동작을 개시하여 출력동작을 계속 수행한다.
제1도는 종래의 반도체 메모리장치에서 데이터를 출력하는 부분의 구성을 도시하는 회로이며, 제2도는 상기 제1도의 각 부 동작 특성을 도시하는 파형도이다. 상기 제1도와 같은 종래의 데이터 출력 구성을 살펴보면, 메모리어레이10은 비트라인 BL 및 /BL사이에 연결된다. 상기 메모리 어레이10에서 각 비트라인 BL 및 /BL에 연결되는 구성은 상기 비트라인 BL 및 /BL을 프리차지하는 수단, 메모리셀 및 비트라인 BL 및 /BL의 전압차를 센싱 및 증폭하는 비트라인센스앰프11들로 이루어진다. 컬럼선택회로20에서 컬럼게이트23-24들은 비트라인 BL 및 /BL과 입출력라인 IO 및 /IO 사이에 연결되고 게이트전극이 컬럼선택신호CSL(column address selector)에 연결된다. 그리고 상기 컬럼선택신호CSL은 컬럼디코더에서 컬럼어드레스를 디코딩하여 해당하는 입출력라인이 선택될 시 발생되는 CAD신호를 인버터21-22에서 지연하여 발생하는 신호이다. 입출력라인프리차지회로30은 전원전압과 입출력라인 IO 및 /IO 사이에 연결되며 컬럼어드레스스트로브신호/CAS(column address strobe)가 비활성화될 시 상기 입출력라인 IO 및 /IO을 프리차지시킨다. 입출력센스앰프40은 상기 입출력라인 IO 및 /IO에 연결되며, 센싱활성화신호ΦIO-SAEN 입력시 상기 입출력라인 IO 및 /IO의 전압차를 감지 및 증폭하여 XA신호로 출력한다. 데이터출력버퍼50은 상기 XA신호를 완충하여 출력데이타DO로 출력한다.
상기와 같은 구성을 갖는 회로의 동작을 살펴보면, 제2도의 213과 같이 컬럼어드레스스트로브신호/CAS가 하이 논리 상태일 시 입출력라인프리차지회로30의 엔모오스트랜지스터31-33이 턴온되어 입출력라인 IO 및 /IO을 프리차지시킨다. 이때 상기 엔모오스트랜지스터31 및 32는 상기 입출력라인 IO 및 /IO을 전원전압으로 프리차지시키고, 엔모오스트랜지스터33은 상기 입출력라인 IO 및 /IO을 등화시킨다. 상기와 같은 상태에서 로우어드레스스트로브신호/RAS가 로우 논리로 활성화되면 메모리셀어레이10이 활성화되기 시작하며, 비트라인 BL 및 /BL은 프리차지된 전압과 메모리셀의 저장데이타가 차지셰어링되어 나타난다. 그러면 비트라인센스앰프11이 구동되어 비트라인 BL 및 /BL의 미세한 전압차를 감지 및 증폭한다. 따라서 비트라인 BL 및 /BL은 제2도의 219와 같이 메모리셀에 저장된 데이터가 나타난다.
이와 같은 상태에서 컬럼디코더는 215와 같은 컬럼어드레스를 디코딩하여 컬럼어드레스디코딩신호CAD를 발생하며, 컬럼어드레스스트로브신호/CAS가 213과 같이 활성화된다. 그러면 입출력라인프리차지회로30의 엔모오스트랜지스터31-33이 오프되므로 입출력라인 IO 및 /IO의 프리차지 및 등화 동작이 중단된다. 또한 상기 컬럼어드레스디코딩신호CAD는 인버터21-22를 통해 217과 같은 컬럼선택신호CSL가 되어 컬럼게이트23-24의 게이트전극에 인가된다. 상기 컬럼게이트23-24가 온되면(혹은 열리면) 비트라인 BL 및 /BL과 입출력라인 IO 및 /IO이 서로 연결되므로, 상기 비트라인 BL 및 /BL의 신호가 입출력라인 IO 및 /IO으로 전달된다.
상기 컬럼게이트23-24가 온된 후 상기 입출력라인 IO 및 /IO의 전압차가 △V가 되는 시점에서 223과 같이 센싱활성화신호PIIO-SAEN이 발생된다. 상기 센싱활성화신호ΦIO-SAEN은 컬럼어드레스스트로브신호/CAS를 지연하여 발생시킨다. 상기 입출력센스앰프40은 223과 같이 센싱활성화신호ΦIO-SAEN이 발생되면 구동되어 상기 입출력라인 IO 및 /IO의 전압차를 감지 및 증폭 출력한다. 이때 상기 입출력센스앰프40은 래치 형태의 센스앰프(latched I/O sense amplifier)로서, 상기 입출력라인 IO 및 /IO의 전압차인 △V를 감지 및 증폭하여 225와 같이 XA로 래치 출력한다. 이때 상기 입출력라인 IO 및 /IO은 상기 컬럼어드레스스트로브신호/CAS가 하이논리로 비활성화되는 시점까지 프리차지 동작이 수행되지 않으므로, 상기 입출력센스앰프40은 입출력라인 IO 및 /IO의 전압차가 없어지는 시점까지 X주기 동안 센싱 동작을 수행하게 된다. 이런 X주기동안 상기 입출력라인 IO 및 /IO의 상태가 변하더라도 상기 센싱활성화신호SAEN이 다시 활성화되지 않는 한 225와 같이 래치 상태를 유지한다.
상기한 바와 같이 반도체 메모리장치의 출력 구조에서, 상기 2차증폭기인 입출력센스앰프는 래치 형태의 증폭기나 전류센스앰프(current sense amplifier)로서, 입출력라인의 전압차를 감지하여 동작을 시작하면 입출력라인의 변화에 관계없이 고정되는 특성을 가진다. 즉, 상기 입출력라인의 전압차가 일정 레벨의 차이인 △V가 감지되면, 이후 입출력라인의 전압차가 반대로 뒤집어져도 입출력센스앰프의 동작이 중지되지 않는 한 감지된 상태의 값을 유지한다. 이는 다시 말하면, 2차증폭기인 입출력센스앰프의 동작은 △I/O의 최소값이면 충분하다는 의미이다.
그러나 상기와 같은 데이터 출력 구성을 갖는 종래의 반도체 메모리장치에서는 비트라인 BL 및 /BL과 입출력라인 IO 및 /IO을 연결하는 컬럼게이트23-24가 계속 온된 상태를 유지하게 되면 입출력라인 IO 및 /IO에 △V가 발생된 이후에도 비트라인센스앰프11이 계속 구동되며, 이로 인해 비트라인 BL 및 /BL에는 219와 같이 디벨로프되는 신호가 발생된다. 따라서 입출력라인 IO 및 /IO에도 상기 비트라인 BL 및 /BL에서 전달되는 신호가 존재하게 되어 221과 같은 신호가 발생된다. 이는 1차증폭기에서 데이터저장(data restore)동작에 불필요한 입출력라인 IO 및 /IO의 로딩(loading)을 보고 있는 것이며, 아울러 입출력라인 IO 및 /IO의 입장에서도 △V에 의해 2차증폭기가 래치 동작을 완료한 이후에 불필요한 센싱 동작을 계속함을 의미하는 것이다.
따라서 본 발명의 목적은 반도체 메모리장치에서 출력 특성을 향상시킬 수 있는 데이터 출력회로 및 방법을 제공함에 있다.
본 발명의 다른 목적은 비트라인 센스앰프와 입출력센스앰프를 구비하는 반도체 메모리장치에서 입출력센스앰프가 동작할 수 있는 최소 전압차가 입출력라인에 발생될 시 상기 비트라인과 입출력라인의 연결을 차단하여 비트라인과 입출력라인의 로딩을 감소시킬 수 있는 데이터 출력회로 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 래치 형태의 입출력센스앰프를 구비하는 반도체 메모리장치에서 입출력센스앰프 동작시 입출력라인의 일정전압 감지시 입출력라인과 비트라인의 연결을 차단하고 입출력라인을 프리차지시켜 데이터의 저장 특성 및 출력 특성을 향상시킬 수 있는 회로 및 방법을 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여 반도체 메모리장치의 출력제어회로가, 비트라인센스앰프를 구비하는 메모리셀어레이와, 비트라인과 입출력라인 사이에 연결되며 컬럼선택신호 발생시 스위칭되어 상기 비트라인과 입출력라인을 연결하는 컬럼선택수단과, 상기 입출력라인에 연결되며 컬럼어드레스스트로브신호가 비활성화될 때 스위칭되어 상기 입출력라인을 프리차지하는 수단과, 상기 입출력라인에 연결되며 센싱활성화신호에 의해 상기 입출력라인의 전압차를 감지 및 증폭하여 래치하는 입출력라인센스앰프와, 지연수단을 구비하며, 컬럼어드레스디코딩신호를 상기 지연수단에 의해 지연되는 주기 동안 상기 컬럼선택신호를 활성화시키는 컬럼선택제어수단으로 구성되어, 상기 컬럼선택제어수단의 지연수단이 상기 입출력센스앰프가 상기 입출력라인의 전압차를 감지 및 증폭할 수 있는 최소전압을 감지할 수 있는 지연주기를 가지며, 상기 컬럼선택제어 수단이 상기 비트라인센스앰프와 입출력라인센스앰프를 상기 지연주기 동안 연결하고 이후의 구간에서는 차단하기 위한 컬럼선택신호를 발생하는 수단과, 지연주기 이후의 차단신호를 받아 스위칭되어 상기 입출력 라인을 프리차지하는 수단이 있는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
여기에서 사용되는 컬럼어드레스디코딩신호CAD라는 용어는 컬럼어드레스를 디코딩하여 해당하는 입출력라인을 선택하기 위해 출력되는 신호를 의미한다. 컬럼선택제어신호ΦGATE라는 용어는 상기 컬럼어드레스디코딩신호가 발생되는 시점에서 활성화되어 소정 주기 동안 유지되는 펄스신호를 의미한다. 컬럼선택신호CSL이라는 용어는 상기 컬럼선택제어신호에 의해 컬럼게이트의 스위칭을 제어하는 신호를 나타낸다. 제1프리차지제어신호ΦGATE-A는 상기 컬럼선택제어신호 해제시 활성화되어 컬럼어드레스스트로브신호가 비활성화될 때 까지 유지되는 신호로서, 입출력라인을 프리차지하기 위한 제어신호를 의미한다. 센싱활성화신호 ΦIO-SAEN는 입출력센스앰프를 활성화시키는 신호를 의미한다.
제3도는 본 발명에 따른 반도체 메모리장치의 출력제어 구조를 도시하는 도면이다.
메모리어레이10은 비트라인 BL 및 /BL 사이에 연결된다. 상기 메모리어레이10에서 각 비트라인 BL 및 /BL에 연결되는 구성은 상기 비트라인 BL 및 /BL을 프리차지하는 수단, 메모리셀 및 비트라인 BL 및 /BL의 전압차를 센싱 및 증폭하는 비트라인센스앰프11들로 이루어진다.
컬럼선택제어회로60은 컬럼어드레스디코딩신호CAD를 입력하며, 상기 컬럼어드레스디코딩신호CAD 입력시 활성화되며 소정 주기 동안 유지된 후 해제되는 컬럼선택제어신호ΦGATE를 발생한다. 상기 컬럼선택제어신호ΦGATE는 펄스 형태의 신호로서 동작 개시는 컬럼어드레스디코딩신호CAD에 의해 이루어지지만 해제는 상기 컬럼어드레스디코딩신호CAD에 관계없이 자체의 지연주기에 의해 설정된다. 여기서 상기 지연주기는 상기 입출력라인 IO 및 /IO에 발생되는 전압차가 입출력센스앰프40에 안정되게 감지 증폭할 수 있는 최소전압△V가 발생될 수 있는 주기로 설정한다.
컬럼선택회로20에서 컬럼게이트23-24들은 비트라인 BL 및 /BL과 입출력라인 IO 및 /IO 사이에 연결되고 게이트전극이 컬럼선택신호CSL에 연결된다. 그리고 상기 컬럼선택신호CSL은 컬럼선택신호ΦGATE가 인버터21-22에서 지연되어 발생되는 신호이다.
입출력라인프리차지제어회로70에서 1프리차지제어신호발생회로71은 상기 컬럼선택제어신호ΦGATE및 컬럼어드레스스트로브신호/CAS를 입력하며, 상기 컬럼선택제어신호ΦGATE 해제시 구동되며 상기 컬럼어드레스스트로브신호/CAS가 비활성화될 시 해제되는 제1프리차지제어신호ΦGATE-A를 발생한다. 노아게이트72 및 인버터73은 상기 제1프리차지제어신호ΦGATE-1 및 상기 컬럼어드레스스트로브신호/CAS를 제2프리차지제어신호로 입력하며, 상기 제1프리차지제어신호ΦGATE-A 또는 상기 컬럼어드레스스트로브신호/CAS의 비활성화신호가 입력될 시 프리차지제어신호로 출력한다.
입출력라인프리차지회로30은 전원전압과 입출력라인 IO 및 /IO 사이에 연결되며 상기 프리차지제어신호가 입력될 시 스위칭되어 입출력라인 IO 및 /IO을 프리차지 및 등화시킨다. 상기 입출력라인프리차지회로30의 구성은 엔모오스트랜지스터31이 전원전압과 입출력라인 IO 사이에 연결되고, 엔모오스트랜지스터32가 전원전압과 입출력라인 /IO 사이에 연결되며, 엔모오스트랜지스터33이 상기 입출력라인 IO 및 /IO 사이에 연결되고, 상기 엔모오스트랜지스터31-33의 게이트전극들이 상기 프리차지제어신호에 연결된다.
입출력센스앰프40은 래치형 센스앰프로서, 상기 입출력라인 IO 및 /IO에 연결되어 센싱활성화신호ΦIO-SAEN 입력시 상기 입출력라인 IO 및 /IO의 전압차를 감지 및 증폭하여 XA신호로 출력한다. 데이터출력버퍼50은 상기 XA신호를 완충하여 출력데이타DO로 출력한다.
제4도는 제3도 중 컬럼선택제어회로60의 구성도로서, 입력되는 컬럼어드레스디코딩신호CAD는 활성화시 하이 논리로 천이되는 신호이다. 지연수단은 인버터411-413, 저항414-415 및 캐패시터416-417로 구성된다. 상기 지연수단은 상기 컬럼어드레스디코딩신호CAD가 로우 논리에서 하이 논리로 천이되는 에지(rising edge)를 상기 저항414-415 및 캐패시터416-417에 의해 설정되는 주기 동안 지연하여 반전 출력한다. 낸드게이트421 및 인버터422는 상기 컬럼어드레스디코딩신호CAD와 반전 지연되는 컬럼어드레스디코딩신호를 논리 조합하여 컬럼선택제어신호ΦGATE로 출력한다. 따라서 상기 컬럼선택제어신호ΦGATE는 상기 컬럼어드레스디코딩신호CAD가 하이 논리로 천이되는 시점에서 활성화되며 상기 지연주기 동안 유지된 후 해제되는 신호이다. 여기서 상기 지연주기는 상기 입출력라인 IO 및 /IO에 발생되는 전압차가 상기 입출력센스앰프60에서 안정되게 센싱 및 증폭할 수 있는 최소전압으로 상승되는 시간 이상 유지할 수 있도록 설정한다.
제5도는 상기 제3도 중 입출력라인프리차지제어회로70의 구성도로서, 지연수단은 인버터511-513, 저항514-515 및 캐패시터516-517로 구성된다. 상기 지연수단은 상기 컬럼선택제어신호ΦGATE가 하이 논리에서 로우 논리로 천이되는 에지(falling edge)를 상기 저항 514-515 및 캐패시터516-517에 의해 설정되는 주기 동안 지연하여 반전 출력한다. 노아게이트521 및 인버터522는 상기 컬럼선택제어신호ΦGATE와 반전 지연되는 컬럼선택제어신호를 논리 조합하여 펄스신호로 출력한다. 이때 상기 인버터522를 출력하는 신호는 상기 지연수단에 의해 설정된 지연주기 동안 로우 논리를 갖는 펄스신호가 된다. 피모오스트랜지스터523은 전원전압단에 연결되며 게이트전극이 상기 인버터522에 연결된다. 엔모오스트랜지스터524는 상기 피모오스트랜지스터523의 드레인전극과 접지전압 사이에 연결되며 게이트 전극이 상기 컬럼어드레스스트로브신호/CAS에 연결된다. 그리고 상기 피모오스트래니스터523의 드레인 전극과 엔모오스트랜지스터524의 드레인전극에 래치수단인 인버터525-527이 연결된다. 따라서 상기 인버터522에서 로우 논리의 펄스신호 발생시 피모오스트랜지스터523이 온되며 이로인해 래치수단이 제1프리차지제어신호ΦGATE-A를 래치하여 활성화시키며, 상기 컬럼어드레스스트로브신호/CAS가 비활성화되어 하이 논리신호를 출력할시 엔모오스트랜지스터524가 온되어 상기 래치수단에 출력되는 상기 제1프리차지제어신호ΦGATE-A를 해제한다. 따라서 상기 제1프리차지제어신호ΦGATE-A는 컬럼어드레스스트로브신호/CAS가 로우 논리로 활성화된 상태에서 상기 컬럼선택제어신호ΦGATE가 종료될 시 활성화된 후 상기 컬럼어드레스스트로브신호/CAS가 하이 논리로 천이되는 시점까지 유지되는 신호이다.
제6도는 상기 제3도-제5도의 각 부 동작 특성을 도시하는 파형도이다.
상기와 같은 구성을 갖는 본 발명의 데이타 출력회로의 동작을 살펴보면, 제6도의 613과 같이 컬럼어드레스스트로브신호/CAS가 하이 논리 상태일 시 입출력라인프리차지회로30의 엔모오스트랜지스터31-33이 턴온되어 입출력라인 IO 및 /IO을 프리차지시킨다. 이때 상기 엔모오스트랜지스터31 및 32는 상기 입출력라인 IO 및 /IO을 전원전압으로 프리차지시키고, 엔모오스트랜지스터33은 상기 입출력라인 IO 및 /IO을 등화시킨다. 상기와 같은 상태에서 로우어드레스스트로브신호/RAS가 로우 논리로 활성화되면 메모리셀어레이10이 활성화되기 시작하며, 비트라인 BL 및 /BL은 프리차지된 전압과 메모리셀의 저장데이타가 차지셰어링되어 나타난다. 그러면 비트라인센스앰프11이 구동되어 비트라인 BL 및 /BL의 미세한 전압차를 감지 및 증폭한다. 따라서 비트라인 BL 및 /BL은 제2도의 619와 같이 메모리셀에 저장된 데이터가 나타난다.
이와 같은 상태에서 컬럼디코더는 615와 같은 컬럼어드레스를 디코딩하여 컬럼어드레스디코딩신호CAD를 발생하며, 컬럼어드레스스트로브신호/CAS가 613과 같이 활성화된다. 그러면 입출력라인프리차지회로30의 엔모오스트랜지스터31-33이 오프되므로 입출력라인 IO 및 /IO의 프리차지 및 등화 동작이 중단된다.
상기 컬럼어드레스디코딩신호CAD는 활성화시 하이 논리를 갖는 신호(active high)로서, 제4도와 같은 컬럼선택제어회로60에 입력된다. 그러면 상기 컬럼선택제어회로60의 지연수단은 저항414-415 및 캐패시터416-417에 의해 설정된 주기만큼 상기 컬럼어드레스디코딩신호CAD의 상승천이(rising edge)를 지연한다. 이때 상기 지연주기는 상기한 바와 같이 상기 입출력라인 IO 및 /IO에 전압차가 상기 입출력센스앰프40에 감지 증폭할 수 있는 최소전압 이상으로 발생될 수 있는 시간 이상으로 설정한다. 따라서 상기 낸드게이트421과 인버터422는 상기 컬럼어드레스디코딩신호CAD가 상승천이되는 시점에서 활성화되고, 상기 지연수단에 의해 반전 지연된 신호가 하강 천이되는 시점에서 해제되는 컬럼선택제어신호ΦGATE를 발생한다. 따라서 상기 컬럼선택제어신호ΦGATE는 제6도의 623과 같은 펄스(auto pulse)신호로서, 컬럼어드레스에 동기되어 활성화되지만 해제 시점은 내부에 설정된 지연수단에 의해 제어된다. 즉, 상기 컬럼선택제어신호ΦGATE의 펄스 주기는 상기 지연수단에 의해 결정되며, 종래의 컬럼선택신호 주기보다 훨씬 작은 주기로 설정됨을 알 수 있다.
상기 623과 같은 컬럼선택제어신호ψGATE는 인버터61-62를 통해 617과 같은 컬럼선택신호CSL가 되어 컬럼게이트23-24의 게이트전극에 인가된다. 그러면 상기 컬럼게이트23-24가 온되어 비트라인 BL 및 /BL과 입출력라인 IO 및 /IO을 서로 연결하며, 이로인해 상기 비트라인 BL 및 /BL의 신호가 입출력라인 IO 및 /IO으로 전달된다.
상기 컬럼게이트23-24가 온된 후 상기 입출력라인 IO 및 /IO의 전압차가 상기 입출력센스앰프40에서 감지 증폭할 수 있는 최소 전압인 △V가 발생될 시점에서 623과 같이 센싱활성화신호ΦIO-SAEN이 발생된다. 상기 센싱활성화신호ΦIO-SAEN은 컬럼어드레스스트로브신호/CAS를 지연하여 발생시킨다. 상기 입출력센스앰프40은 623과 같이 센싱활성화신호SAEN이 발생되면 상기 입출력라인 IO 및 /IO의 전압차를 감지 및 증폭 출력한다. 이때 상기 입출력센스앰프40은 래치 형태의 센스앰프(latched I/O sense amplifier)로서, 상기 입출력라인 IO 및 /IO의 전압차인 △V를 감지 및 증폭하여 625와 같이 XA로 래치 출력한다. 그러면 데이터출력버퍼50은 상기 XA신호를 631과 같이 출력데이타DO로 출력한다.
상기와 같이 비트라인 BL 및 /BL과 입출력라인 IO 및 /IO의 연결은 차단되었지만, 상기 입출력라인 IO 및 /IO에는 621과 같이 전압차를 갖게 된다. 그러면 상기 입출력센스앰프40은 계속 동작 상태에 있게 되므로, 상기 입출력라인 IO 및 /IO을 프리차지시키는 것이 바람직하다. 이는 입출력라인프리차지제어회로71에서 수행한다. 상기 제5도와 같은 구성을 갖는 입출력라인프리차지제어회로71은 623과 같은 컬럼선택제어신호ΦGATE를 입력하며, 상기 컬럼선택제어신호ΦGATE가 하강되는 시점(falling edge)에서 노아게이트521은 하이 논리신호를 출력하며, 이로인해 인버터522는 로우논리신호를 출력한다. 그리고 상기 인버터523의 로우 논리에 의해 피모오스트랜지스터523이 턴온되며, 래치수단인 인버터525-527에 의해 625와 같이 제1프리차지제어신호ΦGATE-A가 하이 논리로 천이된다. 이때 상기 컬럼어드레스스트로브신호/CAS는 613과 같이 로우 논리 상태이므로, 엔모오스트랜지스터524는 턴오프되어 상기 제1프리차지제어신호ΦGATE-A의 래치 상태를 유지시킨다.
상기와 같이 제1프리차지제어신호ΦGATE-A가 하이 논리로 출력되면, 입출력라인프리차지회로30의 엔모오스트랜지스터31-33이 온되며, 따라서 상기 입출력라인 IO 및 /IO은 621과 같이 전원전압으로 프리차지 및 등화된다. 이때 상기 지연수단의 저항414-415 및 캐패시터416-417은 상기 컬럼선택제어신호ΦGATE의 하강 천이를 받아 설정된 지연수단이다. 따라서 상기 노아게이트521 및 인버터522는 상기 지연된 컬럼선택제어신호ΦGATE에 의해 하이 논리신호를 발생하게 되며, 이로인해 피모오스트랜지스터523은 오프된다. 그러나 상기 피모오스트랜지스터523이 오프되더라도 래치수단인 인버터525-527에 의해 상기 제1프리차지제어신호ΦGATE-A는 계속하여 하이 논리상태를 유지하게 된다. 따라서 입출력라인프리차지회로30은 상기 입출력라인 IO 및 /IO의 프리차지 동작을 계속 수행할 수 있게된다.
상기와 같은 상태에서 613과 같이 컬럼어드레스스트로브신호/CAS가 하이 논리상태로 비활성화되면, 엔모오스트랜지스터524가 온되며, 이로인해 래치수단인 인버터525-527은 상기 제1프리차지제어신호ΦGATE-A를 로우 논리 신호로 천이시킨다. 그러나 상기 컬럼어드레스스트로브신호/CAS를 제2프리차지제어신호로 입력하는 노아게이트72는 상기 제1프리차지제어신호ΦGATE-A가 로우 논리 상태로 변화하여도 상기 컬럼어드레스스트로브신호/CAS가 613과 같이 하이 논리 상태로 입력되므로 계속하여 로우 논리신호를 출력한다. 따라서 인버터73이 하이 논리를 갖는 프리차지제어신호를 계속 출력하게 되므로 입출력라인 IO 및 /IO의 프리차지 동작은 계속 수행하게 됨을 알 수 있다.
따라서 본 발명의 프리차지 제어 동작을 살펴보면, 본 발명에 따라 입출력라인 IO 및 /IO의 최소전압△V를 감지 및 증폭하여 안정된 데이터를 래치한 이 후 나머지 컬럼 어드레스가 활성화되는 구간에서는 제1프리차지제어신호ΦGATE-A를 이용하여 입출력라인 IO 및 /IO의 프리차지 및 등화를 하며, 상기 컬럼어드레스가 인가되지 않는 구간에서는 종래의 방식과 같이 컬럼어드레스스트로브신호/CAS에 의해 프리차지 동작을 수행한다. 이때 상기 입출력라인프리차지제어회로71에서 래치수단을 사용하는 이유는 지연수단을 지연주기로는 가변성이 있는 컬럼어드레스스트로브신호/CAS의 활성화 구간을 안정되게 커버할 수 없기 때문이다. 그러므로 래치수단을 이용하여 컬럼어드레스스트로브신호/CAS가 해제되는 구간 동안 상기 제1프리차지제어신호ΦGATE-A를 활성화시키게 된다. 따라서 상기 입출력라인 IO 및 /IO은 최소전압△V가 감지되어 안정된 데이터를 출력한 이후 컬럼어드레스스트로브가 해제되는 시점까지 상기 제1프리차지제어신호ΦGATE-A에 의해 프리차지된다.
따라서 본 발명에 따른 데이터 출력 동작을 살펴보면, 컬럼어드레스가 공급되면 컬럼선택제어회로60이 동작되어 컬럼선택제어신호를 발생하며, 이로인해 비트라인 BL 및 /BL과 입출력라인 IO 및 /IO이 연결되어 비트라인 BL 및 /BL의 데이터가 입출력라인 IO 및 /IO으로 전달된다. 그리고 상기 입출력라인 IO 및 /IO의 전압차가 최소전압△V 이상이 된 후 입출력앰프40이 동작되어 안정된 출력데이타로 감지 및 증폭 출력한다. 이때 상기 컬럼선택제어회로60은 내부에 지연수단을 구비하여 설정된 소정주기 동안 상기 컬럼선택제어신호의 발생을 오프하여 상기 컬럼어드레스스트로브신호/CAS의 활성화에 관계없이 상기 컬럼선택신호의 발생을 차단한다. 그러면 상기 비트라인 BL 및 /BL과 입출력라인 IO 및 /IO간의 연결이 차단되지만, 상기 입출력라인 IO 및 /IO간에는 아직 전압차가 존재하게 되어 상기 입출력센스앰프40은 계속 구동하게 된다. 이를 해결하기 위하여 상기 컬럼선택제어신호ΦGATE의 해제 시점에서 제1프리차지제어신호ΦGATE-A를 활성화시켜 상기 입출력라인 IO 및 /IO을 전원전압으로 프리차지시켜 상기 입출력센스앰프40의 동작을 중지시킨다. 따라서 상기 제6도의 x'로 도시된 바와 같이 입출력라인 IO 및 /IO의 감지 및 증폭하던 구간을 프리차지 구간으로 바꿔 데이터 출력 특성을 향상시킬 수 있다. 또 상기 x'구간 이후에는 비트라인의 입출력라인 로드를 제거할 수 있어, 비트라인의 데이터 저장(restore)특성을 향상시킬 수 있는 이점이 있다. 또한 페이지모드(page mode)의 짧은 사이클(short cycle)에서 어드레스등이 자주 바뀔 때 프리차지 및 등화 특성이 나빠질 수 있는 부분을 본 발명에서는 프리차지 및 등화 시간을 더 확보할 수 있으므로 출력 특성을 향상시킬 수 있는 이점이 있다.
Claims (6)
- 반도체 메모리장치에 있어서, 비트라인센스앰프를 구비하는 메모리셀어레이와, 비트라인과 입출력라인 사이에 연결되며 컬럼선택신호 발생시 스위칭되어 상기 비트라인과 입출력라인을 연결하는 컬럼선택수단과, 상기 입출력라인에 연결되며 컬럼어드레스스트로브신호가 비활성화될 시 스위칭되어 상기 입출력라인을 프리차지하는 수단과, 상기 입출력라인에 연결되며 센싱활성화신호에 의해 상기 입출력라인의 전압차를 감지 및 증폭하여 래치하는 입출력라인센스앰프와, 지연수단을 구비하며, 컬럼어드레스디코딩신호를 상기 지연수단에 의해 지연되는 주기 동안 상기 컬럼선택신호를 활성화시키는 컬럼선택제어수단으로 구성되어, 상기 컬럼선택제어수단의 지연수단이 상기 입출력센스앰프가 상기 입출력라인의 전압차를 감지 및 증폭할 수 있는 최소전압을 감지할 수 있는 지연주기를 가지며, 상기 컬럼선택제어수단이 상기 비트라인센스앰프와 입출력라인센스앰프를 상기 지연주기 동안 연결하고 이후의 구간에서는 차단하기 위한 컬럼선택신호를 발생하는 것을 특징으로 하는 반도체 메모리장치의 데이터 출력회로.
- 제1항에 있어서, 상기 컬럼선택제어수단이, 상기 컬럼어드레스디코딩신호를 지연하는 수단과, 상기 컬럼어드레스디코딩신호와 지연된 신호를 논리조합하여 상기 컬럼어드레스디코딩신호가 발생된 시점에서 상기 지연주기 동안 유지되는 상기 컬럼선택신호를 발생하는 수단으로 구성된 것을 특징으로 하는 반도체 메모리장치의 데이터 출력회로.
- 반도체 메모리장치에 있어서, 비트라인센스앰프를 구비하는 메모리셀어레이와, 비트라인과 입출력라인 사이에 연결되며 컬럼선택신호 발생시 스위칭되어 상기 비트라인과 입출력라인을 연결하는 컬럼선택수단과, 상기 입출력라인에 연결되며 프리차지제어신호에 의해 스위칭되어 상기 입출력라인을 프리차지하는 수단과, 상기 입출력라인에 연결되며 센싱활성화신호에 의해 상기 입출력라인의 전압차를 감지 및 증폭하여 래치하는 입출력라인센스앰프와, 지연수단을 구비하며, 컬럼어드레스디코딩신호를 상기 지연수단에 의해 지연되는 주기 동안 상기 컬럼선택신호를 활성화시키는 컬럼선택제어수단과, 상기 컬럼선택신호와 컬럼어드레스스트로브신호를 입력하며, 상기 컬럼어드레스스트로브신호 활성화시 상기 컬럼선택신호에 의해 래치되며 상기 컬럼어드레스스트로브신호가 비활성화될 시 오프되는 제1프리차지제어신호를 발생하며, 상기 컬럼어드레스스트로브신호 비활성화시 제2프리차지제어신호를 발생하는 수단으로 구성되어, 상기 컬럼선택제어수단의 지연수단이 상기 입출력센스앰프가 상기 입출력라인의 전압차를 감지 및 증폭할 수 있는 최소전압을 감지할 수 있는 지연주기를 가지며, 상기 컬럼선택제어수단이 상기 비트라인센스앰프와 입출력라인센스앰프를 상기 지연주기 동안 연결하고 이후의 구간에서는 차단하기 위한 컬럼선택신호를 발생하며, 상기 프리차지제어수단이 상기 컬럼선택신호 종료 시점에서 상기 입출력라인을 프리차지시키도록 제어하는 것을 특징으로 하는 반도체 메모리장치의 데이터 출력회로.
- 제3항에 있어서, 상기 컬럼선택제어수단이, 상기 컬럼어드레스디코딩신호를 지연하는 수단과, 상기 컬럼어드레스디코딩신호와 지연된 신호를 논리조합하여 상기 컬럼어드레스디코딩신호가 발생된 시점에서 상기 지연주기 동안 유지되는 상기 컬럼선택신호를 발생하는 수단으로 구성된 것을 특징으로 하는 반도체 메모리장치의 데이터 출력회로.
- 제4항에 있어서, 상기 프리차지제어수단이, 래치수단을 구비하며, 상기 컬럼선택신호 종료시 상기 래치수단이 구동되어 제1프리차지신호를 발생하는 수단과, 컬럼어드레스스트로브신호 비활성화시 상기 래치수단의 출력을 초기화하여 상기 제1프리차지신호를 해제하는 수단과, 상기 컬럼어드레스스트로브신호의 비활성화 상태신호를 제2프리차지제어신호로 입력하며, 상기 제1프리차지신호와 제2프리차지신호를 논리조합하여 상기 프리차지제어신호로 출력하는 수단으로 구성된 것을 특징으로 하는 반도체 메모리장치의 데이터 출력회로.
- 비트라인과 입출력라인의 연결을 제어하는 컬럼선택수단과, 상기 입출력라인을 프리차지하는 수단과 상기 입출력라인의 전압차를 감지 증폭하는 수단을 구비하는 반도체 메모리장치의 출력 제어 방법에 있어서, 컬럼어드레스디코딩신호 발생시 해당하는 상기 컬럼선택수단을 온시켜 상기 비트라인과 입출력라인을 연결하고 대기하는 과정과, 상기 대기과정에서 상기 입출력라인의 차 전압이 센싱 가능한 최소전압 범위를 초과할 시 상기 감지증폭수단을 구동하여 감지된 데이터를 래치 출력하는 과정과, 상기 출력데이타를 래치한 후 상기 컬럼선택수단을 오프시켜 상기 비트라인과 입출력라인의 연결을 차단하는 과정과, 상기 과정 수행 후 상기 프리차지수단을 온 시켜 상기 입출력라인을 프리차지하는 과정으로 이루어짐을 특징으로 하는 반도체 메모리 장치의 출력 제어방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950024732A KR0154738B1 (ko) | 1995-08-10 | 1995-08-10 | 반도체 메모리장치의 출력 제어회로 및 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950024732A KR0154738B1 (ko) | 1995-08-10 | 1995-08-10 | 반도체 메모리장치의 출력 제어회로 및 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970012699A KR970012699A (ko) | 1997-03-29 |
| KR0154738B1 true KR0154738B1 (ko) | 1998-12-01 |
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ID=19423283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950024732A KR0154738B1 (ko) | 1995-08-10 | 1995-08-10 | 반도체 메모리장치의 출력 제어회로 및 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0154738B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100853487B1 (ko) * | 2007-04-18 | 2008-08-21 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
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1995
- 1995-08-10 KR KR1019950024732A patent/KR0154738B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100853487B1 (ko) * | 2007-04-18 | 2008-08-21 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970012699A (ko) | 1997-03-29 |
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