KR100252914B1 - Structure of semiconductor device and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A structure of a semiconductor device and a manufacturing method thereof are provided to reduce overall size of a semiconductor device efficiently by forming structure of a via hole in a double cubic structure. CONSTITUTION: A field oxide film(22) is formed on a device isolation region of a semiconductor substrate(21). Transistors are formed on active regions isolated by the field oxide film(22). An ILD(interlayer dielectric) layer(23) is formed to have contact holes selectively at entire surface. A lower wiring layer is formed to be in contact with partial region of the transistors. A first IMD(intermetal dielectric) layer(24) is formed to have a first via hole with a first width. A first tungsten plug layer is formed by burying the first via hole of the first IMD layer(24) completely. A second IMD layer(28) is formed to have a second via hole with a second width on the first tungsten plug layer. A second tungsten plug layer is formed by burying the second via hole of the second IMD layer(28). A metal wire layer(30) is formed to be in contact with the second tungsten plug on the second IMD layer(28).

Description

반도체 소자의 구조 및 제조 방법Structure and Manufacturing Method of Semiconductor Device

본 발명은 반도체 소자에 관한 것으로, 특히 비아홀을 이중으로 하여 소자의 전체 크기를 효율적으로 줄일 수 있도록한 반도체 소자의 구조 및 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a structure and a manufacturing method of a semiconductor device in which via holes are doubled to efficiently reduce the overall size of the device.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자에 관하여 설명하면 다음과 같다.Hereinafter, a semiconductor device of the related art will be described with reference to the accompanying drawings.

도 1a내지 도 1e는 종래 기술의 반도체 소자의 공정 단면도이다.1A to 1E are cross-sectional views of a prior art semiconductor device.

종래 기술은 다층의 금속 배선 구조를 갖는 반도체 소자의 제조 공정을 나타낸 것으로, 도 1a에서와 같이, 필드 산화막(2)에 의해 정의된 반도체 기판(1)의 활성 영역상에 형성된 트랜지스터들상에 선택적으로 콘택홀을 갖는 ILD층(3)을 형성한다.The prior art shows a process for manufacturing a semiconductor device having a multi-layered metal wiring structure, as shown in FIG. 1A, which is selectively over transistors formed on the active region of the semiconductor substrate 1 defined by the field oxide film 2. As a result, an ILD layer 3 having contact holes is formed.

상기 콘택홀을 포함하는 ILD(Inter Layer Dielectric)층(3)의 전면에 금속층을 형성하고 선택적으로 패터닝하여 하부 배선층을 형성한다.A lower wiring layer is formed by forming and selectively patterning a metal layer on the entire surface of the interlayer dielectric (ILD) layer 3 including the contact hole.

그리고 도 1b에서와 같이, 상기 패터닝되어진 하부 배선층상에 IMD(Inter Matal Dielectric)층(4)을 형성한다.As shown in FIG. 1B, an inter matal dielectric (IMD) layer 4 is formed on the patterned lower wiring layer.

이어, 도 1c 에서와 같이, 상기 IMD층(4)상에 포토레지스트(5)를 형성하고 상기 하부 배선층에 콘택될 부분만 제거되도록 선택적으로 패터닝하여 그를 마스크로 노출된 IMD층(4)을 식각하여 비아 홀(6)을 형성한다.Subsequently, as shown in FIG. 1C, the photoresist 5 is formed on the IMD layer 4, and is selectively patterned so that only a portion to be contacted to the lower wiring layer is removed to etch the IMD layer 4 exposed by the mask. To form the via holes 6.

그리고 도 1d에서와 같이, 상기 비아 홀(6)을 포함하는 IMD층(4)의 전면에 상부 금속층(7)을 형성하고 선택적으로 패터닝하여 상기 하부 배선층에 콘택되는 상부 배선층(8)을 형성한다.As shown in FIG. 1D, the upper metal layer 7 is formed on the entire surface of the IMD layer 4 including the via hole 6 and selectively patterned to form the upper wiring layer 8 contacting the lower wiring layer. .

여기서, 비아 홀을 통한 상,하부 배선층 형성시에 비아 홀내에 먼저, 텅스텐 등의 물질을 사용하여 플러그층을 형성한다.Here, in forming the upper and lower wiring layers through the via holes, first, a plug layer is formed using a material such as tungsten in the via holes.

이와 같은 종래 기술의 반도체 소자의 금속 배선 형성 공정에 있어서는 비아 홀이 단순 수직 구조이기 때문에 다음과 같은 문제가 있다.In such a metal wiring forming step of the semiconductor device of the prior art, since the via hole has a simple vertical structure, there are the following problems.

첫째, 소자가 고기능화 되면서 그 크기가 커지게되는데, 종래 기술의 단순 수직 구조의 비아홀은 소자의 크기 증가를 막는데 적절하지 못하다.First, as the device becomes more functional, its size becomes larger, and the via hole of the simple vertical structure of the prior art is not suitable for preventing the size increase of the device.

둘째, 단순 수직 구조의 비아 홀은 홀의 종횡비가 커지게되면 그를 형성하기 위한 식각 공정이 용이하지 못하다.Secondly, the via hole of the simple vertical structure may not be easily etched to form the hole when the aspect ratio of the hole increases.

셋째, 단순 수직 구조의 비아 홀은 홀의 종횡비가 커지게되면 이를 매립하기 위한 플러그 형성 공정이 어렵다.Third, in the case of a via hole having a simple vertical structure, when the aspect ratio of the hole increases, it is difficult to form a plug to fill it.

본 발명은 이와 같은 종래 기술의 반도체 소자의 비아 홀의 문제점을 해결하기 위하여 안출한 것으로, 비아 홀의 구조를 이중 입체 구조로 하여 소자의 전체 크기를 효율적으로 줄일 수 있도록한 반도체 소자의 구조 및 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the via hole of the semiconductor device of the prior art, and the structure and manufacturing method of the semiconductor device to efficiently reduce the overall size of the device by making the structure of the via hole to a double three-dimensional structure The purpose is to provide.

도 1a내지 도 1e는 종래 기술의 반도체 소자의 공정 단면도1A-1E are cross-sectional views of a prior art semiconductor device

도 2a내지 도 2h는 본 발명에 따른 반도체 소자의 공정 단면도2A to 2H are cross-sectional views of a semiconductor device according to the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

21. 반도체 기판 22. 필드 산화막21. Semiconductor substrate 22. Field oxide film

23. ILD층 24. 제 1 IMD층23. ILD layer 24. First IMD layer

25. 포토레지스트층 26a.26b. 제 1,2 비아 홀25. Photoresist layer 26a.26b. First and second via holes

27a.27b. 제 1,2 텅스텐 플러그층 28. 제 2 IMD층27a.27b. First and Second Tungsten Plug Layer 28. Second IMD Layer

29. 배선 형성용 금속층 30. 금속 배선층29. Metal layer for wiring formation 30. Metal wiring layer

비아 홀의 구조를 이중 입체 구조로 하여 소자의 전체 크기를 효율적으로 줄일 수 있도록한 본 발명의 반도체 소자의 구조는 하부 배선층과,하부 배선층을 포함하는 전면에 선택적으로 제 1 너비의 제 1 비아 홀을 갖고 형성되는 제 1 IMD층과,상기 제 1 IMD층의 제 1 비아 홀에 완전 매립되는 제 1 플러그층과,상기 제 1 플러그층상에 선택적으로 제 2 너비의 제 2 비아 홀을 갖고 형성되는 제 2 IMD층과,상기 제 2 IMD층의 제 2 비아 홀에 완전 매립되어 제 1 플러그층에 콘택되는 제 2 플러그층과,상기 제 2 IMD층상에 상기 제 2 플러그층에 콘택되어 형성되는 금속 배선층을 포함하여 구성되는 것을 특징으로 하고, 본 발명의 반도체 소자의 제조 방법은 반도체 기판의 활성 영역상에 형성된 트랜지스터들상에 선택적으로 콘택홀을 갖는 ILD층을 형성하는 공정과,상기 콘택홀을 매립한후 그에 콘택되는 하부 배선층을 형성하는 공정과,상기 패터닝되어진 하부 배선층상에 제 1 IMD층을 형성하는 공정과,상기 제 1 IMD층을 제 1 의 너비로 선택 식각하여 제 1 비아 홀을 형성하는 공정과,상기 제 1 비아 홀에 제 1 플러그층을 형성하고 전면에 제 2 IMD층을 형성하는 공정과,상기 제 2 IMD층의 제 1 비아 홀상측 부분을 선택적으로 제 2 의 너비로 식각하여 제 2 비아 홀을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.The structure of the semiconductor device of the present invention, in which the structure of the via hole is a double three-dimensional structure, so that the overall size of the device can be efficiently reduced, a first via hole having a first width having a first width is selectively provided on the front surface including the lower wiring layer and the lower wiring layer. And a first plug layer completely embedded in the first via hole of the first IMD layer, and a second via hole selectively having a second width on the first plug layer. 2 an IMD layer, a second plug layer completely embedded in a second via hole of the second IMD layer and contacting the first plug layer, and a metal wiring layer formed on the second IMD layer by contacting the second plug layer The semiconductor device manufacturing method of the present invention comprises the steps of forming an ILD layer having a contact hole selectively on the transistors formed on the active region of the semiconductor substrate, Forming a lower wiring layer in contact with the tack hole and forming a first wiring layer; and forming a first IMD layer on the patterned lower wiring layer; Forming a hole, forming a first plug layer in the first via hole, and forming a second IMD layer on a front surface thereof, and selectively forming a second upper portion of the second via hole of the second IMD layer. And etching to the width to form the second via hole.

이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 구조 및 제조 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a structure and a manufacturing method of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.

도 2a내지 도 2h는 본 발명에 따른 반도체 소자의 공정 단면도이다.2A to 2H are cross-sectional views of a semiconductor device according to the present invention.

본 발명의 반도체 소자는 각층을 연결하기 위한 비아 홀을 제 1 의 너비를 갖는 제 1 영역과 제 2 너비를 갖는 제 2 영역의 이중 구조로 하여 플러그 매립 특성 및 에칭 프로파일,크기 등에서 유리하도록한 것이다.In the semiconductor device of the present invention, a via hole for connecting each layer has a double structure of a first region having a first width and a second region having a second width, so as to be advantageous in plug embedding characteristics, etching profiles, and sizes. .

그 구조는 다음과 같다.The structure is as follows.

반도체 기판(21)의 소자 격리 영역에 형성되는 필드 산화막(22)과, 상기 필드 산화막(22)에 의해 격리된 활성 영역상에 형성되는 트랜지스터들과, 상기 트랜지스터들을 포함하는 전면에 선택적으로 콘택홀을 갖고 형성되는 ILD층(23)과, 상기 ILD층(23)상에 콘택홀을 통하여 하측의 트랜지스터들의 일부 영역에 콘택되어 형성되는 하부 배선층과, 상기 하부 배선층을 포함하는 전면에 선택적으로 제 1 너비의 제 1 비아 홀(26a)을 갖고 형성되는 제 1 IMD층(24)과, 상기 제 1 IMD층(24)의 제 1 비아 홀(26a)을 완전 매립하여 형성되는 제 1 텅스텐 플러그층(27a)과, 상기 제 1 텅스텐 플러그층(27b)상에 선택적으로 제 2 너비의 제 2 비아 홀(26b)을 갖고 형성되는 제 2 IMD층(28)과, 상기 제 2 IMD층(28)의 제 2 비아 홀(26b)을 완전 매립하여 형성되는 제 2 텅스텐 플러그층(27b)과, 상기 제 2 IMD층(28)상에 상기 제 2 텅스텐 플러그층(27b)에 콘택되어 형성되는 금속 배선층(30)을 포함하여 구성된다.A field oxide film 22 formed in an element isolation region of the semiconductor substrate 21, transistors formed on an active region isolated by the field oxide film 22, and a contact hole selectively over the entire surface including the transistors An ILD layer 23 formed with a lower portion, a lower wiring layer formed by contacting a portion of the lower transistors through contact holes on the ILD layer 23, and a first front surface including the lower wiring layer. A first tungsten plug layer formed by completely filling a first IMD layer 24 having a width of the first via hole 26a and a first via hole 26a of the first IMD layer 24. 27a), a second IMD layer 28 formed on the first tungsten plug layer 27b and optionally with a second via hole 26b of a second width, and the second IMD layer 28 A second tungsten plug layer 27b formed by completely filling the second via hole 26b; The metal wiring layer 30 is formed on the IMD layer 28 in contact with the second tungsten plug layer 27b.

이와 같은 비아 홀 구조를 갖는 본 발명의 반도체 소자의 제조 공정은 다음과 같다.The manufacturing process of the semiconductor device of the present invention having such a via hole structure is as follows.

먼저, 도 2a 에서와 같이, 필드 산화막(22)에 의해 정의된 반도체 기판(21)의 활성 영역상에 형성된 트랜지스터들상에 선택적으로 콘택홀을 갖는 ILD층(23)을 형성한다.First, as shown in FIG. 2A, an ILD layer 23 having a contact hole is selectively formed on transistors formed on the active region of the semiconductor substrate 21 defined by the field oxide film 22.

상기 콘택홀을 포함하는 ILD(Inter Layer Dielectric)층(23)의 전면에 금속층을 형성하고 선택적으로 패터닝하여 하부 배선층을 형성한다.A lower wiring layer is formed by forming and selectively patterning a metal layer on the entire surface of the inter layer dielectric (ILD) layer 23 including the contact hole.

그리고 도 2b에서와 같이, 상기 패터닝되어진 하부 배선층상에 제 1 IMD(Inter Matal Dielectric)층(24)을 형성한다.As shown in FIG. 2B, a first inter matal dielectric (IMD) layer 24 is formed on the patterned lower wiring layer.

이어, 도 2c 에서와 같이, 상기 제 1 IMD층(24)상에 포토레지스트(25)를 형성하고 상기 하부 배선층에 콘택될 부분만 제거되도록 선택적으로 패터닝하여 그를 마스크로 노출된 제 1 IMD층(24)을 제 1 의 너비로 선택 식각하여 제 1 비아 홀(26a)을 형성한다.Subsequently, as shown in FIG. 2C, the first IMD layer formed on the first IMD layer 24 and selectively patterned to remove only portions to be contacted with the lower interconnection layer is exposed to the mask as a first IMD layer ( 24 is selectively etched to a first width to form a first via hole 26a.

그리고 도 2d에서와 같이, 상기 제 1 비아 홀(26a)에 제 1 텅스텐 플러그층(27a)을 형성한다.2D, a first tungsten plug layer 27a is formed in the first via hole 26a.

이어, 도 2e에서와 같이, 상기 제 1 텅스텐 플러그층(27a)이 형성된 전면에 제 2 IMD층(28)을 형성한다.Next, as shown in FIG. 2E, a second IMD layer 28 is formed on the entire surface on which the first tungsten plug layer 27a is formed.

그리고 도 2f에서와 같이, 상기 제 2 IMD층(28)을 선택적으로 제 2 의 너비로 식각하여 제 2 비아 홀(26b)을 형성한다.As shown in FIG. 2F, the second IMD layer 28 is selectively etched to a second width to form a second via hole 26b.

이때, 제 2 비아 홀(26b)은 제 1 비아 홀(26a)의 한 가운데를 중심으로 하여 그보다 좁은 너비로 형성한다.In this case, the second via hole 26b is formed to have a narrower width than the center of the center of the first via hole 26a.

이어, 도 2g에서와 같이, 상기 제 2 비아 홀(26b)을 완전 매립하는 제 2 텅스텐 플러그층(27b)을 형성한다.Next, as shown in FIG. 2G, a second tungsten plug layer 27b is formed to completely fill the second via hole 26b.

그리고 제 2 텅스텐 플러그층(27b)이 형성된 제 2 IMD층(28)의 전면에 배선 형성용 금속층(29)을 형성한다.Then, the wiring forming metal layer 29 is formed on the entire surface of the second IMD layer 28 on which the second tungsten plug layer 27b is formed.

이어, 도 2h에서와 같이, 상기 배선 형성용 금속층(29)을 선택적으로 식각하여 상기 제 2 텅스텐 플러그층(27b)에 콘택되는 상부 금속 배선층(30)을 형성한다.Subsequently, as shown in FIG. 2H, the wiring forming metal layer 29 is selectively etched to form the upper metal wiring layer 30 contacting the second tungsten plug layer 27b.

이와 같은 본 발명의 반도체 소자는 비아 홀을 제 1 너비로 1차 형성하고 다시 그 보다 좁은 제 2 너비로 2차 형성하여 비아 홀이 2중의 입체 구조를 갖도록한 것이다.In the semiconductor device of the present invention as described above, via holes are first formed in a first width and secondly formed in a second narrower width so that the via holes have a double three-dimensional structure.

이는 비아 홀을 하나로 하여 종횡비가 클 경우에 발생하는 문제들을 효율적으로 해결할 수 있다.This makes it possible to efficiently solve the problems caused when the aspect ratio is large by using one via hole.

이와 같은 본 발명의 반도체 소자의 구조 및 제조 방법은 비아 홀을 제 1 너비로 1차 형성하고 다시 그 보다 좁은 제 2 너비로 2차 형성하여 비아 홀이 2중의 입체 구조를 갖도록하여 다음과 같은 효과가 있다.Such a structure and a manufacturing method of the semiconductor device of the present invention, the via hole is first formed in the first width and the second second narrower in the narrower width so that the via hole has a double three-dimensional structure as follows: There is.

첫째, 회로가 복잡해져서 발생하는 칩 크기의 증가를 막아 소자의 소형화에 유리하다.First, it is advantageous to miniaturize the device by preventing the increase in chip size caused by the complicated circuit.

둘째, 비아 홀을 이중으로 하여 종횡비를 작게하므로 비아 홀 식각 프로파일이 양호해진다.Second, the via hole etch profile is good because the via hole is doubled to reduce the aspect ratio.

셋째, 비아 홀을 이중으로 하여 종횡비를 작게하므로 비아 홀을 매립하는 플러그층의 형성 공정이 용이하다.Third, since the aspect ratio is reduced by making the via holes double, the process of forming the plug layer filling the via holes is easy.

Claims (4)

하부 배선층과,A lower wiring layer, 하부 배선층을 포함하는 전면에 선택적으로 제 1 너비의 제 1 비아 홀을 갖고 형성되는 제 1 IMD층과,A first IMD layer formed on the front surface including the lower wiring layer and optionally having a first via hole of a first width; 상기 제 1 IMD층의 제 1 비아 홀에 완전 매립되는 제 1 플러그층과,A first plug layer completely embedded in the first via hole of the first IMD layer; 상기 제 1 플러그층상에 선택적으로 제 2 너비의 제 2 비아 홀을 갖고 형성되는 제 2 IMD층과,A second IMD layer formed on the first plug layer and optionally having a second via hole of a second width; 상기 제 2 IMD층의 제 2 비아 홀에 완전 매립되어 제 1 플러그층에 콘택되는 제 2 플러그층과,A second plug layer completely embedded in the second via hole of the second IMD layer and contacting the first plug layer; 상기 제 2 IMD층상에 상기 제 2 플러그층에 콘택되어 형성되는 금속 배선층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 구조.And a metal wiring layer formed on the second IMD layer in contact with the second plug layer. 제 1 항에 있어서, 제 2 비아 홀은 제 1 비아 홀의 가은데를 중심으로 하여 그 너비가 좁은 것을 특징으로 하는 반도체 소자의 구조.The structure of a semiconductor device according to claim 1, wherein the second via hole is narrow in width, centering on the middle of the first via hole. 반도체 기판의 활성 영역상에 형성된 트랜지스터들상에 선택적으로 콘택홀을 갖는 ILD층을 형성하는 공정과,Forming an ILD layer having a contact hole selectively on transistors formed on the active region of the semiconductor substrate, 상기 콘택홀을 매립한후 그에 콘택되는 하부 배선층을 형성하는 공정과,Filling the contact hole and forming a lower wiring layer contacted thereto; 상기 패터닝되어진 하부 배선층상에 제 1 IMD층을 형성하는 공정과,Forming a first IMD layer on the patterned lower wiring layer; 상기 제 1 IMD층을 제 1 의 너비로 선택 식각하여 제 1 비아 홀을 형성하는 공정과,Selectively etching the first IMD layer to a first width to form a first via hole; 상기 제 1 비아 홀에 제 1 플러그층을 형성하고 전면에 제 2 IMD층을 형성하는 공정과,Forming a first plug layer in the first via hole and forming a second IMD layer on a front surface thereof; 상기 제 2 IMD층의 제 1 비아 홀상측 부분을 선택적으로 제 2 의 너비로 식각하여 제 2 비아 홀을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a second via hole by selectively etching the upper portion of the first via hole of the second IMD layer to a second width. 제 3 항에 있어서, 제 2 비아 홀을 제 1 비아 홀의 제 1 플러그층의 가운데를 중심으로 제 1 비아 홀보다 그 너비를 작게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.4. The method of claim 3, wherein the width of the second via hole is smaller than that of the first via hole centered on the center of the first plug layer of the first via hole.
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* Cited by examiner, † Cited by third party
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