KR100243902B1 - 반도체소자의 게이트절연막 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 게이트절연막 형성방법에 관한 것으로, 저온인 혼합 가스분위기의 반응로에 웨이퍼를 로딩시키고 상기 반응로의 외부공기를 제거한 다음, 상기 반응로를 상압으로 유지하며 혼합분위기하에서 빽필하고 상기 반응로의 온도를 고온으로 상승시킨 다음, 상기 반응로를 감압시키고 상기 반응로에서 LWO 공정으로 게이트절연막인 질화산막을 형성한 다음, 상기 반응로를 상압으로 유지하며 빽필하는 동시에 온도를 저온으로 유지하고 상기 반응로의 외부공기를 제거한다음, 상기 반응로를 빽필하고 상기 웨이퍼를 언로딩하여 웨이퍼에 게이트절연막을 형성함으로써 상기 질화산화막의 철이온 농도에 의한 오염을 감소시켜 반도체기판의 소수캐리어(minority carrier)의 라이프 타임(life time)을 증가시키고 소오스/드레인의 접합누설전류를 감소시켜 게이트절연막의 신뢰성을 향상시킬 수 있어 반도체소자의 특성 및 신뢰성을 향상시키는 동시에 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 게이트절연막 형성방법에 관한 것으로, 특히 차세대 반도체소자의 게이트산화막을 대체할 수 있는 가벼운 습식 질화산화막(Light Wet Oxynitridation, 이하에서 LWO라 함) 공정으로 질화산화막을 형성했을 때, 철이온(Feion)에 의한 특성의 열화를 억제할 수 있는 기술에 관한 것이다.
종래의 반도체소자는 반도체기판 상부에 소자분리절연막을 형성하고 게이트절연막을 형성한 다음, 게이트전극, 비트라인 및 캐패시터를 형성하고 후속공정을 실시하여 형성하였다.
그러나, 반도체소자가 고집적화됨에 따라 상기 반도체소자를 형성하는 여러 가지 구성요소의 미세화는 필수적으로 되었으며, 특히 상기 게이트절연막은 반도체소자의 동작특성을 향상시키기 위하여 두께를 점점 얇게 형성하였다.
그러나, 고집적화에 따라 얇게 형성된 반도체소자의 게이트절연막은 이웃한층들과의 응력에 의하여 손상되기 쉬워 반도체소자의 동작특성을 저하시킨다.
이러한 문제점을 해결하기 위하여, LWO 공정을 이용하여 게이트절연막으로 질화산화막을 형성하여 사용하였다.
여기서, 상기 LWO 공정은 다음과 같은 공정으로 실시한다.
먼저, 600℃의 상압에서 N2가스와 O2가스의 혼합분위기에서 웨이퍼를 로딩(loading) 시키고, 온도를 900-1100℃로 상승시키고 안정화시킨 다음, 반응로를 진공상태로 유지하는 동시에 상기 반응로 내부의 외부공기를 완전히 제거하고, 질화산화막을 형성한 다음, 다시 진공분위기를 형성하고 반응가스를 제거한 다음, 온도를 600℃로 감소시킨다.
이때, 상기 혼합분위기는 N2: O2= X : 1 (단, X는 1∼30)의 비율을 갖는 가스로 구성된다. 그리고, 상기 질화산화막 형성공정은 N2O 가스에 3∼5％의 NH3가스를 10-100Torr의 저압에서 반응시켜 산화제로서의 O2와 H2O, 질화제로서의 NHx와 NO를 얻음으로써 빠른 성장률을 갖는 100Å 미만의 질화산화막을 얻는다. 여기서, 상기 질화산화막은 내성이 강하여 쉽게 손상되지 않으며, 종전의 게이트절연막인 게이트산화막에 발생되는 결함을 보상해준다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 게이트절연막 형성방법은, 질화산화막으로 게이트절연막을 형성하여 반도체소자의 동작특성을 향상시킨다. 그러나, 진공분위기에서 외부공기를 제거하는 공정을 고온에서 진행시키는 관계로 공정 장비내에 함유되어 있는 철이온이 반응로 내부에 유입되어 약 1E11 atoms/cm3정도 농도의 철이온 불순물에 오염된 질화산화막이 형성됨으로써 게이트절연막의 절연특성을 저하시켜 반도체소자의 동작특성을 저하시키고 그에 따른 반도체소자의 특성 및 신뢰성이 저하되며 반도체소자의 고집적화가 어려운 문제점이 있다.
따라서, 본 발명의 상기한 종래기술의 문제점을 해결하기 위하여, LWO 공정시 철이온에 의한 게이트절연막의 오염을 억제하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 게이트절연막 형성방법을 제공하는데 그 목적이 있다.
제1도는 본 발명과 종래기술에 따라 게이트절연막에 오염된 철이온의 농도를 도시한 그래프도.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 게이트절연막 형성방법은,
200∼600℃인 반응로에 웨이퍼를 로딩시키는 공정과, 상기 반응로의 외부공기를 제거하는 공정과, 상기 반응로를 질소가스와 산소가스의 혼합가스분위기로 상압으로 빽필하는 공정과, 상기 반응로의 온도를 900∼1000℃로 상승시키는 공정과, 상기 반응로를 감압시키는 공정과, 상기 반응로에서 LWO 공정으로 게이트절연막인 질화산화막을 형성하는 공정과, 상기 반응로에 질소가스를 빽필하여 상압으로 유지하는 동시에 온도를 200∼600℃로 낮추는 공정과, 상기 반응로 내부의 질소가스를 제거하는 공정과, 상기 반응로에 질소가스를 상압으로 빽필하는 공정과, 상기 웨이퍼를 언로딩하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 원리는, 400℃정도의 저온에서 웨이퍼를 로딩하고 반응로를 진공분위기로 만든 다음, 반응로의 외부공기를 제거하고 질소와 산소가스의 혼합분위기에서 상압까지 빽필(back fill) 시킨 다음, 상압에서 900℃ 이상의 고온으로 온도를 상승시키고 공정진행 압력까지 감압시킨 다음, 질화산화막을 형성함으로써 저진공에서 금속 불순물 이온의 자유이동거리(mean free path)를 감소시켜 금속불순물에 의한 오염을 감소시키는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체소자의 게이트절연막 형성방법을 상세히 설명하기로 한다.
먼저 200∼600℃ 정도의 온도에서 웨이퍼를 반응로에 로딩시키고 상기 반응로를 진공분위기로 만들어 외부공기를 제거한다. 이때, 상기 반응로는 저온이기 때문에 상기 반응로에서 아웃-디퓨젼(out-diffusion)되는 금속이온이 거의 없다.
그 다음에, 질소가스와 산소가스의 혼합분위기에서 상압까지 빽필 시킨다. 이때, 상기 질소가스와 산소가스의 혼합비는 N2: O2= X : 1 (단, X는 1∼30)로 구성된다. 여기서, 상기 산소가스의 비율이 너무 크면 원치않는 저온산화막이 많이 성장하고, 상기 산소가스의 비율이 너무 작으면 금속이온과 반도체기판이 반응할 수 있다.
그후, 상기 반응로를 상압으로 유지하며 900∼1000℃의 공정온도까지 반응로의 온도를 상승시키고, 상기 반응로를 LWO 공정을 실시할 수 있는 압력으로 감압시킨다. 이때, 감압된 반응로는 10∼100 Torr의 압력으로 질소가스분위기를 유지한다.
그 다음에, LWO 공정으로 게이트절연막인 질화산화막을 형성한다. 이때, 상기 반응로는 10∼100Torr 압력으로 NH3가스와 N2O 가스를 1∼5 : 100의 비율로 혼합된 분위기 하에서 실시한다.
그리고, 운반가스를 질소가스로 하여 상기 반응로의 반응가스를 빽필시켜 상압이 되도록하고, 상기 반응로의 온도를 200∼600℃로 낮춘 다음, 상기 반응로를 진공분위기로 만들고, 질소가스를 이용한 빽필공정을 실시하여 상압이 되도록한 다음, 상기 웨이퍼를 언로딩시킨다.
제1도는 종래 기술과 본 발명에 따라 제작된 질화산화막을 오염시키는 철이온 농도를 에스.피.브이.(Surface Photo Voltage, SPV) 측정으로 도시한 그래프도이다.
이를 참조하면, 종래기술이 약 1E11 atoms/㎤정도 농도의 철이온 불순물에 오염된 것에 비하여, 본 발명은 2E10 atoms/㎤농도 정도의 불순물에 오염된 것으로 종래기술에 비하여 낮은 불순물 오염도를 도시한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 게이트절연막형성방법은, 개선된 LWO 공정을 이용하여 질화산화막을 형성함으로써 상기 질화산화막의 철이온 농도에 의한 오염을 감소시켜 반도체기판의 소수캐리어의 라이프 타임을 증가시키고 소오스/드레인의 접합누설전류를 감소시켜 게이트절연막의 신뢰성을 향상시킬 수 있어 반도체소자의 특성 및 신뢰성을 향상시키는 동시에 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
Claims (6)
- 200∼600℃인 반응로에 웨이퍼를 로딩시키는 공정과, 상기 반응로의 외부공기를 제거하는 공정과, 상기 반응로를 질소가스와 산소가스의 혼합가스분위기로 상압하는 빽필하는 공정과, 상기 반응로의 온도를 900∼1000℃로 상승시키는 공정과, 상기 반응로를 감압시키는 공정과, 상기 반응로에서 LWO 공정으로 게이트절연막인 질화산화막을 형성하는 공정과, 상기 반응로에 질소가스를 빽필하여 상압으로 유지하는 동시에 온도를 200∼600℃로 낮추는 공정과, 상기 반응로 내부의 질소가스를 제거하는 공정과, 상기 반응로에 질소가스를 상압으로 빽필하는 공정과, 상기 웨이퍼를 언로딩하는 공정을 포함하는 반도체소자의 게이트절연막 형성방법.
- 제1항에 있어서, 상기 혼합가스분위기는 질소가스와 산소가스의 비가 1∼30:1인 것을 특징으로하는 반도체소자의 게이트절연막 형성방법.
- 제1항에 있어서, 상기 감압된 반응로는 10∼100Torr의 압력인 것을 특징으로하는 반도체소자의 게이트절연막 형성방법.
- 제1항에 있어서, 상기 고온에서 감압된 반응로는 질소가스분위기인 것을 특징으로하는 반도체소자의 게이트절연막 형성방법.
- 제1항에 있어서, 상기 LWO 공정은 NH3가스와 N2O 가스를 반응가스로 하여 실시하는 것을 특징으로하는 반도체소자의 게이트절연막 형성방법.
- 제1항에 있어서, 상기 LWO 공정은 NH3가스와 N2O 가스의 비가 1∼5 : 100인 것을 특징으로하는 반도체소자의 게이트절연막 형성방법.
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Publications (2)
| Publication Number | Publication Date |
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| KR19980050130A KR19980050130A (ko) | 1998-09-15 |
| KR100243902B1 true KR100243902B1 (ko) | 2000-02-01 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960068908A KR100243902B1 (ko) | 1996-12-20 | 1996-12-20 | 반도체소자의 게이트절연막 형성방법 |
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