KR100239444B1 - 커패시터의 하부전극 형성방법 - Google Patents
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Abstract
본 발명은 하부전극의 표면적을 증가시키는데 적당한 커패시터의 하부전극 형성방법에 관한 것으로서, 반도체 기판상에 콘택홀을 갖는 제 1 절연막을 형성하는 단계;상기 콘택홀 및 그에 인접한 제 1 절연막상에 언도우푸트 제 1 비정질 실리콘과 제 2 절연막을 차례로 형성하는 단계;상기 제 2 절연막 및 제 1 비정질 실리콘의 양측면에 측벽 비정질 실리콘을 형성하는 단계;상기 제 2 절연막을 제거하고 상기 제 1 비정질 실리콘과 측벽 비정질 실리콘의 내부가 표면보다 고농도를 갖도록 이온 주입공정을 실시하여 표면과 내부의 결정 활성화 에너지가 차이를 갖도록 하는 단계;상기 제 1 비정질 실리콘과 측벽 비정질 실리콘의 표면에 HSG층을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 커패시터의 용량을 증가시키는데 적당한 커패시터의 하부전극 형성방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 커패시터의 하부전극 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 래의 커패시터의 하부전극 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와같이 반도체 기판(11)상에 제 1 절연막(12)을 형성하고, 사진석판술 및 식각공정으로 상기 반도체 기판(11)의 표면이 노출되도록 상기 제 1 절연막(12)을 선택적으로 제거하여 콘택홀(13)을 형성한다.
도 1b에 도시한 바와같이 상기 콘택홀(13)을 포함한 반도체 기판(11)의 전면에 제 1 비정질 실리콘(14) 및 제 2 산화막(15)을 차례로 형성하고, 상기 제 2 절연막(15)상에 포토레지스트(16)를 도포한 후, 노광 및 현상공정으로 패터닝한다.
이때 상기 제 1 비정질 실리콘(14)의 형성조건은 LPCVD 방법에 의해 Si2H6나 SiH4가스를 N2 분위기에서 PH3 가스를 이용하여 인(Phosphorous)을 인시튜 도핑(In-situ Doping)을 실시하여 형성한다.
이어, 상기 패터닝된 포토레지스트(16)를 마스크로 이용하여 상기 제 2 절연막(15)과 제 1 비정질 실리콘(14)이 상기 콘택홀(13) 내부와 그에 인접한 제 1 절연막(12)상에만 남도록 선택적으로 제거한다.
도 1c에 도시한 바와같이 상기 포토레지스트(16)를 제거하고, 상기 제 2 절연막(15)을 포함한 반도체 기판(11)의 전면에 제 2 비정질 실리콘을 형성한 후, 에치백 공정을 실시하여 상기 제 2 절연막(15)과 제 1 비정질 실리콘(14)의 양측면에 측벽 비정질 실리콘(17)을 형성한다.
도 1d에 도시한 바와같이 상기 제 2 산화막(15)을 제거하고, 상기 제 1 비정질 실리콘(14)과 측벽 비정질 실리콘(17)이 형성된 반도체 기판(11)을 고진공(High Vacuum)장비에서 Si2H6 가스를 조사시켜 시드(Seed)를 형성하고, 600 ~ 650℃ 정도에서 어닐(Anneal)공정을 실시하여 상기 제 1 비정질 실리콘(14) 및 측벽 비정질 실리콘(17)의 표면을 HSG(Hemispherical Grainecl)층(18)으로 형성한다.
여기서 상기 HSG층(18)은 시드를 결정핵으로 사용하여 상기 제 1 비정질 실리콘(14)과 측벽 비정질 실리콘(17)의 실리콘 원자들이 시드 주위로 이동함으로써 형성한다.
그러나 이와같은 종래의 커패시터의 하부전극 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 인을 인시튜 도핑시키어 비정질 실리콘을 증착함으로써 증착속도의 저하를 가져온다.
둘째, 어닐공정시 인(P) 원자는 실리콘 원자의 이동도를 감소시키어 HSG층 표면적의 크기를 감소시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 HSG층 생성을 위한 실리콘의 이동도를 빠르게 하여 하부전극의 표면적을 증가시키도록 한 커패시터의 하부전극을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 커패시터의 하부전극 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 커패시터의 하부전극 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 절연막
23 : 콘택홀 24 : 제 1 비정질 실리콘
25 : 제 2 절연막 26 : 포토레지스트
27 : 측벽 비정질 실리콘 28 : HSG층
상기와 같은 목적을 달성하기 위한 본 발명에 의한 커패시터의 하부전극 형성방법은 반도체 기판상에 콘택홀을 갖는 제 1 절연막을 형성하는 단계;상기 콘택홀 및 그에 인접한 제 1 절연막상에 언도우푸트 제 1 비정질 실리콘과 제 2 절연막을 차례로 형성하는 단계;상기 제 2 절연막 및 제 1 비정질 실리콘의 양측면에 측벽 비정질 실리콘을 형성하는 단계;상기 제 2 절연막을 제거하고 상기 제 1 비정질 실리콘과 측벽 비정질 실리콘의 내부가 표면보다 고농도를 갖도록 이온 주입공정을 실시하여 표면과 내부의 결정 활성화 에너지가 차이를 갖도록 하는 단계;상기 제 1 비정질 실리콘과 측벽 비정질 실리콘의 표면에 HSG층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 커패시터의 하부전극 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 커패시터의 하부전극 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와같이 반도체 기판(21)상에 제 1 절연막(22)을 형성하고, 사진석판술 및 식각공정으로 상기 반도체 기판(21)의 표면이 노출되도록 상기 제 1 절연막(22)을 선택적으로 제거하여 콘택홀(Contact Hole)(23)을 형성한다.
도 2b에 도시한 바와같이 상기 콘택홀(23)을 포함한 반도체 기판(21)의 전면에 불순물이 도핑되지 않는 제 1 비정질 실리콘(24) 및 제 2 절연막(25)을 차례로 형성하고, 상기 제 2 절연막(25)상에 포토레지스트(26)를 도포한 후, 노광 및 현상공정으로 패터닝한다.
이때 상기 제 1 비정질 실리콘(24)의 형성조건은 소스 가스(Source Gas)로 SiH4 일때는 증착온도 500 ~ 560℃이고, Si2H6 일때는 450 ~ 550℃의 조건에서 형성한다.
이어, 상기 패터닝된 포토레지스트(26)를 마스크로 이용하여 상기 제 2 절연막(25)과 제 1 비정질 실리콘(24)이 상기 콘택홀(23) 내부와 그에 인접한 제 1 산화막(22)상에만 남도록 선택적으로 제거한다.
도 2c에 도시한 바와같이 상기 포토레지스트(26)를 제거하고, 상기 제 2 절연막(25)을 포함한 반도체 기판(21)의 전면에 불순물이 도핑되지 않는 제 2 비정질 실리콘을 형성한 후, 에치백(Etchback) 공정을 실시하여 상기 제 2 절연막(25)과 제 1 비정질 실리콘(24)의 양측면에 측벽 비정질 실리콘(27)을 형성한다.
도 2d에 도시한 바와같이 습식식각으로 상기 제 2 절연막(25)을 제거하고, 상기 제 1 비정질 실리콘(24)과 측벽 비정질 실리콘(27)이 형성된 반도체 기판(21)의 전면에 인(Phosphorus) 이나 비소(As)를 이온주입한다.
이때, 이온 주입 농도는 도 2d의 ㉮부분에서 불순물 농도가 가장 높다.
이는 이온 주입 공정시에 도팬트의 프로젝션 레인지(Projection range)를 막 중간에 위치되도록 하여 표면보다 막 중간에서 불순물 농도가 높게 이온 주입 공정을 진행하기 때문이다.
도 2e에 도시한 바와같이 상기 이온주입된 반도체 기판(21)에 고진공(High Vacuum)장비에서 Si2H6 가스를 조사시켜 시드(Seed)를 형성하고, 600 ~ 650℃ 정도에서 어닐(Anneal)공정을 실시하여 상기 제 1 비정질 실리콘(24) 및 측벽 비정질 실리콘(27)의 표면을 HSG(Hemispherical Grainecl)층(28)으로 형성한다.
이때 상기 불순물이 도핑되지 않는 제 1 비정질 실리콘(24) 및 측벽 비정질 실리콘(27)에 P나 As 등으로 이온주입을 실시하면 어닐공정시 표면의 결정화에 대한 활성화 에너지(Activation Energy)와 표면 내부의 결정화에 대한 활성화 에너지와의 차이를 크게 해줌으로써 동일조건에서 어닐공정시 실리콘의 이동도를 빠르게하여 상기 HSG층(28)의 표면적을 증가시킨다.
이상에서 설명한 바와같이 본 발명에 의한 커패시터의 하부전극 형성방법에 있어서 불순물이 도핑되지 않는 비정질 실리콘을 형성함으로써 증착속도를 증가시키고, 내부의 활성화 에너지와의 차이를 크게하여 실리콘의 이동도를 빠르게함 으로써 하부전극의 표면적을 증가시킬 수 있는 효과가 있다.
Claims (3)
- 반도체 기판상에 콘택홀을 갖는 제 1 절연막을 형성하는 단계;상기 콘택홀 및 그에 인접한 제 1 절연막상에 언도우푸트 제 1 비정질 실리콘과 제 2 절연막을 차례로 형성하는 단계;상기 제 2 절연막 및 제 1 비정질 실리콘의 양측면에 측벽 비정질 실리콘을 형성하는 단계;상기 제 2 절연막을 제거하고 상기 제 1 비정질 실리콘과 측벽 비정질 실리콘의 내부가 표면보다 고농도를 갖도록 이온 주입공정을 실시하여 표면과 내부의 결정 활성화 에너지가 차이를 갖도록 하는 단계;상기 제 1 비정질 실리콘과 측벽 비정질 실리콘의 표면에 HSG층을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
- 제 1 항에 있어서,상기 언도우프트 제 1 비정질 실리콘은 소스 가스로 SiH4 일때는 증착온도는 500 ~ 560℃이고, Si2H6 일때는 450 ~ 550℃의 온도에서 형성함을 특징으로 하는 커패시터의 하부전극 형성방법.
- 제 1 항에 있어서,상기 제 1 비정질 실리콘과 측벽 비정질 실리콘의 표면에 인(P) 이나 비소(As)를 주입하는 것을 특징으로 하는 커패시터의 하부전극 형성방법.
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| KR1019970021575A KR100239444B1 (ko) | 1997-05-29 | 1997-05-29 | 커패시터의 하부전극 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019970021575A KR100239444B1 (ko) | 1997-05-29 | 1997-05-29 | 커패시터의 하부전극 형성방법 |
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| Publication Number | Publication Date |
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019970021575A KR100239444B1 (ko) | 1997-05-29 | 1997-05-29 | 커패시터의 하부전극 형성방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563735B1 (ko) * | 1999-03-29 | 2006-03-28 | 주식회사 하이닉스반도체 | 반도체 소자의 전하저장전극 형성 방법 |
| KR100587046B1 (ko) * | 2000-05-31 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 전하저장 전극 제조 방법 |
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1997
- 1997-05-29 KR KR1019970021575A patent/KR100239444B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100563735B1 (ko) * | 1999-03-29 | 2006-03-28 | 주식회사 하이닉스반도체 | 반도체 소자의 전하저장전극 형성 방법 |
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| KR19980085479A (ko) | 1998-12-05 |
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