KR0121117B1 - 반도체 소자의 폴리실리콘막 형성방법 - Google Patents
반도체 소자의 폴리실리콘막 형성방법Info
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- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000012528 membrane Substances 0.000 title 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 35
- 229920005591 polysilicon Polymers 0.000 claims abstract description 35
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 238000004140 cleaning Methods 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Cleaning Or Drying Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 폴리실리콘막 형성방법에 관한 것으로, 불순물 이온주입으로 폴리실리콘 표면에 생성되는 불균일막을 폴리실리콘 식각후 세정공정시 제거하므로써 대기 노출시 폴리실리콘막이 보호되어 찌꺼기(Residue) 발생이 억제될 수 있도록 한 반도체 소자의 폴리실리콘막 형성방법에 관해 기술된다.
Description
제1a도 내지 제1c도는 본 발명에 따른 반도체 소자의 폴리실리콘막 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 산화막
3및 3A : 폴리실리콘막 4및 4A : 불균일막
5 : 마스크
본 발명은 반도체 소자의 폴리실리콘막 형성방법에 관한 것으로, 특히 불순물 이온주입으로 폴리시리콘 표면에 생성되는 불균일막을 폴리실시콘 식각후 세정공정시 제거하므로써 대기 노출시 폴리실리콘막이 보호되어 찌꺼기(Residue) 발생이 억제될 수 있도록 한 반도체 소자의 폴리실리콘막 형성방법에 관한 것이다.
일반적으로 반도체 소자의 게이트 전극, 배선 및 캐패시터의 전하 저장전극등은 불순물을 주입하거나 또는 불순물이 주입된 폴리실리콘(Poly-Si)으로 형성되는데, 종래 반도체 소자의 폴리실리콘막 형성방법을 설명하면 다음과 같다.
종래 반도체 소자의 폴리실리콘막 형성방법은 산화막(SiO2)이 형성된 실리콘 기판 상부에 폴리실리콘을 증착하고 인(Phosphorous) 등의 불순물을 주입하면 상기 폴리실리콘 표면에 불순물 원자(Atom)와 대기중의 O2등과 반응한 P2O5등과 같은 불균일막이 형성되는데, 이 불균일막을 제거하기 위하여 HF에 담그거나 또는 건식세정인 HF 기상식각(HF Vapor Etch) 등의 디글레이즈(Deglaze) 공정을 진행하여 상기 불균일막을 제거한 다음 순수에 의한 세정공정을 진행하고 전극 또는 배선을 형성시키기 위하여 마스크 공정 및 사진식각 공정을 진행하면 폴리실리콘 전극 또는 배선이 형성된다. 그런데 상기 디글레이즈 공정에 의해 불균일막이 제거되므로 세정공정시 폴리실리콘막에 찌꺼기가 발생될 가능성이 높게된다.
따라서 본 발명은 불순물 이온주입으로 폴리실리콘 표면에 생성되는 폴리실리콘 식각후 세정공정시 제거하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 폴리실리콘막 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판(1) 상부에 산화막(2) 및 폴리실리콘막(3)을 형성시킨 다음 불순물을 주입시키는 단계와, 상기 단계로 부터 폴리실리콘 전극 또는 배선을 형성시키기 위해 형성된 불균일막(4) 상부에 마스크(5)를 위치시키고 노출된 부분의 불균일막을 제거한 다음 식각공정을 진행시키는 단계와, 상기 단계로부터 마스크(5)를 제거하고 세정공정을 실시하여 잔류된 불균일막(4A)을 제거시키는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1c도는 본 발명에 따른 반도체 소자의 폴리실시콘막 형성방법을 설명하기 위한 소자의 단면도이다.
제1a도는 실리콘 기판(1) 상부에 산화막(2) 및 폴리실리콘막(3)을 순차적으로 형성시킨 다음 불순물(Pocl3)을 주입하여 상기 폴리실리콘막(3) 표면상부에 PxOy로 구성된 불균일막(4)이 형성된 상태의 단면도이다.
제1b도는 제1a도의 상태에서 폴리실리콘전극 또는 배선을 형성시키기 위해 불균일막(4) 상부에 마스크(5)를 위치시키고 노출된 부분의 불균일막을 제거한 다음 플라즈마 식각(Plasma Etch)방법 등을 이용하여 식각공정을 진행하는 상태의 단면도이다.
제1c도는 식각공정후 마스크(5)를 제거하여 전극 또는 배선으로 이용될 폴리실리콘막(3A)이 형성된 상태의 단면도인데, 이 상태에서 세정공정을 진행하여 잔류된 불균일막(4A)을 제거하게 된다.
상술한 바와같이, 본 발명에 의하면 불순물 이온주입으로 폴리실리콘 식각후 세정공정시 제거하므로써 대기 노출시 폴리실리콘막이 보호되어 찌꺼기 발생이 억제되며 디글레이즈 공정이 생략되어 공정이 단순화될 수 있는 탁월한 효과가 있다.
Claims (1)
- 반도체 소자의 폴리실리콘막 형성방법에 있어서, 실리콘 기판(1) 상부에 산화막(2) 및 폴리실리콘막(3)을 형성시킨 다음 불순물을 주입시키는 단계와, 상기 단계로부터 폴리실리콘 전극 또는 배선을 형성시키기위해 형성된 불균일막(4) 상부에 마스크(5)를 위치시키고 노출된 부분의 불균일막을 제거한 다음 식각공정을 진행시키는 단계와, 상기 단계로부터 마스크(5)를 제거하고 세정공정을 실시하여 잔류된 불균일막(4A)을 제거시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 폴리실리콘막 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940004050A KR0121117B1 (ko) | 1994-03-03 | 1994-03-03 | 반도체 소자의 폴리실리콘막 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940004050A KR0121117B1 (ko) | 1994-03-03 | 1994-03-03 | 반도체 소자의 폴리실리콘막 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950027964A KR950027964A (ko) | 1995-10-18 |
KR0121117B1 true KR0121117B1 (ko) | 1997-11-10 |
Family
ID=19378249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940004050A KR0121117B1 (ko) | 1994-03-03 | 1994-03-03 | 반도체 소자의 폴리실리콘막 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0121117B1 (ko) |
-
1994
- 1994-03-03 KR KR1019940004050A patent/KR0121117B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR950027964A (ko) | 1995-10-18 |
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