KR100236891B1 - 주파수 합성 장치 및 방법 - Google Patents

주파수 합성 장치 및 방법 Download PDF

Info

Publication number
KR100236891B1
KR100236891B1 KR1019910004959A KR910004959A KR100236891B1 KR 100236891 B1 KR100236891 B1 KR 100236891B1 KR 1019910004959 A KR1019910004959 A KR 1019910004959A KR 910004959 A KR910004959 A KR 910004959A KR 100236891 B1 KR100236891 B1 KR 100236891B1
Authority
KR
South Korea
Prior art keywords
output
signal
frequency
input
dds
Prior art date
Application number
KR1019910004959A
Other languages
English (en)
Inventor
피. 길모어 로버트
Original Assignee
밀러 럿셀 비
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=23996340&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100236891(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 밀러 럿셀 비, 퀄컴 인코포레이티드 filed Critical 밀러 럿셀 비
Application granted granted Critical
Publication of KR100236891B1 publication Critical patent/KR100236891B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal

Abstract

주파수 합성기(100, 200)는 다수의 기준 주파수로부터 선택된 주파수의 고도로 정확한 주기 신호를 발생하기 위하여 직접 디지털 합성기(DDS) (102, 216)를 사용한다. DDS 출력 신호는 대역통과 필터(110, 218)에 의해 여과되고, 리미터(111, 219)에 의해 진폭 제한되어, 의사 잡음을 감소시킨다. 한 실시예에서, DDS 주파수 합성기(102)는 N 분할 신호에 의해 결정되는 주파수에서 출력 신호를 발생하기 위하여 N 분할 신호와 DDS 발생 기준 신호를 수신하는 위상 고정 루프(114)에 결합된다. 위상 고정 루프(114)의 주파수 레젤루션은 기준 신호의 N 배이다. 제2 실시예에서, DDS(216)는 위상 고정 루프(202)의 궤환 선로 내에 합체된다. 입력 기준 주파수 신호는 위상 고정 루프(202)에 제공되며, DDS 클럭 신호는 위상 고정 루프 출력 주파수의 함수로서 제공된다. DDS(216)는 DDS 스텝규격을 결정하는 입력 주파수 제어 신호를 수신한다.
합성기 출력 주파수는 입력 기준 주파수, 주파수 제어 신호의 디지털 워드에서 비트의 수 및, 주파수 제어 신호에 의해 결정되는 DDS 스텝 규격의 함수이다. 분주기(112, 214, 219)는 합성기(100,200)에 더 영향을 미칠 수도 있는 궤환 선로에서 다른 실시예에서 제공될 수도 있다.

Description

주파수 합성 장치 및 방법
제1도는 직접 디지털 합성기(DDS : Direct Digital Synthesizer)가 위상 고정 루프 주파수를 구동 하는데 이용되고 그 출력이 필터링(Filtering)되고 제한(limiting)되는 주파수 합성기의 일 실시예에 대한 블록도.
제2도는 DDS가 위상 고정 루프내에 있는 상황에서의 DDS 구동 위상 고정 루프(DDS driven phase lock loop) 주파수 합성기의 다른 실시예에 대한 블록도.
제3(a)도 내지 제3(c)도는 제1도의 실시예에 대한 DDS 발생 기준(DDS generated reference)의 진폭대 주파수 스펙트럽의 그래프.
제4(a)도 내지 제4(c)도는 제1도의 또다른 실시예에 대한 DDS 발생 기준의 진폭대 주파수 스펙트럼의 그래프.
제5(a)도는 본 발명의 DDS 구동 위상 고정 루프의 응용예에 대한 블록도.
제5(b)도는 제5(a)도의 DDS 구동 위상 고정 루프의 응용예에 대한 결과적인 주파수 스펙트럼을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
100 : 주파수 합성기 102 : 직접 디지털 합성기(DDS)
108 : 디지털 아날로그 변환기(DAC)
110 : 필터 111 : 리미터(limiter)
112 : 분주기 114 : 위상 고정 루프
116 : 위상 검출기 120 : 전압 제어 발진기(VCO)
122 : 루프 분주기
[본 발명의 분야]
전체적으로, 본 발명은 주파수 합성기(frequency synthesizer)에 관한 것이다. 보다 구체적으로, 본 발명은 각각 서로 다른 주기적 주파수를 갖는 복수의 주기적 기준 신호(perlidic reference signal)중 하나를 발생할 수 있는 직접 디지털 합성기(DDS : Direct Digital Synthesizer)를 이용하는 새롭고 개선된 주파수 합성장치 및 방법에 관한 것이다.
[관련기술의 설명]
종래의 주파수 합성은 하나 또는 그 이사으이 위상 고정 루프(PLL : phase lock loop)를 이용하여 수행된다. 위상 고정 루프는 루프 기준 주파수(loop reference frequency)와 동일한 주파수 레젤루션(frequency resolution) 또는 스텝 규격(step size)을 갖는 주파수들의 범위에서 신호를 출력하도록 설계된다.
종래의 위상 고정 루프는 원하는 주파수 근방의 주파수의 신호를 발생하는 전압 제어 발진기(VCO : Voltage Controlled Oscillator)를 구동하는 제어 전압을 이용함으로써 주파수를 합성한다. 분주기(divider : (分周器)는 VCO 신호 출력 주파수를 정수값으로 나누는데 사용된다. 상기 정수값은 VCO가 정확히 원하는 주파수를 발생하면 결과적인 부주된 신호가 정확히 기준 주파수와 동일하게 되도록 선택된다.
분주된 신호는 기준 주파수 신호와 함께 위상 검출기(phase detector)로 입력된다. 위상 검출기는 두 입력 신호의 위상을 비교하여, 두 입력 신호의 위상차에 비례하는 전압을 출력한다. 위상 검출기의 출력은 루프 안정성을 보장하기 위해 루프 필터(loop filter)를 통해 결합되는데, 여기서 위상 검출기의 출력은 VCO에 제어 전압으로서 입력된다. 따라서, VCO로부터의 출력 신호는 원하는 주파수로 정확히 조정된다.
위상 고정 루프의 성능은 1) 기준 신호의 주파수, 2) 출력 주파수를 기준 주파수로 나누는데 필요한 계수(divisor) 크기, 3) 루프 필터의 대역폭(bandwidth)을 포함하는 여러 가지 요인과 관련된다. 상기 기준 신호의 주파수는 주파수 레젤루션 또는 루프의 스텝 규격을 결정하는데 즉, 기준 주파수가 작을수록 주파수 레젤루션이 커진다. 루프 제수의 크기는 루프의 잡음 성능(noise performance)에 대한 큰 영향을 갖는다. 따라서, 기준 주파수에서의 어떠한 위상 잡음(phase noise) 또는 스퓨리어스 잡음(spurious noise)도 루프 출력에 나타나는데, 그 원래 크기는 루프 제수에 의해 승산된다. 정상적으로는 기준 주파수의 5 내지 10%인 루프 필터의 대역폭은 루프가 새로운 주파수로 정착(settling)할 수 있는 속도에 영향을 미친다. 따라서, 루프 필터 대역폭이 좁을수록 루프는 더 느리게 새로운 주파수로 정착될 수 있다.
이러한 성능 요인은 넓은 출력 주파수 범위를 유지하면서, 좁은 채널 간격으로 위상 고정 루프를 설계하는데 있어서의 어려움을 암시한다. VCO 출력 신호 주파수가 기준 신호 주파수(그리고 따라서 스텝 규격)에 비하여 매우 클 경우, 루프 제수는 매우 커야 한다. 따라서 기준 신호에 있어서의 어떠한 잡음도 매우 큰 값으로 배율되어 루프 출력상에 나타난다. 이러한 이유로, 종래의 주파수 합성기는 종종 둘 또는 그 이상의 위상 고정 루프를 포함한다. 각각의 위치에 고정 루프는 서로 다른 주파수 레젤루션과 대응 출력 주파수 범위를 갖는다. 그러한 구성에서, 비교적 큰 주파수 범위를 갖는 일반 레젤루션 루프(coarse frsolution loop)의 출력은 비교적 좁은 주파수 범위를 갖는 미세 레젤루션 루프(fine resolution loop)의 출력과 혼합될 수 있다. 일반 레젤루션 루프와 미세 레젤루션 루프를 조합함으로써 넓은 주파수 범위에 걸쳐서 좁은 주파수 스텝 규격을 제공할 수 있는 루프로 된다.
종래의 다중 루프 위상 고정 루프 합성기는 많은 단점이 있다. 루프의 수를 증가시키면, 요구되는 하드웨어의 양과 비용을 증가시킬 뿐만 아니라, 합성기가 필요로하는 전력과 공간도 증가시킨다. 또한, 제한된 출력 범위를 가지는 분리된 미세 레젤루션 루프를 사용하여 주파수 스텝 규격을 좁힌다 할지라도, 이 레젤루션 때문에 스위칭 속도를 희생해야 한다.
이는 스위칭 속도를 결정하는 루프 필터의 대역폭이 기준 주파수(그리고 따라서 주파수 스텝 규격)의 단지 5 내지 10%이기 때문이다. 다중 루프 합성기의 또다른 단점은 루프 출력의 혼합이 결과적인 출력 신호에 있어서 바람직하지 못한 광대역 스퓨리어스 잡음(wideband spurious noise)을 상당히 초래한다는 점이다.
주파수 합성은 직접 디지털 합성기(DDS : Direct Digital Synthesizers)를 이용하여 수행될 수도 있다. DDS는 미세 주파수 레젤루션을 갖는 대역 폭에 걸쳐서 주파수가 가변인 주기 신호를 제공하는데 이용될 수 있다. DDS는 샘플링 이론(sampling theory)과 일치하는 더 뭡은 비율로 위상을 어큐뮬레이팅(accumulation)하고, 조사표(lookup table)를 통하여 상기 위상을 주기적 파형으로 바꾸고, 디지털-아날로그 변환기를 이용하여 상기 주기적 파의 결과적 디지털 표현을 아날로그 신호로 변환함으로써 디지털화된 주기적 주파수를 발생한다. 그런, 상기 DDS 출력 신호는 DDS에서의 양자화 에러(quantization errors)와 열잡음(thermal noise)으로 인하여 진폭 변조(AM) 잡음 스퍼(amplitude modulated noise spur)를 포함할 수 있다. 따라서, DDs 출력 신호로부터 에러한 스퍼(spur)들을 제거하는 것이 바람직하다.
따라서, 본 발명의 목적은 출력 신호에서 스퓨리어스 잡음이 실질적으로 저감되어 출력신호에서 특정한 주파수 성분들을 발생하는 직접 디지털 합성기(DDS)의 형태로 새롭고 개선된 주파수 합성기를 제공하는 것이다.
또한, 본 발명의 목적은 종래의 위상 고정 루프 및 다중-루프 주파수 합성기 보다 실제로 하드웨어, 공간 및 전력을 덜 필요로 하는 새롭고 개선된 위상 고정루프를 제공하는 것이다.
본 발명의 또 다른 목적은 단 하나의 위상 고정 루프만을 필요로 하지만, 종래의 단일 또는 다중 루프 주파수 합성기보다 실질적으로 더 나은 주파수 레젤루션과 주파수 범위를 갖는 새롭고 개선된 위상 고정 루프를 제공하는 것이다.
본 발명의 또 다른 목적은 비슷한 주파수 레젤루션과 주파수 범위를 갖는 종래의 주파수 합성기보다 실제로 더 빠른 주파수 스위칭 시간을 갖는 새롭고 개선된 위상 고정 주파수 합성기를 제공하는 것이다.
본 발명의 또 다른 목적은 비숫한 주파수 레젤루션 및 주파수 범위의 종래의 다중 루프 주파수 합성기보다, 그 출력에서 실질적으로 더 작은 광대역 스퓨리어스 잡음을 갖는 새롭고 개선된 위상 고정 루프 주파수 합성기를 제공하는 것이다.
[본 발명의 요약]
본 발명을 주파수를 합성하기 위한 새롭고 개선된 방법 및 장치에 관한 것이다. 양호한 실시예에서, 직접 디지털 합성기(DDS)의 출력은 직접 또는 필터 및/또는 하드 리미터(hard limiter)를 통하여 위상 고정 루프에 제공된다.
위에서 언급한 바와 같이, DDS는 미세 주파수 레젤루션(fine frequency resolution)을 갖는 대역폭에 걸쳐서 가변 주파수 주기 신호를 제공하는데 이용될 수 있다. DDS의 출력을 위상 고정 루프에 결합하면 비교적 큰 대역폭에 걸쳐서 미세 레젤루션의 주파수를 발생할 수 있는 능력을 제공한다. 본 발명의 기본 실시예에서, DDS 아날로그 출력 신호는 전형적으로 대역 통과 필터인 필터에 제공되는데, 필터는 대역외 잡음 스퍼(the out of band noise spur)를 제거한다. 여파된 출력 신호는 위상 고정 루프에 제공된다.
DDS 출력 신호는 DDS의 양자화 에러로 인해 진폭 변조(AM) 잡음 스퍼를 포함할 수도 있다. 이러한 잡음 스퍼는 기본 DDS 회로에 대한 개선으로서 필터와 조합하여 하드 리미터를 이용하여 DDS 출력 신호로부터 여파될 수 있다.
DDS 아날로그 출력 신호가 DDS 출력 신호의 진폭을 제한하는 리미터에 직접 제공될 때 스퓨리어스 잡음(spurious noise)은 발생된 기본 주파수의 홀수차 고조파를 제외하고는 제거된다. 리미터의 출력은 전형적으로 대역 통과 필터인 필터에 입력되어, 상기 주파수 고조파가 제거된다. 필터의 출력은 따라서 위상 변조(PM) 스퓨리어스 신호만을 포함하는 원하는 기본 주파수에서의 깨끗한 아날로그 신호이다.
대안으로서, DDS 아날로그 출력 신호는 대역외 잡음 스퍼를 제거하는 전형적으로 대역 통과 필터인 필터에 제공될 수도 있다. 여파된 출력 신호는 기본 주파수의 홀수차 고조파를 제외한 동기와 위상 변조(PM) 스퓨어리스 신호를 제거하는 리미터에 제공된다. 이러한 형태의 신호는 구형팡(sq2uare wave)의 주파수 성분을 포함하는 것으로 특징지어질 수 있다. 이러한 형태의 신호는 클럭 신호로서 사용하기 위한 디지털 회로에서 특히 유용하다.
하드 리미터와 필터를 구비한 DDS의 구현은, DDS가 루프 기준 주파수를 위상 고정 루프에 제공하는데 사용되는 위상 고정 루프 주파수 합성기의 형태로 설명된다. DDS 발생 아날로그 신호는 따라서 위상 고정 루프용 기준 주파수에 대한 소스(source)로서 역할한다. 위상 고정 루프 주파수 합성기는 루프 제수 값을 변경시킴으로써 공칭 기준 주파수(nominal reference frequency)의 증가시에 일반 출력 주파수 조정을 한다. 위상 고정 루프 주파수 합성기는, 예를들면 위상 고정 루프 기준 주파수의 소스인, DDS 출력 주파수를 변동시킴으로써 미세출력 주파수 조정을 더 행한다. 따라서, 미세 조정 증분((fine adjustment increment)은 루프 제수의 값으로 배율된 DDS 출력의 주파수 레젤루션이다.
DDS 구동 위상 고정 루프 주파스 합성기에서, 위상 고정 루프는 비교적 높은 공칭 기준 주파수(nominal reference frequency)로 작동하여, 비교적 넓은 대역폭의 루프 필터를 허용할 수 있게 된다. 따라서, 위상 고정 루프는 비교적 빠른 스위칭 시간으로 작동할 수 있다. 그러한 위상 고정 루프에서, 스텝 규격이 DDS 주파수 레젤루션에 의해 배율된 루프 제수이기 때문에 미세한 출력 주파수 스텝 규격변동이 실현될 수도 있다. 그러한 스텝 규격 변동은 종래의 미세 동조 위상 고정 루프보다 수 차수(several orders) 정도 미세한 크기이다.
하드 리미터를 구비한 DDS 구동 위상 고정 루프 주파수 합성기는 종래 기술의 장치를 능가하는 실제로 더 빠른 스위칭 속도에서 출력 주파수 레젤루션과 깨끗함을 강화한다. 더 나아가, 그러한 위상 고정 루프 주파수 합성기는 단 하나의 위상 고정 루프와 하나의 DDS만을 필요로 한다. DDS는 전형적으로 VLSI 장치이고, 따라서 비교적 작은 공간 또는 전력을 필요로 한다. 따라서 DDS 구도 위상 고정 루프 주파수 합성기의 하드웨어, 공간 및 전력 요구를 종래의 다중루프 주파수 형성기보다 실질적으로 적다.
본 발명에서는 다중 위상 고정 루프들로부터의 출력들을 혼합할 필요가 없기 때문에 상기 DDS 구동 위상 고정 루프 주파수 합성기는 그러한 혼합과 관련된 광대역 스퓨어리스 잡음도 제거한다. DDS 구동 위상 고정 루프 주파수 합성기는 위상 고정 루프의 DDS 출력과 위상 검출기 입력사이에 DDS “클린-업(clean-up)”필터를 결합함으로써 스퓨처리스 잡음을 억제하고 제거한다. 상기 DDS “클린-업”필터는 본 발명의 기초이다. 이 필터를 위상 고정 루프가 광대역 스퍼들의 크기를 배율하기 전에 DDS 기준 신호로부터 광대역 스퍼들을 억제하고 제거한다. 위상 고정 루프는 상대 주파수가 아닌, DDS 스퍼의 크기를 배율한다. 따라서, 위상 고정 루프의 출력은 출력 주파수 fout의 ±B/2 내에서 DDS 스퓨어리스 톤(spurious tones)을 포함하는데, 여기서 B는 “클린-업” 필터의 대역폭이다. 이러한 원리는 인접한 DDS 스퍼가 변조된 스펙트럼에서 숨겨질 수 있기 때문에 합성기 출력이 변조되는 상태에서 이상적이다.
예리한 차단을 제공하는 고차 “클린-업” 필터는 어떤 주파수에서는 좀더 쉽게 물리적으로 실현될 수 있다. 이러한 주파수는 원하는 위상 고정 루프 기준 주파수보다 전형적으로 훨씬 더 높다. 이것은 루프에 적절한 기준 주파수를 제공하면서 “클린-업” 필터 중심 주파수의 효과적 배치를 허용한다. DDS의 명목 출력은 양호한 “클린-업” 필터가 실현될 수 있는 주파수에서 고정된다.
고정된 값의 분주기(frequency divider)는 클린-업 필터의 출력과 위상 고정 루프의 기준 입력 사이에 배치될 수도 있다. 이러한 분주기는 여파된 DDS 출력 신호의 주파수를 위상 고정 루프 용으로 적합한 기준 주파수로 나눈다. 분주기는 제수 값으로 스퓨어리스 위상 잡을을 낮추는 특성을 갖는 것으로 알려져 있다. 따라서, 분주기는 “클린-업” 필터를 통과하는 어떤 협대역 스퓨어리스 잡음(narrow band spurious noise)도 더 억제한다.
따라서, 본 발명의 양호한 실시예는 종래 기술의 주파수 합성기를 능가하는 여러 가지 장점과 개선점을 제공한다. 이러한 개선점을 미세 출력 주파수 레젤루션, 더 깨끗한 출력 신호 주파수, 파형 발생에 있어서의 융통성, 더 빠른 스위칭시간, 하드웨어와 공간과 전력 요구의 감소, 그리고 개선된 잡음 특성을 포함한다.
[양호한 실시예의 설명]
종래 기술의 주파수 합성기는 전형적으로 주파수 레젤루션을 얻고 희망하는 대역폭을 커버히기 위하여 다중 위상 고정 루프를 이용한다. 그러한 다중 루프 설계는 보통 루프의 출력들을 결합하기 위하여 주파수 혼합기(frequency mixer)를 합체한다. 그러한 혼합기가 스퓨어리스 상호변조 생성물(sperious intermodulaton products)을 유발한다는 것을 공지의 사실이다. 직접 디지털 합성기에 의해 발생되는 인접하고 쉽게 예견할 수 있는 스퍼들과는 달리, 많은 광대역 스퍼들이 일반적으로 발생된다.
더 나아가, 종래의 다중 루프 합성기는 다량의 회로를 포함하며 특히 미세레젤루션이 얻어지려면 다량의 전력을 필요로 한다. 하나의 루프가 디지털 직접합성기로 대체되지 않으면 다중 루프 합성기의 사용하여 본 발명과 같은 미세 레젤루션을 제공하는 것은 불가능하다. 그러나, 이러한 주파수 합성 방법을 대량의 회로를 수반하고 혼합의 필요성으로 인하여 스퓨어리스 상호 변조 생성물로 발생한다. 이와 대조적으로, 단일 위상 로크를 구동하는데 있어서 DDS를 사용하면 소량의 회로와 전력을 필요로 하며, 매우 작은 공간을 점유하도록 만들어질 수 있고, 우수한 주파수 레젤루션, 스퓨어리스 및 잡음 성능, 스위칭 속도를 제공한다. 이러한 관점에서, 본 발명의 주파수 합성기는 종래 기술보다 월등하다.
주파수 합성을 위해 직접 디지털 합성기(DDS)를 사용하는 것은 이 기술에서 공지되어 있다. 그러나, 하드 리미터 즉, DDS로부터의 아날로그 신호 츨력의 진폭을 제한하기 위한 진폭 리미터를 사용하는 것을 알려지지 않았다. 리미터의 사용은 DDS 발생 아날로그 신호에 있어서 스퓨어리스 잡음을 상당히 감소시키는 것이 발견되었다. 리미터가 제거하는 잡음은 본질적으로 진폭 변조(AM)잡음이다. 이 AM 잡음은 DDS이 있어서 디지털-아날로그 변환기(DAC)로 인한 양자화 스퓨어리스 방사(quantization spurious emission)이다. DDS는 또한 위상 변조(PM) 잡음을 발생한다.
AM 및 PM 잡음은 모두 DDS 출력 신호의 주파수 순도에 영향을 미친다. 원하지 않는 주파수 잡음 동기를 여파하고 DDS 출력 아날로그 신호의 진폭을 제한함으로써, 상당히 강화된 스펙트럼 순도의 신호가 발생될 수도 있다. 리미터가 AM 잡음을 제거하는 역할을 하지만, PM 스퍼는 영향을 받지않는다. DDS의 출력에서 필터와 리미터를 직렬로 배치하면 본 명세서에서 차후에 설명되는 바와 같이 다른 파형의 신호를 제공할 수 있다
DDS, 리미터 및 필터가 주파수 합성기로서 단독으로 사용될 수 있다할지라도, 더 큰 범위의 주파수 합성기를 구성하도록 여러 장치에서 사용될 수 있다. 제1도는 DDS가 필터와 리미터를 통하여 위상 고정 루프를 구동하는 주파수 합성기의 실시예를 도시한 것이다. 제1 도에서 주파수 합성기(100)는 위상 고정 루프를 구동하는 직접 디지털 합성기(DDS)(102)로 구성된다. DDS(102)는 각각 서로 다른 주파수에서의 다수의 기준 주파수 신호중 선택된 한 신호를 발생하기 위한 가변 기준 소스 수단으로 작용한다.
DDS(102)는 전형적으로, 위상 어큐뮬레이터(phase accumulator)(104), 사인 조사표(sine lookup table)(106) 및 디지털-아날로그 변환기(DAC)(108)를 포함한다. 위상 어큐뮬레이터(104)는 DDS 클럭율로 어큐뮬레이션을 위한 위상 증분을 결정하는 디지털 미세 주파수 제어 신호를 수신한다. 어큐뮬레이션을 위한 위상 증분을 결정하는 디지털 미세 주파수 제어 신호를 수신한다. 어큐뮬레이트된 위상 값은 전형적으로, 사인값을 기억하는 판독 전용 메모리인 사인 조사표(106)에 출력된다. 조사표(106)는 DAC(108)의 입력으로서 주기파형의 디지털 표시를 나타내는 출력 신호를 제공한다. DAC(108)는 주기파의 아날로그 표시인 출력 기준 신호로서 주기 파형의 디지털 표시를 아날로그 진폭 값으로 변환한다. DDS(102)는 출력 기준 신호의 주파수를 변경하기 위하여 기준 제어 신호에 응답한다. DDS(102)는 내부 디지털 하드웨어를 구동하는 직접 디지털 합성기 클럭 신호에 더 응답한다.
DDS(102) 특히, DAC(108)로부터의 출력은 직접 디지털 합성기 “클린-업”필터(110)의 입력에 제공된다. 필터(110)는 DAC(108)로부터의 기준 신호 출력의 스팩트럼 순도를 강화하는 필터수단으로 작용한다. 필터(110)로부터의 강화된 기준 신호 출력은 리미터(111)에 입력으로 결합된다.
리미터(111)는 이것이 여파된 기준 신호의 최대 진폭을 예정된 레벨로 제한한다는 점에 있어서 “하드(hard)” 리미터로 지칭되고 있다. 리미터(111)의 출력은 선택적 분주기(112)의 입력에 제한된/강화된 기준 신호로써 제공된다. 분주기(111)가 사용되지 않으면, 리미터(1110의 출력은 위상 고정 루프(114)의 입력으로, 그리고 특히 위상 검출기(116)의 입력으로 제공된다.
리미터(111)는 많은 다른 형태로 구성될 수도 있다. 한가지 간단한 형태는 백투백 다이오우드(back-to-back diode)의 형태이다. 리미터의 다른 형태는 연산 증폭기 전압 비교기의 경우에서 처럼 포화 증폭기(saturating amplifier)의 형태이다. 리미터의 또 다른 형태를 100㏀과 같은 같은 값의 저항을 통하여 입력에 결합된 출력을 갖는 반전기 논리 게이트(inverter logic gate)의 형태이다.
리미터(111)는 DDS 발생 신호로부터 진폭 변조(AM) 스퓨어리스 성분을 억제하는데 사용된다. 스퓨어리스 성분은 진폭 양자화 공정의 AM 부분일 뿐만아니라 열잡음의 AM부분이기도 하다. AM 스퍼가 위상 고정 루프 출력 성능에 대해 예측할 수 없는 영향을 갖기 때문에 리미터의 사용은 이러한 AM 스퍼의 제한을 용이하게 한다.
주파수 합성기(100)에서 필터(110)와 리미터(111)의 조합을 더 이해하기 위하여, 제3(a)도 내지 제3(c)도가 제공된다. 제3(a)도 내지 제3(c)도는 제1도의 회로에서 여러 지점에서 필터(110)와 리미터(111)를 통하여 DDS(102)로부터의 출력으로서 신호의 주파수 스펙트럼을 설명하고 있다. 제3(a)도는 제7도의 지점 A에서 DDS(102)로부터 필터(110)으로 향하는 신호 출력의 주파수 스펙트럼에 대응한다. 유사하게, 제3(b)도 및 제3(c)도는 제1도의 필터(110)와 리미터(111)로부터의 각각의 출력으로서 지점 B와 C에서의 신호에 각각 대응한다.
예시의 목적상, 제3(a)도 내지 제3(c)도에서 단지 AM스퍼만이 주파수에 대한 진폭의 함수로서 설명된다. 제3(a)도에서, 지점 A에서의 DDS의 출력은 여러 주파수에서 훨씬 약한 스퓨처리스 신호에 의해 둘러싸여진 기본 주파수(fundamental frequency) fDDs에서 강한 신호로서 특징지어진다. 제3(b)도에서 직접 B에서의 대역통과 필터의 출력은 기본 주파수 fDDS에서 강한 신호로서 또다시 특징 지어지나 필터의 통과 대역 내에서만 훨씬 약한 스퓨어리스 신호로 둘러싸여진다. 따라서, 필터는 대역 주파수외에서 모든 스퍼를 제거한다. 제3(c)도에서, 지점 C에서의 리미터의 출력은 기본 주파수에서 강한 신호로서 특징지어진다. 그러나, 실제로 모든 AM 스퓨처리스 신호는 기본 주파수의 높은 홀수차 고조파즉, ±3fDDS, ±5fDDS등에서의 신호를 제외하고는 제거된다. 이러한 기본 주파수의 고조파는 제거된 스퍼보다는 더 큰 신호 강도로 이루어지나, 고조파의 차수(order)가 증가함에 따라 세기가 감소된다.
제1도의 주파수 합성기의 다른 구성에서, 리미터(111)는 필터(110)의 출력과 분주기(112)의 입력 사이에서 제거되고, DAC(108)의 출력과 필터(11)의 입력 사이에 삽입된다. 이러한 배열에서, 리미터는 제1도에서 점선으로 표시되어 있고 참조번호(111′)로 표시된다. 따라서, DDS(102)로부터의 신호 출력은 진폭 제한되어 필터(110)의 입력에 제공된다. 필터(110)은 위에서처럼, 진폭 제한 기준 신호로부터 바람직하지 못한 주파수 성분을 여파한다. 필터(102)로부터의 출력으로서 제한된/강화된 기준 신호를 분주기(112)의 입력으로서 제공된다. 분주기(112)가 사용되지 않으면, 필터(110)의 출력은 위상 고정 루프(114)에 대한 입력으로서 특히, 위상 검출기(116)에 대한 입력으로서 제공된다.
주파수 합성기(110)에서 필터(110)와 리미터(111′)의 조합을 더 이해하기 위하여 제4(a)도 내지 제4(c)도가 제공된다. 제4(a)도 내지 제4(c)도는 리미터(111′)를 통한 DDS(102)로 부터의 출력으로서의 신호의 주파수 스펙트럼의 설명이며, 필터(110)는 제1도의 회로에서 여러 지점을 위해 제공된다. 제4(a)도는 제1도의 지점 A에서 DDS(102)로부터 리미터(111′)로 향하는 신호 출력의 주파수 스펙트럼데 대응한다. 마찬가지로, 제4(b)도와 제4(c)도는 제1도의 리미터(111′)와 필터(110)으로 부터의 각각의 출력으로서 지점 B′와 C′에서의 신호에 각각 대응한다.
설명의 목적상, 제4(a)도 내지 제4(c)도에서는 단지 AM 스퍼만이 주파수에 대한 진폭의 함수로서 설명된다. 제4(a)도에서, 지점 A에서의 DDS의 출력은 제3(a)도에 대한 경우에서 처럼 여러 주파수에서 훨씬 약한 스퓨어리스 신호로 둘러싸이고 기본 주파수 fDDS에서 강한 주파수로서 특징지어진다. 제4(b)도에서, 지점 B′ 에서의 리미터의 출력은 기본 주파수 fDDS에서 강한 신호로서 특징지어지면, 실질적으로 모든 스퓨어리스 신호는 기본 주파수의 더 높은 홀수차 고조파 즉, ±3fDDS,±5fDDS등에서의 신호를 제외하고는 제거된다. 기본 주파수의 이와 같은 고조파는 제거된 스퍼보다 더 큰 신호 강도로 이루어지지만, 고주파의 차수가 증가함에 따라 강도가 감소한다. 제4(c)도에서, 지점 C′에서의 대역통과 필터의 출력은 고조파가 대역 신호밖의 것이므로 필터에 의해 제거된 상태로 기본 주파수에서 또 다시 강한 신호로서 특징지어진다.
다시 제1도에서, 분쥐(112)는 예정된 정수 값 M으로 나누어진 제한된/강화된 기준 신호의 주파수와 동일한 주기 주파수를 갖는 분주된 기준 신호를 발생하기 위한 기본 신호 분주 수단으로 작용한다. 분주된 기준 신호를 위상 고정 루프기준 주파수로서 위상 고정 루프(114)에 제공된다.
양호한 실시예에서, 위상 고정 루프(114)는 위상 검출기(116), 루프 필터(118), 전압 제어 발진기(VCO)(120) 및 루프 분주기(122)로 구성된다. 위상 고정 루프(114)는 입력 기준 신호의 주파수의 정수배인 주기 주파수를 갖는 루프를 출력 신호를 발생하는 주파수 동조 수단으로서의 역할을 한다.
위상 검출기(116)의 한 입력은 리미터(111)의 출력 또는, 제공될 경우 분주기(112)의 출력에 결합된다. 또 다른 실시예에서 즉, 리미터(111′)가 DDS(102)의 출력에 배치될 경우에, 필터(110)이 출력 또는, 제공될 경우 분주기(112)의 출력은 위상 검출기(116)의 입력에 결합된다. 위상 검출기(116)의 출력은 전형적으로 연산 증폭기 필터로 구성되는 루프 필터(118)의 입력에 결합된다. 루프 필터(118)의 출력은 VCO(120)의 제어 입력에 결합된다. VCO(120)의 출력은 위상 고정 루프 출력 신호로서 제공되고 루프 분주기(122)의 입력으로서 또 다시 궤한된다. 루프 분주기 (122)의 출력은 위상 검출기(116)의 다른 입력으로서 결합된다.
위상 검출기(116)는 DDS 회로 제공 기준 신호를 분주된 루프 출력 신호와 비교하기 위한 비교기 수단으로서 작동한다. 위상 비교기(116)는 주파수 동조 제어 신호를 발생하기 위하여 DDS 회로로부터의 기준 신호와 분주된 루프 출력 신호의 위상의 차에 응답한다. 위상 검출기(116)는 전압 레벨이 비교된 신호의 주파수에 있어서의 차에 비례하는 주파수 동조 제어 신호를 발생한다.
루프 필터(118)는 동조 제어 신호 필터로서 작용한다. 루프 필터(118)는 주파수 동주 제어 신호를 수신하여 여파하고, VCO 제어 신호를 제공한다. VCO 제어 신호는 VCO(120)의 전압 제어 압력에 제공된다.
VCO(120)는 VCO 제어 신호에 응답하여 루프 출력 신호를 발생하는 주파수 발생 수단으로 작용한다. 특히, VCO(120)는 입력 VCO 제어 신호의 전압 레벨에 있어 서의 변동에 응답하여 루프 출력 신호의 주파수를 변동시킨다.
루프 분주기(122)는 VCO(120)의 출력에 결합되어, 루프 출력 신호를 수신한다. 루프 분주기(122)는 루프 출력 신호를 수신하고 주파수가 N으로 나누어진 루프 출력 신호 대응하는 분주된 루프 신호를 발생하는 루프 분주기 수단으로서의 역할을 한다. 분주된 루프 신호는 위상 비교기(116)의 다른 입력에 제공된다. 루프 분주기(122)는 위상 검출기(116)로의 궤환을 위하여 루프 출력 신호 주파수가 나누어지는 정수 제수 값을 위하여 일반 주파수 제어 신호에 응답한다.
작동에 있어서, DDS는 위상을 더 높은 속도로 어큐뮬레이트함으로써 주어진 주파수로 이루어진 구형파가 쉽게 발생된다 할지라도, 디지털화된 주기파형, 전형적으로 정현파를 발생한다. 어큐뮬레이트된 위상은 조사표를 통하여 주기 파형으로 번역된다. 주기 파형의 결과적 디지털 표시는 디지털-아날로그 변환기를 이용하여 아날로그로 변환된다.
위상 고정 루프(114)는 주파수 레젤루션이 그 기준 주파수와 동일한 범위의 주파수를 출력하도록 설계된다. 예를들면, 위상 고정 루프(114)는 200 ㎒에서 400 ㎒ 까지 변할 수 있는 루프 출력 신호용으로 설계된다. 위상 고정 루프(114)에 인가된 기준 주파수가 10 ㎒ 이면, 위상 고정 루프(114)로부터의 가능한 출력은 200, 210, 230, ..., 390 및 400㎒이다. 각각의 위상 고정 루프 출력 신호의 주파수는 루프의 분주비이며, 출력 분주기(122)가 분주되는 값은 기준 주파수로 배율된다. 예를 들면, 루프 분주기(122)는 루프 출력 주파수를 27(N=27)로 나누어서, 270 ㎒의 주파수에서 루프 출력 신호를 발생하도록 정해진다. 루프에 대한 기준으로서 DDS를 이용함으로써, 기준 주파수는 극히 작은 스텝을 변동시키도록 만들어질 수 있다. DDS 구동 위상 고정 루프의 스텝 규격은 루프 분주기의 제주값(N)에 따라 변하며, 따라서 출력 주파수의 범위에 걸쳐서 일정하지 않다.
필터(110)는 중요한 성분이며, 가능하면 좁은 대역폭에 가파른 롤-오프(roll-off)를 갖도록 설계되는 것이 좋다. 이 필터는 따라서 수정 필터나 표면 음향파(SAW)필터일 수도 있다. 선택적 분주기(112)의 사용은 필터(110)의 중심 주파수의 선택시에 융통성을 제공한다. 예를들면, 1 ㎒의 중심 주파수를 갖는 수정 필터를 얻는 것이 종종 어려우나, 10 ㎒의 중심 주파수를 정하는 것은 쉽다. 1 ㎒의 위상 고정 루프 (114)에 기준 주파수를 요구하는 설계는 따라서 실현될 수 있다. 따라서, 10 ㎒에 중심을 둔 주파수를 갖는 DDS 출력 신호는 10 ㎒ 수정 필터의 입력으로서 제공된다. 수정 필터의 출력은 위상 고정 루프 입력에 인가되기 전에 고정된 10 분할 분주기에 제공된다. 분주기(112)는 DDS 위상 잡음과 스퓨어리스 콘텐트의 진폭을 20 log(M)dB만큼 감소시키는 부가된 잇점을 갖는데, 여기서 M은 고정된 분주비이다.
제1도의 주파수 합성기의 스퓨어리스 성능은 쉽게 분석될 수도 있다. DDS 출력은 전형적으로 출력 파형의 끝을 잘라내기, 파형의 진폭 양자화, DAC 출력의 비선형성, 그리고 샘플링 처리에 기여할 수 있는 에일리어스(aliases)로 인한 의사 신호를 포함한다. DDS 출력에 있어서의 위상 잡음은 DDS 클럭 신호의 위상 잡음 특성과, DDS를 포함하는 디지털 회로의 잡음 성능에 의해 통제된다. 제3(a)도 내지 제3(c)도와 제4(a)도 내지 제4(c)도를 참고로 하여 위에서 설명되었듯이, 많은 잡음 동기가 상당히 감소 또는 제거될 수도 있다.
위상 고정 루프(114)는 그 기준 입력에 인가된 신호에 대해 지역통과 필터로서 작용한다. 제2 차 루프의 경우, 루프는 위상 고정 루프 대역폭과 동일한 대역폭을 갖는 제2차 저역통과 필터 특성을 갖는다. 기준 동기와 위상 잡음을 전압에 있어서 계수 N이나 dB에 있어서 20 log(M)에 의해 루프에서 배율되며, 여기서 N은 루프 분주기(122)의 제수 값이다. 루프 출력 신호는 따라서 배율된 기준 동기와 위상 잡음의 대역통과 스펙트럼으로 둘러싸인 출력 주파수에 의해 특징지어진다. 필터 (110)와 리미터(111) (또는 리미터(111′))의 부재시에, 이 스펙트럼은 DDS 출력과 20 log(M)dB와의 합의 스퓨어리스 중심을 가지며, 위상 고정 루프 대역폭의 외부에서 매 옥티브(octave)당 6DB 억압된다. 필터(110)는 특히 DDS에 의해 발생된 스퓨어리스 신호와 위상 잡음을 억제하는데 사용된다.
위상 고정 루프의 한가지 중요한 특성은 이것이 DDS 스퓨어리스 신호의 진폭을 N 만큼 배율한다는 것이다. 그러나, 위상 고정 루프 합성기 출력 주파수와 동기 사이의 주파수 차는 DDS 출력 주파수와 DDS 동기 주파수 사이의 주파수차와 동일하게 유지된다. DDS 출력 주파수에 대한 DDS 동기의 진폭에 따라서, 위상 고정 루프 합성기 출력의 FM 변조가 발생할 수도 있다. 이러한 변조는 고조파의 차수에 따라 진폭이 감소하는 DDS 동기와 관련된 동기의 족을 발생한다. 이러한 FM 동기는 합성기 출력 주파수에 근접 유지되며, 보통 쉽게 멀어진다. 따라서, 동기는 출력 주파수를 둘러싸는 필터(110)의 대역폭과 동일한 대역폭내에서 합성기 출력에 존재할 수 있다. 그러나, 이러한 출력 외에는 충분한 형상 계수와 궁극적인 감쇄를 이루는 필터(110)를 선택함으로써 임의로 깨끗이 만들어질 수 있다. 그러나, 위에서 논의하였듯이, 필터(110)와 리미터(111)의 사용은 DDS(102)에 의해 발생된 전체적인 동기를 감소시키는 역할을 한다.
제1도의 주파수 합성기의 또 다른 설명예로서, 200 ㎒ 내지 400㎒의 범위에서 주파수를 출력하도록 요구된 합성기의 예를 또 다시 고려해 보자. 위상 고정 루프(114)가 1㎒ 스텝 레젤루션을 갖는 것으로 가정하자. 위상 고정 루프(114)에 대한 기준 입력은 1㎒ 스텝 레젤루션을 갖는 것으로 가정하자. 위상 고정 루프(114)에 대한 기준 입력은 1㎒에 중심을 두며, 루프 분주기(122)의 젯수의 값은 200≤N ≤400의 범위에 있다. 합성기의 출력은 DDS 및 필터/리미터 배열로부터 위상 고정 루프로의 기준 주파수 입력을 N배한 스텝에 있다. DDS는 1㎒ 위상 고정 루프 레젤루션을 교락(bridge)하기에 충분한 범위의 주파수를 출력해야 한다. DDS의 출력의 대역폭은 예를들면 1 ㎒/200(즉, 5㎒)와 같이 최소값 N으로 나누어진 루프 주파수 레젤루션이다. 따라서 DDS는 1 ㎒ ± 2.5㎒에서의 신호를 출력해야 한다.
합성기의 레젤루션은 DDS의 레젤루션에 N을 곱한 것이다. 전형적인 DDS 주파수 레젤루션이 0.01 ㎐에서, 합성기 레젤루션은 낮은 주파수 끝에서 2㎐로부터 높은 주파수 끝에서 4㎐까지 변한다. 천이 응답 사건을 무시하면, 필터(110)는 가능한한 좁게 즉, 약 6㎑, 1dB 대역폭으로 만들어질 수 있다. 합성기는 출력통의 ±3㎑ 내에서 DDS에 기여할 수 있고 필터(110)의 특성, 리미터(111)의 특성과 루프 응답에 대하여는 감퇴되는 의사 신호를 출력할 것이다. 이러한 의사 신호의 최대 레벨은 dB로는 클린-업 필터 대역폭 +52 dB 내에서 DDS 위상 잡음을 52 dB 최대치로 배율되어, 필터(110)와 루프 응답에 의해 여파된다.
합성기는 기준 신호로 인한 근접한 위상 잡음 기초(close in phase noise pedestal)와 근접한 스퓨어리스 신호를 발생하나, 클린업 필터와 루프 대역폭에서 멀리 떨어져 있는 이론적인 스퍼는 발생하지 않는다.
제1도의 주파수 합성기의 천이 응답(transient response)과 스위칭 시간은 필터(110)의 대역폭과 위상 고정 루프(114)의 루프 특성에 의해 설정된다. DDS는 전형적으로 100 ㎳ 이하의 스위칭 시간을 가지며 따라서, 스위칭 시간에 중대한 영향을 미치지 않는다. 위상 고정 루프의 정착 시간은 루프 대역폭과 역으로 관련된다. 루프 안정성을 유지하기 위하여, 위상 고정 루프의 루프 대역폭은 주파수 스텝 규격의 5 내지 10% 보다 더 넓어질 수 없다. 제1도의 주파수 합성기의 설계는 비교적 큰 주파수 스텝 규격과 따라서 광폭의 허용할 수 있는 루프 대역폭을 갖는 위상 고정 루프에 상당히 미세한 주파수 레젤루션을 제공한다.
따라서, 제1도의 실시예에서 스위칭 시간은 위상 고정 루프(114)의 루프 대역폭이 아니다. 필터(110)의 천이 특성에 의해 통제될 것이다. 필터(110)의 선택은 합성기의 의사 잡음 성능과 스위칭 속도 사이의 균형을 취하는 일이다.
위의 실시예에서, DDS(102)와 필터(110)는 10 ㎒에서 중심을 가지며, 이어서, 젯수값이 10인 분주기(112)가 뒤따른다. 이 회로는 위상 고정 루프(114)에 대해 1㎒±2.5㎑ 입력을 제공한다. 10㎒에서 필터(110)의 대역폭은 약 60㎑이고, 6㎑ 설계보다 빠른 정착 시간을 제공한다. 더 넓은 크린-업 필터가 더 큰 범위의 DDS 동기와 잡음을 통과시키는 동안 이것은 분주기(112)에 의해 제공된 개선을 20dB만큼의 다소 오프셋 한 것이다.
제2도는 위상 고정 루프내에 DDS를 합체한 주파수 합성기의 또 다른 실시예를 불럭선도형으로 도시한 것이다. 제2도에서, 합성기(200)는 직접 디지털 합성기를 루프내에 합체한 위상 고정 루프를 포함한다. 회로(202)는 전형적으로 주파수 표준(204)을 통하여 고정된 기준 분주기(206)를 통하여 기준 주파수를 수신한다. 주파수 표준 출력 신호의 주파수는 회로 (202)에 대한 입력용으로 고정된 기준 분주기(206)에 의해 분주된다.
회로(202)는 위상 검출기(208), 루프 필터(210), VCO (212), 선택적 루프 분주기(214), DDS(216), DDS 크린-업 필터(218), 리미터(219) 및 선택 루프 분주기(220)를 포함한다.
고정된 기준 분주기(206)로부터의 출력 fr은 위상 검출기(208) 의한 입력으로서 제공된다. 위상 검출기(208)의 출력은 위에서 논의된 바와 같이 루프 필터(210)의 입력에 결합된다. 루프 필터(210)의 출력은 VCO(212)에 제어 입력으로서 결합된다.
VCO(212)의 출력은 주파수 합성기 출력으로서 제공되고, VCO 출력 신호는 직접 또는 선택 루프 분주기(optional loop divider)(214)를 통하여 DDS(216)의 DDS 클럭 입력으로 피드백(feedback)된다. DDS(216)는 DDS 주파수를 설정하는데 이용되는 주파수 제어 입력 신호를 공급 받는다. DDS(216)의 출력은 필터(218)에 제공된다. 필터(218)의 출력은 리미터(219)의 입력에 제공된다. 리미터(219)의 출력은 직접 또는 선택 루프 분주기(220)를 통하여 위상 검출기 (208)의 다른 입력에 제공된다. 다른 실시예로서, 리미터(219)가 필터(218)의 출력에서 제거되고 그 입력에 삽입될 수도 있다. 제2도의 실시예에 대한 이러한 변동에서 리미터는 참조번호 (219′)로 표시된 점선으로 도시된다.
제2도의 특정 실시예에서, 합성기 출력 주파수는 기준 주파수 fr, 고정된 기준 분주기(206)로부터의 위상 검출기(208)에 대한 입력, DDS (216)를 제어하는 주파수 제어 신호의 디지털 워드에서의 비트의 수 N, 주파수 제어 신호에 의해 결정된 DDS 스텝 규격 A, 각각의 분주기(214), (220)의 값 X, Y의 함수이다. 다음의 식은 함성기 출력 주파수 fo를 나타낸다.
Figure kpo00002
제3도의 실시예에서, DDS (216)와 필터(218)는 위상 고정 루프 궤환 선로내에 합체된다. 따라서, 필터(218)는 위상 고정 루프의 역학에 영향을 마친다. 루프 안정성을 보장하기 위하여, 필터(218)의 대역폭은 루프 대역폭의 안정성과 비교해 볼 때 넓어야 한다. 더나아가, 합성기 스텝 규격은 일정하지 않으나, 변수 A와 주파수 제어 신호의 함수이다. 그러나, 제2도의 실시예는 제1도의 실시예의 다른 장점을 모두 실현한다.
그와 같은 여러 회로가 조합되는 제1도 또는 제2도의 실시예에 대해서, 각각의 주파수 합성기가 FET 트랜지스터 또는 PIN 다이오드 스위치와 같은 스위칭 장치에 출력 신호를 제공하는 것이 더 고려된다. 그러한 스위칭 장치는 궁국적 출력 신호용으로 다중 주파수 합성기의 출력 사이에서의 선택을 제공할 것이다. 주파수 합성기를 형성하는 DDS와 위상 고정 루프를 이용하는 많은 변형은 본 명세서에서 설명된 기술을 이용하여 실현될 수 있다.
제5도는 본 명세서에 설명된 DDS 구동 위상 고정 루프의 응용예를 블록도 형태로 도시한 것이다. 제5(a)도에서, 상향 변환기(upconverter)(500)는 저역통과 필터(502), (504)와 상제거 혼합기(506)으로 구성된다. I와 Q채널 기저대역 데이터 또는 비디오 신호는 각각 필터(502), (504)에 입력된다. 여파된 I 와 Q채널 신호는 필터(502, 504)로부터 상제거 혼합기(iomage reject mixer)(506)에 출력된다. DDS 구동 위상 고정 루프(508)는 상향 변환기(500)의 상제거 혼합기(506)에 대한 입력용 국부 발진기 신호를 발생하며, 상향 변화기(500)에서는 입력 신호가 주파수에 있어서 상향 변환된다. 주파수 상향 변환된 신호는 상제거 혼합기 (506)으로부터 출력된다.
제5(b)도에서 설명된 바와 같이, DDS 구동 위상 고정 루프 발생 신호는 비교적 넓은 데이터 또는 비디오 스펙트럼으로 상향 변환하는데 사용될 때 동기 프리(free)를 나타낸다. 제5(b)도에서, 주파수 상향 변환된 데이터 또는 비디오 스펙트럼 엔벨로프는 점선(510)으로 도시된다. 반송파 주파수 fc는 참조 번호(512)로 표시된다. 더 나아가, 전위 스퓨리어스 톤(potential spurious tones)의 엔벨로프는 점선(514)으로 표시된다. 근접 스퓨리어스 톤, 전형적으로 20-35 dBC를 갖는 신호를 복조하는 복조 회로가 문제점이 없다면, DDS 구동 위상 고정 루프 주파수 합성기 방법이 이상적이다.
양호한 실시예에 대한 상기 설명은 이 기술분야의 어떠한 기술자도 본 발명을 형성 또는 사용할 수 있도록 제공된다. 이러한 실시예에 대한 여러 가지 변형이 이 기술 분야의 기술자에게는 명백할 것이고, 본 명세서에서 규정된 종합 원리는 창의력 없이도 다른 실시예에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에서 설명된 실시예에 한정되지 않으며, 본 명세서에서 설명된 원리와 신규한 특성과 일치하는 최광 범위를 갖게 하고자 한다.

Claims (32)

  1. 주파수 합성 장치에 있어서, ① 복수의 기준 주파수들로부터 선택된 주파수의 주기 신호(periodicsignal)를 발생하는 가변 기준 수단으로써, 선택된 위상 증분 값(phase increment value)을 나타내는 디지털 주파수 제어 신호를 수신하고, 외부적으로 발생된 클럭 신호를 수신하며, 상기 클럭 신호에 대응하는 비율로 위상 증분 값들을 어큐뮬레이팅(accumulating)하며, 상기 어큐뮬레이팅된 위상 증분 값들에 대응하는 어큐뮬레이터 출력 신호를 제공하기 위한 위상 어큐뮬레이터 수단(phase accumulator means)과, 각각의 어큐뮬레이팅된 위상 증분 값에 각각 대응하는 복수의 진폭 값을 기억하고, 상기 어큐뮬레이터 출력 신호를 수신하며, 상기 어큐뮬레이터 출력 신호의 각각의 어큐뮬레이팅된 위상 증분 값에 대응하는 진폭 값을 나타내는 메모리 출력 신호를 제공하기 위한 메모리 수단(memory means)과, 상기 메모리 출력 신호를 수신하고, 상기 수신된 메모리 출력 신호를 상기 메모리 출력 신호 진폭 값에 대응하는 아날로그 진폭 신호로 변환하며, 상기 아날로그 진폭 신호를 상기 주기 신호로서 제공하는 변환기 수단(converter means)을 포함하는 상기 가변 기준 수단(variable reference means)과, ② 상기 주기 신호를 수신하여 진폭 제한하는 리미터 수단(limiter means)과, ③ 상기 진폭 제한된 주기 신호를 수신하여 상기 주기 신호 주파수의 배수인 주파수의 출력 신호를 발생하는 주파수 동조 수단(frequency tuning means)을 포함하는 주파수 합성 장치.
  2. 제1항에 있어서, 상기 주파수 동조 수단은, 상기 진폭 제한된 주기 신호와 궤환 신호(feedback signal)를 수신하고, 상기 진폭 제한된 주기 신호와 상기 궤환 신호 사이의 위상차를 검출하며, 대응하는 에러 신호를 제공하는 위상 검출기 수단(phase detector means)과, 상기 에러 신호를 수신하고, 상기 에러 신호내의 노이즈를 필터링하며, 상기 필터링된 에러 제어 신호를 제어 신호로서 제공하는 루프 필터 수단(loop filter menans)과, 상기 제어 신호를 수신하고, 수신된 제어 신호에 응답하여 상기 출력 신호를 발생하는 가변 발진기 수단(variable oscillator means)과, 상기 출력 신호를 수신하고, 상기 출력 신호 주파수를 N으로 분할하고, N으로 분할된 상기 출력 신호 주파수와 주파수가 대응하는 상기 궤환 신호를 제공하는 분주기 수단(divider means)을 포함하며, 상기 출력 신호 주파수는 상기 주기 신호 주파수의 배인 주파수 합성 장치.
  3. 제1항에 있어서, 상기 가변 기준 수단과 상기 리미터 수단 사이에 배치되고 상기 주기 신호를 수신하고, 상기 주기 신호의 스펙트럼 순도(spectral purity)를 강화하며, 상기 스펙트럼 순도가 강화된 주기 신호를 상기 리미터 수단에 제공하는 필터 수단을 더 포함하는 주파수 합성 장치.
  4. 제1항에 있어서, 상기 리미터 수단과 상기 주파수 동조 수단 사이에 배치되고, 상기 진폭 제한된 주기 신호를 수신하고, 상기 진폭 제한된 주기 신호의 스펙트럼 순도를 강화하며, 상기 스펙트럼 순도가 강화된 진폭 제한된 주기 신호를 상기 주파수 동조 수단에 제공하는 필터 수단을 더 포함하는 주파수 합성 장치.
  5. 제2항에 있어서, 상기 변환기 수단과 상기 리미터 수단 사이에 배치되고, 상기 주기 신호를 수신하고, 상기 주기 신호의 스펙트럼 순도를 강화하며, 상기 스펙트럼 순도가 강화된 주기 신호를 상기 리미터 수단에 제공하는 필터 수단을 더 포함하는 주파수 합성 장치.
  6. 제2항에 있어서, 상기 리미터 수단과 상기 위상 검출기 수단 사이에 배치되고, 상기 진폭 제한된 주기 신호를 수신하고, 상기 진폭 제한된 주기 신호의 스펙트럼 순도를 강화하며, 상기 스펙트럼 순도가 강화된 진폭 제한된 주기 신호를 상기 위상 검출기 수단에 제공하는 필터 수단을 더 포함하는 주파수 합성장치.
  7. 제5항에 있어서, 상기 제한기 수단과 상기 위상 검출기 수단 사이에 배치되고, 상기 스펙트럼 순도가 강화된 진폭 제한된 신호를 수신하고, M으로 나누어진 상기 주기 신호 주파수에 주파수가 대응하는 분할된 주기 신호를 상기 위상 검출기 수단에 제공하는 추가의 분주기 수단(additional divider means)을 더 포함하며, 상기 출력 신호 주파수는 상기 분할된 주기 신호 주파수의 N배인 주파수 합성 장치.
  8. 제6항에 있어서, 상기 필터 수단과 상기 위상 검출기 수단 사이에 배치되고, 상기 스펙트럼 순도(spectral purity)가 강화된 진폭 제한된 주기 신호를 수신하고, M으로 나누어진 상기 주기 신호 주파수와 주파수가 대응하는 분할된 주기 신호를 상기 위상 검출기 수단에 제공하는 추가의 분주기 수단을 포함하며, 상기 출력 신호 주파수는 상기 분할된 주기 신호 주파수의 N배인 주파수 합성 장치.
  9. 주파수 합성기에 있어서, 외부 발생된 위상 데이터와 외부 발생된 클럭 신호를 각각 수신하기 위한 미세 주파수 제어 입력 및 DDS 클럭 입력과, 기준 신호를 제공하는 출력을 구비하는 직접 디지털 합성기(DDS)와, 상기 DDS 출력에 결합된 입력고, 출력을 구비한 필터와, 상기 필터 출력에 결합된 입력과, 출력을 구비한 리미터와, 상기 리미터 출력에 결합된 루프 입력과, N 분할 신호를 수신하는 일반 주파수 제어 입력(coarse frequency control input) 및 루프 출력을 구비하는 위상 고정 루프를 포함하며, 상기 루프는 상기 루프 출력에서 상기 기준 신호의 주파수의 배인 주파수의 합성기 출력 신호를 제공하는, 주파수 합성기.
  10. 제9항에 있어서, 상기 리미터와 상기 위상 고정 루프 사이에 배치되고, 상기 리미터 출력에 결합된 입력과 상기 루프 입력에 결합된 출력을 포함하는 분주기(frequency divider)를 더 포함하며, 상기 분주기는 상기 기준 신호 주파수를 M으로 분할하고, 상기 위상 고정 루프는 M으로 분할된 상기 기준 신호 주파수의 N배의 주파수를 갖는 주파수 합성기.
  11. 제9항에 있어서, 상기 직접 디지털 합성기는, 상기 위상 데이터를 수신하기 위한 위상 데이터 입력과, 상기 클럭 신호를 수신하기 위한 어큐뮬레이터 클럭 입력과, 어큐뮬레이터 출력을 구비하는 위상 어큐뮬레이터와, 각각 소정의 사인 값(sine value)을 저장하는 복수의 어드레스 지정가능 기억 위치와, 상기 어큐뮬레이터 출력에 결합된 어드레스 입력과, 상기 클럭 신호를 수신하기 위한 메모리 클럭 입력과, 메모리 출력을 구비하는 판독 전용 메모리와, 상기 메모리 출력에 결합된 변환기 입력과, 상기 클럭 신호를 수신하기 위한 변환기 클럭 입력과, 변환기 출력을 구비하는 디지털 아날로그 변환기를 포함하는 주파수 합성기.
  12. 제9항에 있어서, 상기 위상 고정 루프는, 상기 리미터 출력에 결합된 기준 입력과, 궤환 입력과, 검출기 출력을 구비하는 위상 검출기와, 상기 검출기 출력에 결합된 루프 필터 입력과 루프 필터 출력을 구비하는 루프 필터와, 상기 루프 필터 출력에 결합된 제어 입력과, 발진기 출력을 구비하되, 상기 합성기 출력 신호가 상기 발진기 출력에서 제공되는 전압 제어 발진기와, 상기 발진기 출력에 결합된 분주기 입력과, 상기 N 분할 신호를 수신하기 위한 분주기 제어 입력과, 상기 검출기 궤환 입력에 결합된 분주기 출력을 구비하는 가변 분주기(variable frequency divider)를 포함하는 주파수 합성기.
  13. 제11항에 있어서, 상기 위상 고정 루프는, 상기 리미터 출력에 결합된 기준 입력과, 궤환 입력과, 검출기 출력을 구비하는 위상 검출기와, 상기 검출기 출력에 결합된 루프 필터 입력과 루프 필터 출력을 구비하는 루프 필터와, 상기 루프 필터 출력에 결합된 제어 입력과, 발진기 출력을 구비하되, 상기 합성기 출력 신호가 상기 발진기 출력에서 제공되는 전압 제어 발진기와, 상기 발진기 출력에 결합된 분주기 입력과, 상기 N 분할 신호를 수신하기 위한 분주기 제어 입력과, 상기 검출기 궤환 입력에 결합된 분주기 출력을 구비하는 가변 분주기를 포함하는 주파수 합성기.
  14. 제13항에 있어서, 상기 리미터와 상기 위상 고정 루프 사이에 배치되고, 상기 리미터 출력에 결합된 입력과 상기 기준 입력에 결합된 출력을 구비하는 분주기를 더 포함하며, 상기 분주기는 상기 기준 신호 주파수를 M으로 분할하고, 상기 합성기 출력신호는 M으로 나누어진 상기 기준 신호의 N배의 주파수인, 주파수 합성기.
  15. 위상 고정 루프 주파수 합성기에 있어서, 소정 주파수의 외부 발생된 기준 신호를 수신하기 위한 기준 입력과, 궤환 입력과, 출력을 구비하는 위상 검출기와, 상기 검출기 출력에 결합된 입력과 출력을 구비하는 루프 필터와, 상기 루프 필터 출력에 결합된 입력과, 합성기 출력 신호를 제공하기 위한 출력을 구비하는 전압 제어 발진기와, 상기 발진기 출력에 결합된 DDS 클럭 입력과, 외부 발생된 위상 데이터를 수신하기 위한 주파수 제어 입력과, 출력을 구비한 직접 디지털 합성기(DDS)와, 상기 DDS 출력에 결합된 입력과 출력을 구비하는 대역 통과 필터와, 상기 대역 통과 필터 출력에 결합된 입력과 상기 검출기 궤환 입력에 결합된 출력을 구비하는 리미터를 포함하는 위상 고정 루프 주파수 합성기.
  16. 제15항에 있어서, 상기 직접 디지털 합성기는, 상기 위상 데이터를 수신하기 위한 위상 데이터 입력과, 상기 발진기 출력에 결합된 어큐뮬레이터 클럭 입력과, 어큐뮬레이터 출력을 구비하는 위상 어큐뮬레이터(phase accumulator)와, 각각 소정의 사인 값을 기억하는 복수의 어드레스 지정가능 기억 장소와, 상기 어큐뮬레이터 출력에 결합된 어드레스 입력과, 상기 발진기 출력에 결합된 메모리 클럭 입력과, 메모리 출력을 구비하는 판독 전용 메모리와, 상기 메모리 출력에 결합된 변환기 입력과, 상기 발진기 출력에 결합된 변환기 클럭 입력과, 상기 대역 통과 필터 입력에 결합된 변환기 출력을 구비하는 디지털-아날로그 변환기를 포함하는, 위상 고정 루프 주파수 합성기.
  17. 제15항에 있어서, 상기 발진기와 상기 DDS 사이에 배치되고, 상기 발진기 출력에 결합된 입력과 상기 DDS 클럭 입력에 결합된 출력을 구비하는 제1 루프 분주기를 더 포함하며, 상기 제1 루프 분주기는 상기 합성기 출력 신호 주파수를 X로 분할하여 상기 DDS 클럭 입력에 제공하는, 위상 고정 루프 주파수 합성기.
  18. 제15항에 있어서, 상기 리미터와 상기 위상 검출기 사이에 배치되고, 상기 리미티 출력에 결합된 입력과 상기 검출기 궤환 입력에 결합된 출력 구비하는 루프 분주기를 더 포함하며, 상기 루프 분주기는 상기 검출기 궤환 입력에 제공하기 위해 상기 DDS로부터의 신호 출력의 주파수를 Y로 분할하는, 위상 고정 루프 주파수 합성기.
  19. 제17항에 있어서, 상기 리미터와 상기 위상 검출기 사이에 배치되고, 상기 리미터 출력에 결합된 입력과 상기 검출기 궤환 입력에 결합된 출력을 구비하는 제2 루프 분주기를 더 포함하며, 상기 제2 루프 분주기는 상기 검출기 궤환 입력에 제공하기 위해 상기 DDS로부터의 신호 출력의 주파수를 Y로 분할하는, 위상 고정 루프 주파수 합성기.
  20. 위상 고정 루프 주파수 합성기에 있어서, 소정 주파수의 외부 발생된 기준 신호를 수신하기 위한 기준 입력과, 궤환 입력과, 출력을 구비하는 위상 검출기와, 상기 머출기 출력에 결합된 입력과, 출력을 구비하는 루프 필터와, 상기 루프 필터 출력에 결합된 입력과, 합성기 출력 신호를 제공하기 위한 출력을 구비하는 전압 제어 발진기와, 상기 발진기 출력에 결합된 DDS 클럭 입력과, 외부 발생된 위상 데이터를 수신하기 위한 주파수 제어 입력과, 출력을 구비하는 직접 디지털 합성기(DDS)와, 상기 DDS 출력에 결합된 입력과, 출력을 구비하는 리미터와, 상기 리미터 출력에 결합된 입력과 상기 검출기 궤환 입력에 결합된 출력을 구비하는 대역 통과 필터를 포함하는 위상 고정 루프 주파수 합성기.
  21. 제20항에 있어서, 상기 직접 디지털 합성기는, 상기 위상 데이터를 수신하기 위한 위상 데이터 입력과, 상기 발진기 출력에 결합된 어큐뮬레이터 클럭 입력과, 어큐뮬레이터 출력을 구비하는 위상 어큐뮬레이터와, 각각 소정의 사인 값을 기억하는 복수의 어드레스 지정 가능 장소와, 상기 어뮤뮬레이터 출력에 결합된 어드레스 입력과, 상기 발진기 출력에 결합된 메모리 클럭 입력고, 메모리 출력을 구비하는 판독 전용 메모리와, 상기 메모리 출력에 결합된 변환기 입력과, 상기 발진기 출력에 결합된 변환기 클럭 입력과, 상기 리미터 입력에 결합된 변환기 출력을 구비하는 디지털-아날로그 변환기를 포함하는, 위상 고정 루프 주파수 합성기.
  22. 제20항에 있어서, 상기 발진기와 상기 DDS 사이에 배치되고, 상기 발진기 출력에 결합된 입력과 상기 DDS 클럭 입력에 결합된 출력을 구비하는 제1 루프 분주기를 더 포함하며, 상기 제1 루프 분주기는 상기 합성기 출력 신호 주파수를 X로 분할하여 상기 DDS 클럭 입력에 제공하는 위상 고정 루프 주파수 합성기.
  23. 제20항에 있어서, 상기 대역 통과 필터와 상기 위상 검출기 사이에 배치되고, 상기 대역 통과 필터 출력에 결합된 입력과, 상기 검출기 궤환 입력에 결합된 출력을 구비하는 루프 분주기를 더 포함하며, 상기 루프 분주기는 상기 검출기 궤환 입력에 제공하기 위하여 상기 DDS로부터의 신호 출력의 주파수를 Y로 분할하는, 위상 고정 루프 주파수 합성기.
  24. 제22항에 있어서, 상기 대역 통과 필터와 상기 위상 검출기 사이에 배치되고, 상기 대역 통과 필터 출력에 결합된 입력과, 상기 검출기 궤환 입력에 결합된 출력을 구비하는 제2 루프 분주기를 더 포함하며, 상기 제2 루프 분주기는 상기 검출기 궤환 입력에 제공하기 위하여 상기 DDS로부터의 신호 출력의 주파수를 Y로 분할하는, 위상 고정 루프 주파수 합성기.
  25. 주파수 합성 장치에 있어서, ① 복수의 기준 주파수들로부터 선택된 주파수의 주기 신호를 발생하는 가변 기준 수단으로써, 선택된 위상 증분 값을 나타내는 디지털 주파수 제어 신호를 수신하고, 외부적으로 발생된 클럭 신호를 수신하며, 상기 클럭 신호에 대응하는 비율로 위상 증분 값들을 어큐뮬레이팅하며, 상기 어큐뮬레이팅된 위상 증분 값들에 대응하는 어큐뮬레이터 출력 신호를 제공하기 위한 위상 어큐뮬레이터 수단과, 각각의 어큐뮬레이팅된 위상 증분 값에 각각 대응하는 복수의 진폭 값을 기억하고, 상기 어큐뮬레이터 출력 신호를 수신하며, 상기 어큐뮬레이터 출력 신호의 각각의 어큐뮬레이팅된 위상 증분 값에 대응하는 진폭 값을 나타내는 메모리 출력 신호를 제공하기 위한 메모리 수단과, 상기 메모리 출력 신호를 수신하고, 상기 수신된 메모리 출력 신호를 상기 메모리 출력 신호 진폭 값에 대응하는 아날로그 진폭 신호로 변환하며, 상기 아날로그 진폭 신호를 상기 주기 신호로서 제공하는 변환기 수단을 포함하는 상기 가변 기준 수단과, ②상기 주기 신호를 수신하여 상기 주기 신호의 스펙트럼 순도를 강화하고, 상기 스펙트럼 순도(spectral purity)가 강화된 주기 신호의 출력을 제공하는 필터 수단과, ③상기 스펙트럼 순도가 강화된 주기 신호를 수신하여 진폭 제한하는 리미터 수단을 포함하는, 주파수 합성 장치.
  26. 주파수 합성 장치에 있어서, ① 복수의 기준 주파수들로부터 선택된 주파수의 주기 신호를 발생하는 가변 기준 수단으로써, 선택된 위상 증분 값을 나타내는 디지털 주파수 제어 신호를 수신하고, 외부적으로 발생된 클럭 신호를 수신하며, 상기 클럭 신호에 대응하는 비율로 위상 증분 값들을 어큐뮬레이팅하며, 상기 어큐뮬레이팅된 위상 증분 값들에 대응하는 어큐뮬레이터 출력 신호를 제공하기 위한 위상 어큐뮬레이터 수단과, 각각의 어큐뮬레이팅된 위상 증분 값에 각각 대응하는 복수의 진폭 값을 기억하고, 상기 어큐뮬레이터 출력 신호를 수신하며, 상기 어큐뮬레이터 출력 신호의 각각의 어큐뮬레이팅된 위상 증분 값에 대응하는 진폭 값을 나타내는 메모리 출력 신호를 제공하기 위한 메모리 수단과, 상기 메모리 출력 신호를 수신하고, 상기 수신된 메모리 출력 신호를 상기 메모리 출력 신호 진폭 값에 대응하는 아날로그 진폭 신호로 변환하며, 상기 아날로그 진폭 신호를 상기 주기 신호로서 제공하는 변환기 수단을 포함하는 상기 가변 기준 수단과, ② 상기 주기 신호를 수신하여 진폭 제한하기 위한 리미터 수단과, ③ 상기 진폭 제한된 주기 신호를 수신하여, 상기 진폭 제한된 주기 신호의 스펙트럼 순도를 강화하며, 상기 진폭 제한되고 스펙트럼 순도가 강화된 주기 신호를 출력을 제공하는 필터 수단을 포함하는, 주파수 합성 장치.
  27. 주파수 합성 방법에 있어서, 복수의 주파수들로부터 선택된 주파수에서 아날로그 DDS 출력 신호를 디지털적으로 발생할 수 있는 직접 디지털 합성기(DDS)를 제공하는 단계와, 상기 DDS에 외부에서 발생된 위상 데이터 및 클럭 신호를 제공하는 단계와, 상기 DDS내에서, 상기 위상 데이터와 상기 클럭 신호의 제공에 응답하여, 상기 선택된 주파수의 상기 DDS 출력 신호를 발생하는 단계와, 상기 DDS 출력 신호를 필터링하는 단계와, 상기 DDS 출력 신호를 진폭 제한하는 단계를 포함하는, 주파수 합성 방법.
  28. 제27항에 있어서, N 분할 신호(divide-by N signal)와 입력 기준 신호에 대응하는 주파수에서 루프 출력 신호를 발생할 수 있는 위상 고정 루프를 제공하는 단계와, 상기 위상 고정 루프에 상기 N 분할 신호와 상기 필터링되고 진폭 제한된 DDS 출력 신호를 기준 신호로서 제공하는 단계와, 상기 위상 고정 루프내에서, 상기 필터링되고 진폭 제한된 DDS 출력 신호의 상기 입력과 상기 N 분할 신호에 응답하여, 주파수가 상기 DDS 출력 신호의 주파수의 N배인 배수에 대응하는 상기 루프 출력 신호를 발생하는 단계를 더 포함하는, 주파수 합성 방법.
  29. 제28항에 있어서, 상기 필터링되고 진폭 제한된 DDS 출력 신호의 주파수를 분할하는 단계와, 상기 분할된 주파수 신호를 상기 위상 고정 푸르에 제공하는 단계를 더 포함하며, 상기 위상 고정 루프는 M으로 나누어진 상기 DDS 출력 신호 주파수의 N배의 주파수에 루프 출력 신호를 발생하는, 주파수 합성 방법.
  30. 제27항에 있어서, 상기 DDS 출력 신호를 발생시키는 상기 단계는, 어큐뮬레이터내에서, 상기 클록 신호에 대응하는 비율로, 위상 증분 값들에 대응하는 상기 위상 데이터를 어큐뮬레이팅하는 단계와, 상기 어큐뮬레이팅된 위상 증분 값들에 대응하는 어큐뮬레이터 출력 신호를 제공하는 단계와, 각각의 어큐뮬레이팅된 위상 증분값에 각각 대응하는 복수의 진폭값들을 메모리내에 저장하는 단계와, 상기 어큐뮬레이터 출력신호의 각 어큐뮬레이팅된 위상 증분 값에 대응하는 상기 진폭 값을 나타내는 메모리 출력 신호를 제공하는 단계와, 변환기내에서, 상기 메모리 출력 신호를 상기 메모리 출력 신호 진폭 값들에 대응하는 아날로그 진폭 신호로 변환하는 단계와, 상기 아날로그 진폭 신호를 상기 DDS 출력 신호로서 제공하는 단계를 포함하는 주파수 합성방법.
  31. 제25항에 있어서, 상기 가변 기준 수단은 직접 디지털 합성기를 포함하고, 상기 리미터 수단은 하드 리미터(hard limiter)를 포함하고, 상기 필터 수단은 대역통과 필터를 포함하는, 주파수 합성 장치,
  32. 제26항에 있어서, 상기 가변 기준 수단은 직접 디지털 합성기를 포함하고, 상기 리미터 수단은 하드 리미터(hard limiter)를 포함하며, 상기 필터 수단은 대역 통과 필터를 포함하는, 주파수 합성장치.
KR1019910004959A 1990-03-29 1991-03-29 주파수 합성 장치 및 방법 KR100236891B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US502,101 1990-03-29
US07/502,101 US5028887A (en) 1989-08-31 1990-03-29 Direct digital synthesizer driven phase lock loop frequency synthesizer with hard limiter

Publications (1)

Publication Number Publication Date
KR100236891B1 true KR100236891B1 (ko) 2000-01-15

Family

ID=23996340

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910004959A KR100236891B1 (ko) 1990-03-29 1991-03-29 주파수 합성 장치 및 방법

Country Status (12)

Country Link
US (1) US5028887A (ko)
EP (1) EP0521859B1 (ko)
JP (1) JPH05507818A (ko)
KR (1) KR100236891B1 (ko)
AT (1) ATE147905T1 (ko)
AU (1) AU657261B2 (ko)
CA (1) CA2079320C (ko)
DE (1) DE69029743T2 (ko)
DK (1) DK0521859T3 (ko)
ES (1) ES2095932T3 (ko)
GR (1) GR3022817T3 (ko)
WO (1) WO1991015056A1 (ko)

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5008900A (en) * 1989-08-14 1991-04-16 International Mobile Machines Corporation Subscriber unit for wireless digital subscriber communication system
US5146473A (en) * 1989-08-14 1992-09-08 International Mobile Machines Corporation Subscriber unit for wireless digital subscriber communication system
KR0170630B1 (ko) * 1990-06-20 1999-03-20 강진구 휘도/색신호 전처리장치
US5084681A (en) * 1990-08-03 1992-01-28 Hewlett-Packard Company Digital synthesizer with phase memory
US5151661A (en) * 1991-08-26 1992-09-29 Westinghouse Electric Corp. Direct digital FM waveform generator for radar systems
JPH05145343A (ja) * 1991-11-18 1993-06-11 Nec Corp デイジタルｆｍ変調器
JP2545008B2 (ja) * 1991-11-21 1996-10-16 ソニー・テクトロニクス株式会社 可変周波数信号発生方法
JPH05191304A (ja) * 1992-01-08 1993-07-30 Nec Corp 送受信装置用シンセサイザ
US5281863A (en) * 1992-03-26 1994-01-25 Intel Corporation Phase-locked loop frequency-multiplying phase-matching circuit with a square-wave output
JPH05335937A (ja) * 1992-05-28 1993-12-17 Mitsubishi Electric Corp 周波数分周回路
US5329260A (en) * 1992-07-17 1994-07-12 Ii Morrow Inc. Numerically-controlled modulated oscillator and modulation method
JPH06177651A (ja) * 1992-12-08 1994-06-24 Uniden Corp 周波数シンセサイザ
US5323125A (en) * 1993-03-15 1994-06-21 Motorola, Inc. Frequency agile method for transmitting multi-level data
US5553062A (en) * 1993-04-22 1996-09-03 Interdigital Communication Corporation Spread spectrum CDMA interference canceler system and method
US5363403A (en) * 1993-04-22 1994-11-08 Interdigital Technology Corporation Spread spectrum CDMA subtractive interference canceler and method
US5394117A (en) * 1993-05-28 1995-02-28 Ail Systems, Inc. Direct digital synthesizer-based injection locked oscillator
US5423076A (en) * 1993-09-24 1995-06-06 Rockwell International Corporation Superheterodyne tranceiver with bilateral first mixer and dual phase locked loop frequency control
US5596290A (en) * 1993-10-08 1997-01-21 Northrop Grumman Corporation Direct frequency synthesizer having moderate bandwidth
US5631920A (en) * 1993-11-29 1997-05-20 Lexmark International, Inc. Spread spectrum clock generator
US5488627A (en) * 1993-11-29 1996-01-30 Lexmark International, Inc. Spread spectrum clock generator and associated method
US5467294A (en) * 1994-03-09 1995-11-14 Hu; Vince High speed, low power direct digital synthesizer
US5487027A (en) * 1994-05-18 1996-01-23 Lord Corporation Process and apparatus for providing an analog waveform synchronized with an input signal
US5528308A (en) * 1994-05-31 1996-06-18 The Grass Valley Group, Inc. Direct synthesis of a digital audio sample clock
US5598440A (en) * 1994-11-08 1997-01-28 Mpb Technologies Inc. DDS driven DDS synthesizer for generating sinewave waveforms with reduced spurious signal levels
KR960016812B1 (ko) * 1994-11-26 1996-12-21 재단법인 한국전자통신연구소 하이브리드 주파수 합성기(Hybrid Frequency Synthesizer)
EP0815648B1 (en) * 1995-03-16 2002-06-19 QUALCOMM Incorporated Direct digital synthesizer driven pll frequency synthesizer with clean-up pll
JPH08292218A (ja) * 1995-04-21 1996-11-05 Advantest Corp スペクトラムアナライザの測定方法
US5638010A (en) * 1995-06-07 1997-06-10 Analog Devices, Inc. Digitally controlled oscillator for a phase-locked loop providing a residue signal for use in continuously variable interpolation and decimation filters
US7020111B2 (en) 1996-06-27 2006-03-28 Interdigital Technology Corporation System for using rapid acquisition spreading codes for spread-spectrum communications
US7123600B2 (en) 1995-06-30 2006-10-17 Interdigital Technology Corporation Initial power control for spread-spectrum communications
US6885652B1 (en) 1995-06-30 2005-04-26 Interdigital Technology Corporation Code division multiple access (CDMA) communication system
ZA965340B (en) 1995-06-30 1997-01-27 Interdigital Tech Corp Code division multiple access (cdma) communication system
US7929498B2 (en) 1995-06-30 2011-04-19 Interdigital Technology Corporation Adaptive forward power control and adaptive reverse power control for spread-spectrum communications
US6032028A (en) * 1996-04-12 2000-02-29 Continentral Electronics Corporation Radio transmitter apparatus and method
JP3291198B2 (ja) * 1996-05-08 2002-06-10 富士通株式会社 半導体集積回路
US5953386A (en) * 1996-06-20 1999-09-14 Lsi Logic Corporation High speed clock recovery circuit using complimentary dividers
US5748047A (en) * 1996-08-15 1998-05-05 Northrop Grumman Corporation Microwave frequency generator and method of generating a desired microwave frequency signal
US5834985A (en) * 1996-12-20 1998-11-10 Telefonaktiebolaget L M Ericsson (Publ) Digital continuous phase modulation for a DDS-driven phase locked loop
JPH10276087A (ja) * 1997-03-21 1998-10-13 Tektronix Inc デジタル・クロック・シンセサイザ
ES2262229T3 (es) * 1997-04-07 2006-11-16 BENQ MOBILE GMBH & CO. OHG Ajuste digital afc mediante dos reciprocos.
US5861766A (en) * 1997-04-17 1999-01-19 Western Digital Corporation Multimode frequency synthesizer having high loop gain in frequency seek mode
FI107479B (fi) 1997-08-06 2001-08-15 Nokia Networks Oy Askelohjattu taajuussyntetisaattori
US20020051434A1 (en) * 1997-10-23 2002-05-02 Ozluturk Fatih M. Method for using rapid acquisition spreading codes for spread-spectrum communications
US6137852A (en) * 1997-12-23 2000-10-24 Motorola, Inc Phase detector circuit and method of phase detecting
US6263035B1 (en) 1998-02-02 2001-07-17 Oki Telecom, Inc. System and method for adjusting a phase angle of a recovered data clock signal from a received data signal
US6539411B1 (en) 1998-10-29 2003-03-25 Lucent Technologies Inc. Direct digital synthesizer
AU2147900A (en) 1998-11-12 2000-05-29 Broadcom Corporation Fully integrated tuner architecture
US6369918B1 (en) * 1999-02-08 2002-04-09 National Semiconductor Corporation Apparatus, method, and computer program to reduce distortion of scanner restarts
US6347325B1 (en) * 1999-03-16 2002-02-12 Analog Devices, Inc. Direct-digital synthesizers
US6094101A (en) * 1999-03-17 2000-07-25 Tropian, Inc. Direct digital frequency synthesis enabling spur elimination
US7082293B1 (en) * 1999-10-21 2006-07-25 Broadcom Corporation Adaptive radio transceiver with CMOS offset PLL
DE19952826C1 (de) * 1999-11-03 2001-04-12 Krohne Sa Zeitbasisgenerator
US6366174B1 (en) 2000-02-21 2002-04-02 Lexmark International, Inc. Method and apparatus for providing a clock generation circuit for digitally controlled frequency or spread spectrum clocking
US6658043B2 (en) 2001-10-26 2003-12-02 Lexmark International, Inc. Method and apparatus for providing multiple spread spectrum clock generator circuits with overlapping output frequencies
US7302237B2 (en) * 2002-07-23 2007-11-27 Mercury Computer Systems, Inc. Wideband signal generators, measurement devices, methods of signal generation, and methods of signal analysis
JP2006510274A (ja) * 2002-12-11 2006-03-23 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 統合された独立検査器を備える伝送チャネルを有する集積回路
US7165445B2 (en) * 2003-08-25 2007-01-23 Asylum Research Corporation Digital control of quality factor in resonant systems including cantilever based instruments
US7327816B2 (en) * 2003-12-23 2008-02-05 Teradyne Inc. High resolution synthesizer with improved signal purity
US7023368B1 (en) * 2004-08-31 2006-04-04 Euvis, Inc. Digital-to-analog signal converting apparatus and method to extend usable spectrum over Nyquist frequency
US7324789B2 (en) * 2005-01-20 2008-01-29 Broadcom Corporation PLL frequency synthesizer architecture for low phase noise and reference spurs
JP2006235129A (ja) * 2005-02-23 2006-09-07 Matsushita Electric Ind Co Ltd 映像信号処理装置
US8811915B2 (en) * 2005-03-04 2014-08-19 Psion Inc. Digital wireless narrow band radio
US20070080852A1 (en) * 2005-10-07 2007-04-12 Blumke Joel C Phase locked loop as linear chirp extender
DE102005049578A1 (de) * 2005-10-17 2007-04-19 Rohde & Schwarz Gmbh & Co. Kg Signalgenerator mit direkt ausleitbarer DDS-Signalquelle
US7636386B2 (en) * 2005-11-15 2009-12-22 Panasonic Corporation Method of continuously calibrating the gain for a multi-path angle modulator
US9225350B1 (en) * 2005-11-30 2015-12-29 Keysight Technologies, Inc. Low noise frequency source
US7208990B1 (en) 2006-04-28 2007-04-24 Giga-Tronics, Inc. Low noise microwave frequency synthesizer having loop accumulation
US7215167B1 (en) 2006-04-28 2007-05-08 Giga-Tronics, Inc. Low noise microwave frequency synthesizer having fast switching
US7521974B2 (en) * 2006-05-31 2009-04-21 Freescale Semiconductor, Inc. Translational phase locked loop using a quantized interpolated edge timed synthesizer
US7675369B2 (en) * 2006-06-12 2010-03-09 Honeywell International Inc. Frequency hopping oscillator circuit
US7514970B2 (en) * 2006-08-23 2009-04-07 Giga-Tronics, Inc. Decimal frequency synthesizer
WO2009013860A1 (ja) * 2007-07-23 2009-01-29 Panasonic Corporation デジタルｐｌｌ装置
US7834713B2 (en) * 2008-02-29 2010-11-16 Itt Manufacturing Enterprises, Inc. Synthesized local oscillator and method of operation thereof
CN102118164B (zh) * 2011-04-09 2013-01-23 山东交通学院 一种内插混频器的dds激励pll的微波频率合成方法及合成器
US9294063B1 (en) * 2012-05-15 2016-03-22 Maxim Integrated Products, Inc. Digital input circuit and method for high voltage sensors
US8618841B1 (en) * 2012-10-30 2013-12-31 Hittite Microwave Corporation Method for reducing spurious for a clock distribution system
AU2014401663B2 (en) * 2014-07-25 2019-04-18 Allen-Vanguard Corporation System and method for ultra wideband radio frequency scanning and signal generation
CN109412591B (zh) * 2018-09-06 2022-07-15 中国电子科技集团公司第二十九研究所 一种x波段细步进频综生成方法及系统
CN112087230A (zh) * 2020-09-17 2020-12-15 中国科学院空天信息创新研究院 宽带线性调频信号发生装置及方法
CN115085818B (zh) * 2022-06-10 2024-02-09 中国科学院精密测量科学与技术创新研究院 一种用于激光器调制的零谐波宽频可调输出的射频信号源
CN115425967B (zh) * 2022-08-31 2023-11-14 北京北方华创微电子装备有限公司 相位同步装置和方法、射频电源、半导体工艺设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4263565A (en) * 1979-04-27 1981-04-21 Rca Corporation Amplitude limiter with automatic duty cycle control for use in a phase-locked loop
DE2951134A1 (de) * 1979-12-19 1981-07-23 Robert Bosch Gmbh, 7000 Stuttgart Schaltungsanordnung zur gewinnung eines abtasttaktes
US4516084A (en) * 1983-02-18 1985-05-07 Rca Corporation Frequency synthesizer using an arithmetic frequency synthesizer and plural phase locked loops
EP0278140A1 (en) * 1987-02-12 1988-08-17 Hewlett-Packard Limited Clock signal generation
US4841256A (en) * 1987-10-20 1989-06-20 Pennwalt Corporation Piezoelectric phase locked loop circuit

Also Published As

Publication number Publication date
EP0521859B1 (en) 1997-01-15
AU7077391A (en) 1991-10-21
CA2079320A1 (en) 1991-09-30
DE69029743T2 (de) 1997-08-07
JPH05507818A (ja) 1993-11-04
US5028887A (en) 1991-07-02
DK0521859T3 (da) 1997-02-03
WO1991015056A1 (en) 1991-10-03
ATE147905T1 (de) 1997-02-15
CA2079320C (en) 2000-09-19
AU657261B2 (en) 1995-03-09
DE69029743D1 (de) 1997-02-27
ES2095932T3 (es) 1997-03-01
EP0521859A4 (en) 1993-06-09
GR3022817T3 (en) 1997-06-30
EP0521859A1 (en) 1993-01-13

Similar Documents

Publication Publication Date Title
KR100236891B1 (ko) 주파수 합성 장치 및 방법
US4965533A (en) Direct digital synthesizer driven phase lock loop frequency synthesizer
US5757239A (en) Direct digital synthesizer driven phase lock loop frequency synthesizer with clean up phase lock loop
EP0659313B1 (en) Harmonic frequency synthesizer with adjustable frequency offset
KR960001074B1 (ko) 분수 n음성 합성 장치와 이를 사용한 무선 전송기 및 음성 신호 합성 방법
CA2310311C (en) Phase locked-loop using sub-sampling
US7250823B2 (en) Direct digital synthesis (DDS) phase locked loop (PLL) frequency synthesizer and associated methods
CA1097411A (en) Frequency synthesizer
US5831481A (en) Phase lock loop circuit having a broad loop band and small step frequency
US5019785A (en) Frequency synthesizing device
CA2381094C (en) Rational frequency synthesizers
US7579916B1 (en) Low noise frequency synthesizer
EP0454917B1 (en) Frequency synthesiser
US6493410B1 (en) Wide band high resolution synthesizer
US9225350B1 (en) Low noise frequency source
US6636086B2 (en) High performance microwave synthesizer using multiple-modulator fractional-N divider
GB2376578A (en) Frequency synthesizer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100930

Year of fee payment: 12

EXPY Expiration of term