KR100236887B1 - 비디오 신호 동기펄스 검출기 - Google Patents

비디오 신호 동기펄스 검출기 Download PDF

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Abstract

수직 동기 펄스 검출기(10)는 넌래핑 업/다운 계수기(nonwrapping up/down counter)(14)와 비교기(18)를 포함한다. 상기 계수기(14)는 합성 동기 신호의 레벨을 샘플링 속도로 샘플링한다. 상기 계수기(14)는 샘플링 간격 동안 상기 레벨의 검출에 응답해서 증가하고 샘플링 간격 동안 상기 레벨의 비검출에 응답해서 감소하는 수치 출력을 갖는다. 상기 비교기(18)는 상기 계수기(14)의 수치 출력이 기준치 보다 클 때 수직 동기 검출 펄스를 발생한다. 히스테리시스를 제공하기 위해, 상기 수치 값은 제1및 제2기준 계수치 중 교대로 하나가 되며, 상기 제1기준 계수치는 상기 제2기준 계수치보다 크다. 상기 비교기(18)는 상기 계수기(14)의 수치 출력이 상기 제1기준 계수치를 넘어갈 때는 상기 수직 동기 검출 펄스를 개시하고 상기 계수기(14)의 수치 출력이 상기 제2기준 계수치 아래로 떨어질 때는 상기 수직 동기 검출 펄스를 종료한다. 상기 비교기(18)에 제공되는 기준치는 각각의 수직 동기 검출 펄스의 시작 및 종료에 대응하는 시간에서 변화된다. 펄스 형성 회로는 상기 비교기(18)의 출력을 샘플링하고 수직 동기 신호를 발생하는 래치를 포함할 수 있다.

Description

비디오 신호 동기펄스 검출기
제1도는 본 발명에 따른 수직 동기 펄스 검출기의 블럭도.
제2도는 제1도에 도시된 블럭도에 따른 디지털 회로의 개략도.
* 도면의 주요부분에 대한 부호의 설명
10 : 검출기 14 : 계수기
18 : 비교기 20 : 수치 인코딩 회로
본 발명은 일반적으로 텔레비젼 주사 동기 신호용 필터 분야에 관한 것으로, 특히 수직 동기 신호용 디지털 검출기 분야에 관한 것이다.
텔레비젼 수상기, 비디오 레코더 등은 합성 비디오 신호를 수신하여 처리한다. 합성 비디오 신호는 수평 및 수직 동기 정보뿐만 아니라 비디오 정보도 포함한다. 화상정도가 전달되지 않을 때 귀선 소거 기간(blanking period) 동안 동기 펄스가 전달된다. 수평 동기 펄스는 각각의 수평 라인마다 송신되고, 수직 동기 펄스는 각각의 필드마다 송신되어 수직 주사 이동을 동기시킨다. NTSC시스템에서, 예를들어, 수평동기 펄스는 약 15,750Hz 의 주파수를 가지며, 수직 동기 펄스는 약 60Hz의 주파수를 갖는다.
수평 및 수직 동기 펄스는 일반적으로 동일 진폭을 갖지만 펄스의 폭은 상이하다. 수직 동기 펄스는 수평 동기 펄스보다 훨씬 폭이 크다. 예를 들어, 각 수직 동기 펄스는 6개의 2분의 1 라인 즉 3개의 완전 수평 라인에 해당하는 주기까지 연장되어 수평 펄스보다 훨씬 넓다. 각 광역 수직 펄스는 실제로 5개의 톱니 모양의 돌기부에 의해 분리된 6개의 개별 펄스로 구성된다. 5개의 톱니 돌기부는 2분의 1 라인 간격으로 수직 펄스에 삽입된다. 합성 비디오 신호는 또한 2분의 1 라인 간격으로 간격을 이루는 등화펄스(equalizing pulses)를 포함한다. 2분의 1 라인 간격으로 반복되는 등화 펄스가 짝수 및 홀수 필드 동안 상기 분리된 수직 동기 신호에 동일한 파형을 제공하므로써, 필드의 양호한 인터레이스를 위한 일정한 타이밍(constant timing)을 얻을 수 있다. 수평 동기 펄스와 수직 동기 펄스는 주파수 및 펄스 폭이 상이하기 때문에, 수직 동기 펄스는. 예를 들어, 비디오 정보가 제거된 합성 동기 신호로부터 특징정인 저주파수 또는 광역의 펄스 폭을 검출함으로써 분리된다.
집적 회로가 텔레비전 수상기에다 보다 자주 사용되므로, 동기 신호를 분리하기 위한 디지털 기술도 보다 많이 이용된다. 수직 동기 펄스를 분리하고 수직동기 신호를 발생하기 위해 개발된 상기 이러한 디지털 필터링 기술은 복잡하고 불필요하게 비경제적인 면이 있다. 복작하지 않은 기술은 합성 동기 신호의 노이즈로 인해 오검출을 야기할 수도 있다.
본 발명은 합성 동기 신호의 노이즈로 인한 오검출을 특히 야기하지 않는 간단하고 경제적인 수직 동기 펄스 검출기를 제공할 필요성에 인식을 둔 것이다.
본 발명은 보다 큰 비디오 신호 처리 회로의 일부를 형성하기 위해 집적 회로로 구현될 수 있는 디지털 수직 동기 신호 검출기를 제공할 필요성에 또한 인식을 둔 것이다. 또한 본 발명은 큰 주(primary) 화상과 작은 그리고 압축되어 삽입된 부(secondary) 화상으로 다수의 디스플레이 화상이 구성되는, 즉 소위 픽처-인-픽처 비디오 제어 회로의 일부를 형성하는데 충분히 신뢰성이 있는 수직 동기 신호 검출기 제공할 필요성에 인식을 둔 것이다. 이러한 수직 동기 신호 검출기는 삽입된 부화상에 관한 비디오 정보를 정확하게 일시적으로 기억하기 위하여, 또한 주화상의 주사 순차에 관련하여 적절한 시간에 일시적인 기억 장치로부터 상기 비디오 정보를 판독하기 위해 타이밍 제어 신호(timing control signals)를 제공해야만 한다.
본 발명의 특징은 간단하고 경제적으로 실시되면서도 신뢰성 있는 수직 동기 펄스 검출기를 제공하는데 있다. 본 발명의 상기 이러한 관점에 따라, 수직 동기 펄스 검출기는 계수기 및 비교기를 구비할 수 있다.
상기 계수기는 합성 동기 신호의 레벨을 샘플링 속도로 샘플링하며 샘플링 간격동안 레벨의 검출에 응답하여 증가하고 샘플링 간격 동안 레벨의 비검출에 응답하여 감소하는 수치 출력을 가진다.
상기 비교기는 상기 계수기의 수치 출력이 기준치 보다 크면 수직 동기 검출 펄스를 출력 신호로서 발생한다. 대안적으로, 상기 비교기는 상기 계수기의 수치 출력이 기준치보다 크거나 같으면 수직 동기 검출 펄스를 발생한다.
본 발명의 다른 특징은 노이즈에 대해 개선된 면역성을 갖는 수직 동기 신호의 신뢰성 있는 검출을 제공하는데 있다. 본 발명의 이러한 특징에 의하면, 상기 수치는 제1및 제2기준 계수치(first and second reference counts) 중 하나이며, 제1기준 계수치는 제2기준 계수치보다 크다. 상기 비교기는 상기 계수기의 수치 출력이 제1기준 계수치를 넘어갈 때 수직 동기 검출 펄스를 개시하고 계수기의 수치 출력이 제2기준 계수치 아래로 내려갈 때 수직 동기 검출 펄스를 종료한다. 대안적으로, 상기 비교기는 상기 계수기의 수치 출력이 제1기준 계수치로 올라갈 때 수직 동기 검출 펄스를 개시하고, 계수기의 수치 출력이 제2기준 계수치 아래로 내려갈 때 수직 동기 검출 펄스를 종료한다. 이것은 히스테리시스 특성을 갖는 검출기를 제공한다.
본 발명의 다른 특징은 예를 들어 디지털 필터로서 집적 회로 형태로 구현될 수 있는 회로 구성에서 수직 동기 펄스 검출기를 제공하는 것이다.
본 발명의 상기 및 다른 특징은 첨부된 도면을 참조하여 이하의 상세한 기술로부터 명백해질 것이다.
본 발명에 따른 수직 동기 펄스 검출기를 제1도에서 개략도로 도시하며 일반적으로 도면 번호(10)로 표시한다. 동기 분리기 회로(12)는 라인(13)으로 합성 비디오 신호를 수신한다. 상기 동기 분리기 회로(12)는 라인(15)으로 수평 및 수직 동기 펄스와 등화 펄스를 포함한 합성 동기 신호를 발생한다. 상기 합성 동기 신호에는 상당한 노이즈가 포함되어 있을 수 있다. 상기 동기 분리기 회로(12)는 예를 들어, 약 1MHz 의 차단 주파수를 갖는 종래의 저역통과 필터를 구비할 수 있다. 이러한 동기 분리 회로는 공지되어 있다.
상기 라인(15) 상의 합성 동기 신호는, 예를 들어, 업/다운 계수기(up/down counter) 인 양방향성 계수 수단(14)으로의 입력이다. 상기 계수기(14)는 라인(19)으로 클럭(16)으로부터 클럭 펄스를 수신한다. 클럭 펄스는 상기 계수기(14)의 샘플링 속도를 제공한다. 샘플링 속도는 명목상 나이퀴스트 속도(nominal Nyquist rate) 또는 이보다 큰 속도가 적절하다. 라인(15)상의 합성 동기 신호는 각각의 클럭 펄스로 샘플링되는데, 예를 들어, 레벨 샘플링된다. 샘플링 간격동안 계수기의 입력에서의 신호 레벨에 의해 펄스가 존재하는 것을 나타내면, 계수기는 1 계수씩 증가한다. 이것은 수평 동기 펄스, 수직 동기 펄스, 등화 펄스 또는 펄스간의 포지티브 극성 노이즈에 응답할 수 있다.
샘플링 동안 신호의 레벨에 의해 펄스가 검출되지 않거나, 펄스간에서 포지티브 노이즈가 검출되지 않거나, 또는 펄스가 검출되는 동안 발생하는 네거티브 극성 노이즈가 검출되면, 계수기는 1 계수씩 감소된다. 따라서 5단(five stage) 또는 5 비트 계수기로서 도시된 계수기의 출력은 합성 동기 신호에서 (예를 들어, 레벨 검출에 의해) 펄스 및 노이즈의 검출 및 비검출에 응답하여 증가 및 감소하는 2진법의 수치가 된다.
라인(17)상의 계수 수단(14)의 수치 출력은, 예를 들어, 비교기인 비교 수단(18) 및 랩어라운드 금지 회로(wrap-auound inhibitor circuit)(24)에 인가된다. 본 발명을 실행함에 있어서, 계수 수단(14)는 넌랩핑(nonwrapping) 계수기로서 구현될 수 있다. 환언하면, 계수 수단은 후속 샘플링 간격 중에 레벨의 또다른 검출 및 비검출에도 불구하고 최대 수치 및 최소 수치를 유지하도록 구성된다. 5비트 계수기는 32 계수의 범위를 제공하며, 최소 수치는 0으로서 규정되며 최대 수치는 31로서 규정된다. 합성 동기 신호를 입력으로서 라인(15)으로부터 수신하는 랩어라운드 금지 회로(24)에 대한 동작은 제2도를 참조하여 보다 상세히 기술하고자 한다.
라인(17)은 비교 수단(18)의 제1입력 A 에 결합된다. 기준 계수 발생기 또는 수치 인코딩 수단(20)은 비교 수단(18)의 제2입력 B 에 결합된 라인(21) 상에 2진법으로 수치 출력을 발생한다. 비교 수단(18)은 A 입력에서의 수치가 B 입력에서의 수치보다 크거나 같을 때 출력을 공급하도록 구성될 수 있다. 예를 들어 도시된 바와 같이 입력 A에서의 계수치가 입력 B에서의 계수치보다 크거나 같을 때마다 라인(23)상에서 출력 펄스가 발생된다. 이것은, 예를 들어 합성 동기 신호에서 수직 동기 펄스의 검출에 상응한다.
클럭(16)에 의해 제공된 클럭 속도 또는 샘플링 속도는 라인(25)상의 수직 출력의 타이밍에 적합한 해상도를 제공할 수 있도록 충분히 높은 주파수를 가지지 않으면 안된다. NTSC 시스템에서, 예를 들어, 수평 동기 펄스는 약 4.75 마이크로초의 펄스 폭을 가지며, 수직 동기 펄스는 약 31.75 마이크로초의 펄스 폭을 가진다. 6개의 수직 동기 펄스는 이들 사이에 5개의 톱니 돌기부를 갖는 약 190.5 마이크로초의 결합 폭으로 순차 전달된다. 톱니 돌기부와 등화 펄스 각각은 수평 동기 펄스보다 다소 협소한 약 2.54 마이크로초의 폭을 갖는다.
적당한 클럭 속도 또는 샘플링 속도는, 예를 들어, 약 25fH 에 상응하는 즉 수평 동기 펄스의 25배인 398KHz 일수 있다. 각각의 출력 펄스는 약 2.5㎲의 주기를 갖는다. 타이밍의 허용오차(timing tolerances)에 따라, 각각의 수평 동기 펄스는 1, 2 또는 3 연속 증분 계수를 발생할 수 있다. 각 등화 펄스는 1 또는 2 증분 계수치를 발생할 수 있다. 각 수직 동기 펄스는 11, 12 또는 13 연속 증분 계수치를 발생할 수 있다. 6개 연속 수직 동기 펄스는 약 71 내지 78 증분 펄스를 발생할 수 있으며, 개재된 톱니 돌기부는 약 5 내지 12 감소 계수치를 발생할 수 있다. 계수의 숫자는 단지 예를 든 것뿐이다. 랜덤 노이즈는 펄스의 부재시에는 임의 증분 계수치를, 펄스의 존재 시에는 임의 감소 계수치를 제공하는 것으로 예상될 수 있다. 작은 수의 증가 또는 감소 계수치에 의한 변화는 결코 일어나지 않는다. 각 수평 동기 펄스는 약 63.5로 분리되므로, 각 수평 동기 펄스의 종료 후에 펄스의 부재는 충분한 감소 계수치를 제공하여 신속하고 효율적으로 소거 즉, 각 수평 동기 펄스로부터 나온 이전의 업 계수를 다운 계수한다. 등화 펄스는 동일한 방식으로 처리된다. 등화 펄스간의 간격뿐만 아니라 수평 동기 펄스간의 간격에서 실제로 랜덤한 노이즈는 계수기를 증가시키는데 어떠한 영향도 주지 않는 것으로 예기될 수 있다. 반대로, 계수기의 수치 출력은 0으로 감소될 것이다.
펄스의 부재가 펄스의 존재로서 해석되는 것을 방지하며, 또한 이의 역도 방지하기 위하여, 최소 및 최대치를 달성한 후에 계수기를 랩어라운드 함으로써, 계수기는 랩어라운드 금지 회로(24)에 의해 최소치 및 최대치를 유지하도록 구성된다. 따라서, 계수기가 최소 계수치, 예를 들어 0 에 도달하면 후속 샘플링 또는 샘플링 간격 동안 레벨의 비검출은 계수기의 출력을 0 이하로 다운시키는데 유효하지 않다. 계수기가 랩어라운드되는 것이 허용되면, 0 이하의 그 다음 값은 계수기의 최대 계수치, 예를 들어 31이 된다. 마찬가지로, 펄스가 검출되고, 연속 샘플링 또는 샘플링 간격동안 레벨의 충분한 검출 횟수가 계수기의 수치 출력을 예를 들어 31인 최대치까지 업 시키면, 계수기는 후속 샘플링에서 후속 검출에 응답하여 계수치가 보다 높게 되는 것을 허용하지 않는다. 계수기가 랩어라운드 되도록 허용되면, 그 다음 최고치 계수는 0 이 된다.
특히 수직 동기 펄스의 리딩 엣지(leading edges) 및 트레일링 엣지(trailing edges)에서 또 다른 노이즈 면역성을 제공하기 위하여, 검출기는 스위칭시에 히스테리시스 특성을 나타내도록 구성될 수 있다. 이것은 비교 수단(18)이, 계수 수단의 수치 출력이 제1기준치를 초과할 때는 출력 신호를 개시하고, 계수 수단의 수치 출력이 제2기준치 이하로 다운될 때는 출력 신호를 종료함으로써 달성될 수 있다. 제1기준치는 제2기준치보다 크다. 넌랩핑 계수기를 사용하면, 6개 수직 동기 펄스의 긴 시간 간격과 각 수평 동기 펄스간의 비교적 긴 간격에 비해 비교적 적은 수의 단을 갖는 계수기의 사용이 허용된다.
계수 수단 및 비교 수단에서 스위칭에 의해 발생된 노이즈에 대한 면역성을 제공하기 위하여, 라인(23)상의 비교 수단의 출력은 래치 수단(22)에 의해, 예를 들어 클럭(16)에 의해 제공된 클럭 또는 샘플링 속도로 샘플링된다. 라인(25)상의 래치 수단(22)의 출력은 타이밍 목적상 클린 엣지(clean edges)를 갖는 재생된 수직 동기 신호이다.
기준 계수 발생기 또는 수치 인코딩 수단(20)은 제1 및 제2기준 계수치를 비교 수단에 공급하는 수치 인코딩 회로가 될 수 있다. 회로를 소형화하기 위하여, 수직 동기 신호 자체는 기준 계수치 각각이 기준 계수 발생기(20)에 의해 비교 수단(18)의 B 입력에 제공될 때를 판정하기 위한 제어 신호로서 사용될 수 있다.
제1도의 블럭도에 따른 디지털 회로가 제2도에 도시된다. 제1및 제2도에서 동일 부분은 동일 참조번호로서 명시된다. 디지털 회로는 일반적으로 참조 번호 10으로 명시된다. 회로가 텔레비젼 수상기의 일부이면, 예를 들어, 클럭 속도 펄스의 소스는 라인 (39)상에서 도시된 바와 같이 얻어지며, 합성 동기 신호는 라인(15)상에서 도시된 바와 같이 얻어지며, 리셋 신호는 라인(37)상에서 도시된 바와 같이 얻어진다. 유용한 클럭 속도가 합성 동기 신호의 적당한 샘플링에 필요한 것보다 빠르면, N 분할 회로(26)가 제공될 수 있다. 클럭 속도는, 필요하다면 적당한 샘플링 주파수까지 다운되며, D 플립/플롭일 수 있는 래치 수단(22) 및 양방향성 또는 업/다운 계수가(14)로의 입력으로서 라인(19)에서 얻어진다.
업/다운 계수기(14)에는 클럭 입력, 업/다운 계수 방향 제어 입력, 인에이블 입력 및 클리어 이력이 제공된다. 계수기(14)는 5비트 계수기로서 도시되며, 따라서, 이것의 출력은 수치 계수 데이터 비트 20, 21, 22, 23및 24을 나타내는 5개 출력 라인(17)의 세트이다. 업/다운 계수기(14)의 계수 범위는 그러므로 예를 들어 0에서 31 까지의 32 계수이다. 이러한 계수기의 클럭 입력은 보통 포지티브 엣지 트리거된다. 대안적으로, 클럭 입력은 네거티브 엣지 트리거 또는 레벨 트리거될 수 있다. 업/다운 계수 방향 제어 입력은 라인(15)상의 합성 동기 신호에 결합된다. 상기 계수기는 클럭 펄스 각각의 리딩 엣지에서 증가 또는 감소, 즉, 업 계수 또는 다운 계수한다. 상기 계수기는 업/다운 제어 입력에서 신호의 레벨에 따라 업 또는 다운 계수된다. 펄스 또는 충분한 크기의 노이즈가 샘플링시에 존재하면, 상기 계수기는 1 계수씩 증가한다. 반대로, 펄스가 존재하지 않거나, 샘플링시에 하나의 펄스 동안 노이즈가 불충분한 크기이거나, 충분한 크기의 네거티브 노이즈가 존재하면, 클럭은 1 계수씩 다운 계수한다. 예를 들어, 파워업 상태 동안 0 으로 세트된 수치 출력은 갖는 계수기(14)는 라인(37)상의 리세트 신호에 의해 클리어될 수 있다. 리세트 신호는 도시된 바와 같이 인버터(23)로 반전될 필요가 있으므로, 라인(38)을 통해 계수기의 클리어 입력에 공급된다.
업/다운 계수기(14)로는, 업 계수될 때 최대 계수 즉 31을 초과하지 않으며, 다운 계수될 때 최소 계수, 즉 0 이하로 되지 않는 계수기인 넌랩핑 계수기가 바람직하다. 업/다운 계수기(14)가 랩어라운드되도록 구성되면, 예를 들어 최대 계수, 즉 31로부터 업하는 계수는 0 의 수치 출력을 발생하며, 동일하게 예를 들어 최소 계수, 즉 0으로부터 다운하는 계수는 31의 수치 출력을 발생한다.
업/다운 계수기(14)는 랩어라운드 금지 회로(24)에 의해 랩어라운드되지 않는다. 논리 NAND 게이트(40 및 42)는 최대 계수의 존재를 검출하며, 여기서 각각의 데이터 비트는 1 과 동일하다. 논리 NOR 게이트(44 및 46)는 최소 계수의 존재를 검출하며, 여기서 모든 데이터 비트는 0 와 동일하다. NAND 게이트 (40 및 42)의 출력은 논리 NOR 게이트(48)이 입력이다. NOR 게이트(44 및 46)의 출력은 논리 NAND 게이트(50)의 입력이다. 합성 동기 신호는 인버터(55)에 의해 반전되어 NOR 게이트(48) 및 NAND 게이트(50) 각각에 다른 입력으로서 인가된다. NOR 게이트(48)의 출력은 인버터(52)에 의해 반전된다. 인버터(52)의 출력과 NAND 게이트(50)의 출력은 논리 NAND 게이트(54)의 입력이며, 게이트(54)의 출력은 라인(27)에 의해 계수기(14)의 인에이블 입력에 결합된다. 계수기(14)의 인에이블 입력이 논리 로우(logical LOW)이면, 계수기는 클럭 속도로 업 또는 다운 계수한다. 라인(27)이 논리 하이(logical HIGH)이면, 계수기는 디스에이블되는데 즉 계수하는 것이 금지된다. 간단히 말하면, 계수기가 최대 계수치이고, 다음 샘플링에서 합성동기 신호의 상기 업 계수치를 발생하면, 계수기는 디스에이블된다. 다운 계수는 허용된다. 반대로, 최소 계수치가 검출되고 합성 동기 신호가 다음 샘플링이 다운 계수치를 발생하면, 계수기는 디스에이블된다. 업 계수는 허용된다. 넌램핑 계수기를 사용하면 다수의 단을 갖는 계수기를 사용치 않고서도 수직 동기 펄스와 같은 광역 펄스를 샘플링할 수 있다. 보다 적은수의 단은 보다 적은 스위칭 노이즈를 발생한다.
업/다운 계수기(14)의 수치 출력은 비교기(18)의 제1입력 A 에도 결합된다. 비교기(18)의 제2입력 B 는 수치 기준 계수 데이터 라인(21)을 통해 수치 인코딩 회로(20)의 출력에 결합된다. 수치 인코딩 회로(20)는 업/다운 계수기(14)의 수치 출력이 비교될 수 있는 1 이상의 수치 기준 계수 또는 값을 제공한다. 수치 인코딩 회로(20)의 수치 출력은 래치 수단(22)의 Q 출력의 논리 상태에 따라 두수중 하나이며 하나는 나머지 수보다 크다. 도시된 바와 같이, 검출된 수직 동기 펄스가 종료된 후에 보다 큰 수, 예를 들어, 16 이 비교기(18)에 제공된다. 수직 동기 펄스의 발생이 검출된 후에도 비교기(18)에 보다 낮은 기준 값, 예를 들어 12가 제공된다.
비교기(18)는 두 출력을 가지며, 이들 출력 중 하나는 입력 A 에서의 수치가 입력 B 에서의 기준치보다 클 때 신호를 발생하며, 다른 나머지 출력은 입력 A 에서의 수치가 입력 B 에서의 기준 수치와 동일할 때 출력을 발생한다. 이들 신호는 라인(29 및 31)을 통해 논리 NOR 게이트(28)의 입력으로서 공급된다. 비교기(18)는 A 가 B 보다 크거나 동일할 때마다 NOR 게이트(28)의 출력을 라인(33)상에서
Figure kpo00002
로서 논리 로우로 만드는 출력을 제공한다. 이 신호는 인버터(30)에 의해 반전되어 래치(22)의 액티브 하이 입력으로서 라인(35)상에 인가된다.
동작 중, 업/다운 계수기(14)는 라인(19)에 제공된 클럭 속도로 합성 동기 신호의 레벨을 샘플링한다. 계수기(17)의 수치 출력이 비교기(18)의 입력 B에서의 기준 수치와 동일할 때마다 또한 계수기(14)의 수치 출력이 입력 B에서의 수치보다 크거나 동일할 때의 긴 간격 동안은 수직 동기 검출 펄스
Figure kpo00003
가 NOR 게이트(28)의 출력에서 발생된다. 계수기가 다운 계수하면, 수직 동기 검출 펄스는 입력 A 에서의 수치가 비교기(18)의 입력 B에서 기준치 이하로 다운될 때마다 종료된다.
액티브 하이 수직 동기 검출 펄스는 수직 동기 검출 출력을 클럭 속도로 샘플링하는 D 플립플롭으로서 동시된 래치 수단(22)이 D 입력에 인가된다. D 플립플롭(22)의 Q 출력은 재생된 각각의 수직 동기 펄스를 공급하기 위해 하이로 진행하여 수직 동기 신호를 형성한다. 래치(22)의 출력이 논리 하이이면, 기준 수치는 12 이다. 반대로 래치(22)의 Q 출력이 논리 로우이면, 기준 수치는 16 이다. 인버터(16)는 래치(22)의 Q 출력에 응답하여 기준 수치를 교체 또는 토글시킨다. 수직 동기 검출 펄스를 종료시키는 하위 기준치를 사용하면 스위칭 시에 히스테리시스가 실행되어, 예를 들어 합성 동기 신호에서 수직 동기 펄스의 트레일링 엣지에서의 노이즈 또는 다른 문제점으로 인해 재생된 수직 동기 펄스에서 다중 트리거링 엣지를 금지시킨다. 히스테리시스의 양은 기준치간의 차에 의해 결정된다.
어떤 상황에서는, 노이즈에 대한 면역성을 약간 희생하고서라도 수직 동기 펄스를 최소의 지연으로 검출하는 것이 보다 중요하다.다른 상황에 있어서는, 검출의 지연을 피하는 것보다도 노이즈에 대한 면역성이 더 중요하다. 보다 상세하게 설명하면, 예를 들어, 픽처-인-픽처 표시에서 사용하기 위한 비디오 정보를 기억할 때 수직 동기 펄스를 보다 신속하게 검출하는 것이 일반적으로 노이즈에 대한 면역성을 최대로 하는 것보다 중요하다. 반면에, 삽입 화상 또는 부화상을 픽처-인-픽처 표시에 사용하기 위한 비디오 정보를 저장할 때는 정확한 타이밍 및 최대 노이즈 면역성이 일반적으로 수직 동기 펄스를 검출할 때 지연을 최소화하는 것보다 중요하다. 보다 현저한 히스테리시스를 갖는 유사한 회로에서는, 예를 들어, 수직 동기 검출 펄스를 발생하기 위해 28 의 상위 기준치를 사용하고 수직 동기 검출 펄스를 종료시키기 위해 3 의 하위 기준치를 사용하는 1.93MHz 의 클럭 펄스 샘플링 속도를 사용하는 것이 바람직하다.
실질적인 노이즈에 대한 면역성을 나타내고 히스테리시스 스위칭 특성을 제공하는 , 제1및 2도에서 도시된 수직 동기 검출기는 일반적으로 신호 중의 다른 펄스보다 더 넓은 폭을 갖는 신호 중의 펄스의 저역통화 필터로서 사용할 수도 있다는 이해할 수 있다. 차단 주파수는 샘플링 속도, 펄스 폭 및 노이즈 레벨의 함수이며 최종적으로 디지털 회로의 스위칭 속도에 의해 제한된다.

Claims (4)

  1. 비디오 신호 동기 펄스 검출기로서, 동기 펄스를 포함하는 입력(15)의 레벨을 주기적으로 샘플링하는 계수 수단(14)으로서, 하나의 샘플링 간격 동안 상기 레벨의 검출에 응답하여 제1방향(afirst sense)으로 변화하고 하나의 샘플링 간격 동안 상기 레벨의 비검출에 응답하여 반대 방향(an opposite sense)으로 변화하는 수치 출력(17)을 가지는 계수 수단(14)을 포함하는 비디오 신호 동기 펄스 검출기에 있어서, 상기 계수 수단(14)의 상기 수치 출력이 기준치를 넘어갈 때 동기 검출 펄스(25에서)를 출력 신호로서 발생시키고, 상기 계수 수단의 상기 수치 출력이 기준치 아래로 내려갈 때 상기 동기 검출 펄스를 종료하는 비교 수단(18)과, 상기 비교 수단(18)의 출력(23)에 결합된 입력과 상기 비교 수단(18)의 입력(B)에 결합된 수치 기준치 출력(21)을 구비하는 기준 계수 발생기(20)로서, 상기 기준 계수 발생기의 상기 출력은 각 동기 검출 펄스의 발생과 종료에 응답해서 변화하는 기준 계수 발생기를 포함하는 것을 특징으로 하는 비디오 신호 동기 펄스 검출기.
  2. 제1항에 있어서, 상기 비교 수단(18)의 상기 출력 신호를 샘플링하고 동기 신호를 발생시키는 펄스 형성 수단(22)을 더 포함하는 것을 특징으로 하는 비디오 신호 동기 펄스 검출기.
  3. 제1항에 있어서, 상기 동기 펄스 검출 신호를 샘플링하고 검출된 각각의 동기 펄스에 대한 출력 펄스를 발생시키는 래치(22)를 더 포함하는 것을 특징으로 하는 비디오 신호 동기 펄스 검출기.
  4. 제3항에 있어서, 상기 래치(22)는 D 플립/플롭인 것을 특징으로 하는 비디오 신호 동기 펄스 검출기.
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