CN1046648A - 垂直同步信号检测器 - Google Patents

Abstract

垂直同步脉冲检测器10包括不回卷正反计数器14和比较器18，计数器14以采样频率对复合同步信号电平采样。当计数器14的数字输出上升到第一基准计数以上时比较器18引发垂直同步检测脉冲，而当计数器14的数字输出下降到第二基准计数以下时结束垂直同步检测脉冲。供给比较器18的基准数是随时依每个垂直同步检测脉冲的引发和结束而改变的。脉冲整形电路可以包括用来对比较器18的输出采样并产生垂直同步信号的锁存器22。

Description

总的来说，本发明涉及电视扫描同步信号用的滤波器，具体地说，涉及垂直同步信号用的数字检测器。

电视、录像机及诸如此类的接收机接收并处理复合视频信号。复合视频信号包括图象信号以及水平和垂直同步信息。同步脉冲是在不发送图象信息时的消隐期间发送的。水平同步脉冲是每一水平行发一个，垂直同步脉冲是每一场发一个，用来使垂直扫描动作同步。例如，在NTSC制式中，水平同步脉冲的频率约为15750赫兹，而垂直同步脉冲的频率约为60赫兹。

水平和垂直同步脉冲的振幅一般是相同的，但脉冲宽度不同。垂直同步脉冲比水平同步脉冲宽得多。每个垂直同步脉冲跨越的周期等于6个半行或者一个完整的水平行，使它比水平脉冲宽得多。每一个宽的垂直脉冲实际上是由6个单独的脉冲组成，而后者又被5个锯齿波隔开。5个锯齿波是以半行的间隔插入垂直脉冲之中的。复合视频信号还包括彼此相隔半行的均衡脉冲。以半行的间隔时间重复的均衡脉冲为奇数场和偶数场提供波形相同的分开的垂直同步信号，从而可以获得恒定的时序，以实现正确的隔行扫描。由于水平同步脉冲和垂直同步脉冲在频率上和脉宽上的差异，故过去垂直同步脉冲一直都是通过检测它所特有的较低频率和较大的脉宽而从例如已经去除图象信息的复合同步信号中分离出来的。

由于电视接收机中集成电路的应用日益普及，分离同步信号的数字技术的应用也日益普及。作为分离垂直同步脉冲并产生垂直同步信号而研制的这样一类数字滤波技术，往往很复杂而且不必要地昂贵。而不复杂的那些技术看来又往往容易错误地把复合同步信号中的噪声检测出来。

本发明认识到有必要提供一种简单而价廉的垂直同步脉冲检测器，它尤其能够避免在复合同步信号中错误地检测出噪音来。本发明认识到还有必要提供一种数字式垂直同步信号检测器，它能用集成电路实现，以构成较大的图象处理电路的一部分。本发明还认识到需要一种足够可靠的垂直同步信号检测器，以构成所谓多画面的图象控制电路的一部分，其中多个显示影象由一幅较大的第一画面和一幅较小的嵌于内部的第二画面组成。这样的垂直同步信号检测器必须提供定时控制信号，用来适当地临时贮存嵌于内部的第二画面的视频信息。并在其后以适当的相对于第一画面的扫描顺序的定时关系把这样的视频信息从临时存贮器中读出。

本发明的一个方面是提供一种简单的、实现起来不昂贵但又可靠的垂直同步脉冲检测器。按照本发明的这个方面，垂直同步脉冲检测器可包括一个计数器和一个比较器。计数器以采样频率对复合同步信号的电平进行采样，它有一个数字输出，在采样周期内检测到电平时数字输出增大，而在采样周期内检测不到电平时则数字输出减少。当计数器的数字输出大于一个基准值时，比较器便产生一个垂直同步检测脉冲作为输出信号。也可以在计数器的数字输出大于或等于基准值时比较器产生垂直同步检测脉冲。

本发明的另一方面是提供一种抗噪声性能较好的可靠的垂直同步信号检测方法。按照本发明的这一方面，该数值交替地为第一基准计数值和第二基准计数值之中的一个，其中第一基准计数值大于第二基准计数值。当计数器的数字输出上升到第一基准计数值时引发垂直同步检测脉冲，而当计数器的数字输出下降至第二基准计数值时结束垂直同步检测脉冲。作为另一方案，当计数器的数字输出上升到等于第一基准计数值时引发垂直同步脉冲，而当计数器的输出降低到第二基准计数值以下时结束垂直同步检测脉冲。这便提供了一种具有滞环特性的检测器。

本发明的再一个方面是提供一种在电路结构上可用集成电路实现的，例如数字滤波器形式的垂直同步脉冲检测器。

结合附图，从以下对本发明的描述中可以评价本发明的这些和其他一些方面。其中

图1是本发明提出的垂直同步脉冲检测器的框图。

图2是与图1所示的框图对应的数字电路原理图。

本发明提出的垂直同步脉冲检测器以框图形式示于图1，整体用数字10表示。同步分离电路12在线13上接收复合视频信号。同步分离电路12在线15上产生复合同步信号，它包括水平同步脉冲和垂直同步脉冲，以及均衡脉冲。复合同步信号还可能包含相当数量的噪声。同步分离电路12，例如可以包括一个普通的截止频率约为1兆赫的低通滤波器。这种同步分离电路是众知周知的。

线15上的复合同步信号是双向计数装置14，例如增减计数器的输入信号。计数装置14在线19上从时钟16接收时钟脉冲。采样频率约为标称乃奎斯特采样速率或更大一些。在每个时钟脉冲处都对线15上的复合同步信号进行一次采样，例如电平采样。如果在采样期间计数器输入端上的信号电平表明有脉冲存在时，计数器加1。这可能是对水平同步脉冲、垂直同步脉冲、均衡脉冲或两脉冲之间的正极性的噪声的响应。如果采样期间信号电平表明未检测到脉冲，或者两脉冲之间未检测到正噪声，或在检测到脉冲同时又出现负极性的噪声时，计数器减1。如图所示计数器是五级或5位计数器。相应地计数器的输出是二进制格式的数值，它随着在复合同步信号中检测到或检测不到脉冲或噪声而加1或减1。

计数装置在线17上的数字输出加在比较装置18，例如比较器上以及回卷抑制电路24上。实施本发明时，计数装置14可以做成不回卷计数器。换句话说，该计数装置设计得即使下一个采样周期检测到或检测不到电平，它仍能保持最大数值或最小数值。五位计数器的计数范围为32，最小数值定义为0，而最大数值定义为31。回卷抑制器24也从线15接收复合同步信号作为输入，它的工作情况将结合图2更详细地说明。

线17耦合到比较装置18的第一输入端A。基准计数发生器或数值编码装置20在线21上产生二进制格式的数值输出，它耦合到比较装置18的第二输入端B。比较装置18可以设计得在A输入端的数值大于B输入端的数值时产生输出信号，或者按另一方案，当A输入端的数值大于或等于B输入端的数值时产生输出信号。无论何时，只要，例如，A输入端的数值计数大于或等于B输入端的数值计数时，就在线23上产生输出脉冲。这将相当于，例如，在复合同步信号中检测到垂直同步脉冲。

时钟16提供的时钟频率或采样频率最好就高得足以为线25上的垂直输出定时提供适当的分辨率。在NTSC制式中，例如，水平同步脉冲的脉宽约为4.75微秒;垂直同步脉冲脉宽约31.75微秒。顺序传送6个垂直同步脉冲。它们之间插有5个锯齿波，合起来宽度约为190.5微秒。锯齿波和均衡脉冲各宽约2.54微秒，比水平同步脉冲窄一些。

适当的时钟频率或采样频率可以是例如，398KHz，这相当于25fH，亦即水平同步频率的25倍。每个时钟脉冲的周期约为2.5微秒。依定时误差的不同，每个水平同步脉冲可使计数连续增大1，2或3。每个均衡脉冲可使计数增大1或2。每个锯齿波使计数减小1或2。每个垂直同步脉冲使计数连续增大11，12或13。依次发生的6个垂直同步脉冲可使计数增大约71至78，插入的锯齿波使计数体小约5至12。这些计数的数字只是示意的。随机噪声预期会使计数增大，如果无任何脉冲存在的话，在出现脉冲时也可能使计数减小。但无论如何，计数少量增减的变化不会造成实际的后果。因为每个水平同步脉冲相隔约63.5微秒，每个水平同步脉冲结束之后不存在脉冲时计数会减得足够多，并实际上消除它的影响，就是说，每个水平同步脉冲使计数增加之后又都减回去了。均衡脉冲的处理方法差不多。在两个水平同步脉冲之间，噪声是随机发生的，在两个均衡脉冲之间也是如此，可以预期它们对计数的增大并无实际作用。相反，计数器的数字输出可能减到零。

为了防止由于计数器达到最大值或最小值后回卷而把无脉冲误认为有脉冲，或者反过来，通过回卷抑制电路24把计数器构造得能够保持最大值和最小值。这样，当计数器达到最小计数例如0时，在随后的几次采样周期中检测不到电平时不会把计数器的输出降到0以下。如果计数器允许回卷，0以下的下一个数值将是该计数器的最大计数值，例如31。类似地，如果检测到一个脉冲，并且在以前几次采样或采样周期检测到电平的次数足够多，使计数器的数字输出升至它的最大值，例如31，在随后的采样中检测到电平时计数器不允许计数至更大的数值。如果计数器允许回卷，最大计数值的下一个值将是0。

为了进一步提高抗噪声能力，尤其是在垂直同步脉冲的上升沿或下降沿，计数器在切换时可以设计得具有滞环特性。这一点可以通过让比较装置18的输出在计数装置的数字计数超过第一基准值时产生输出脉冲，而当计数装置的数字输出降至第二基准值以下时结束输出脉冲，其中第一基准值大于第二基准值。采用不回卷计数器就可以在6个垂直同步脉冲的时间间隔较长，而且两个水平同步脉冲之间的时间间隔比较长的情况下，使用级数较少的计数器。

为了免除在计数装置和比较装置切换时产生的噪声影响，比较装置在线23上的输出用锁存装置22采样，例如以时钟16提供的时钟频率或采样频率进行采样。锁存器22在线25上的输出便是一个再生的用于定时目的的升降沿清晰的垂直同步脉冲。

基准计数发生器或数字编码装置20可以是数字编码电路，用来为比较装置提供第一和第二基准计数。为了尽可能地简化电路，垂直同步脉冲本身可用作确定何时由基准计数发生器20向比较装置18的B输入端提供什么基准计数的控制信号。

与图1框图相对应的数字电路示于图2。只要适当的话，类似的数字适用于图1和图2。该数字电路整体用数字100表示。如果该电路是例如电视接收机的一部分，那么钟频脉冲源是现成的，并如图所示在线39上。在线15上可取得复合同步信号，在线37上有复位信号。万一现有的时钟频率高于复合同步信号正确进行采样所必需的值，则可用电路26进行N分频。如有必要为了得到适当的采样频率，在线19上可得到分频后的时钟脉冲作为双向计数器或正反计数器14和锁存器22输入，锁存装置22可以是D触发器。

正反计数器14具有时钟输入Clock、正反计数方向控制输入UP/DOWN、允许输入ENABLE和清零输入CLEAR。图中所示的计数器14是五位计数器，因而它的输出是一组五根输出线17，代表计数数据位2⁰，2¹，2²，2³和2⁴。因此正反计数器14的范围为32，例如0至31。这样的计数器，其时钟输入通常是上升沿触发的。换一种方案，时钟输入也可以是下降沿触发或电平触发。正反计数方向控制输入UP/DOWN接至线15上的复合同步信号。该计数器在每个时钟脉冲的上升沿上可以加1或减1。依UP/DOWN控制输入端的信号电平高低，计数加1或减1。当采样时刻若有脉冲或幅度足够大的噪声存在，计数器就加1。相反，如在采样时刻，在无脉冲存在，或无振幅足够大的噪声存在，或在有脉冲出现又有振幅足够大的负噪声存在时，计数器减1。计数器14可用线37上的复位信号清零，例如上电时把计数器的数字输出置成0。复位信号可能需要反相，如图所示由反相器23反相，然后送至线38上的CLEAR输入端。

正反计数器14最好是一种不回卷的计数器，就是说，是一种在向上计数时不会超过最大值例如31，而向下计数时不会降到最小计数值，例如0以下的计数器。如果正反计数器构造得能够回卷，从最大值例如31再向上计数会使数字输出变为0。类似地，从最小值例如0向下计数就会使数字输出变为31。

正反计数器14用回卷抑制电路24防止回卷。逻辑与非门NAND40和42检测最大值的出现，其中每一数据位都是1。逻辑或非门NOR44和46检测最小计数的出现，其中全部数据位均等于0。与非门NAND40和42的输出，是逻辑或非门NOR48的输入。或非门NOR44和46的输出是逻辑与非门NAND50的输入。复合同步信号用反相器56反相后作为附加输入端加至或非门NOR48和与非门NAND50的输入端。或非门NOR48的输出用反相器52反相。反相器52的输出和与非门NAND50的输出是与非门NAND54的输入，后者的输出用线27耦合到计数器14的ENABLE输入。当计数器14的ENABLE是逻辑低电平时，在时钟频率下计数器可以加1或减1。当线27是逻辑高电平时，计数器14被禁止，就是说抑制它的计数。反之，如果检测出最小计数，而复合同步信号又处于这样的状态，即下一次采样要向下计数，则计数器被禁止，但允许向上计数。采用不回卷计数器就可能对宽脉冲，例如垂直同步脉冲进行采样，而不需要计数器有很多级。级数较少，产生的切换噪声也较少。

正反计数器14的数字输出还接到比较器18的第一输入A。比较器18的第二输入端B由基准数据线21接至数字编码电路20的输出端。数字编码电路20提供一个或多个基准计数或正反计数器14可以与之进行比较的数值。数字编码电路20的数字输出可以是两个数之中的一个，其中一个大于另一个，这取决于锁存装置20的输出端的逻辑状态。如图所示，较大的值，例如16在被检测出的垂直同步脉冲结束之后送至比较器18。较低的基准值，例如12是检测出垂直同步脉冲开始之后加至比较器18的。

比较器18有两个输出端，其中一个在A输入端的数值大于输入端B上的基准值时产生信号。另一个在A输入端的数值等于B输入端上的基准数值时产生输出信号。这些信号作为逻辑或非门NOR28的输入在线29和31上提供。当A大于或等于B时，比较器18提供输出A≥B，它使或非门NOR28在线33上处于逻辑低电平A≥B。该信号由反相器30反相，并作为锁存器22的高有效输入加在线35上。

工作时，正反计数器14以线19提供的时钟频率对复合同步信号的电平进行采样。当计数器的数字输出17等于比较器B输入端上的基准数值时，以及随后在计数器14的数字输出仍旧大于或等于输入端B上的数值期间，在或非门NOR28的输出端便产生垂直同步检测脉冲A≥B。当计数器向下计数，并当A输入端上的数值降到比较器18B输入端上的基准值以下时，垂直同步检测脉冲结束。

高有效的垂直同步检测脉冲加到锁存装置22，图中为D触发器的D输入端，它以时钟频率对垂直同步检测脉冲进行采样。D触发器的Q输出端变高，提供再生的垂直同步脉冲，以形成垂直同步脉冲。当锁存器22的Q输出端为逻辑高电平时，基准值将为12，反之，当锁存器的Q输出端为逻辑低电平时，基准值将为16。反相器32使基准值能够交替或根据锁存器22的Q输出端的状态而切换。采用较低的基准值来结束垂直同步检测脉冲可在切换上造成滞环效果，以抑制在再生垂直同步脉冲上出现多个触发沿，例如，由于在复合同步信号中在垂直同步脉冲下降沿上的噪声或其它问题。滞环的大小取决于基准值之间的差。

在某些情况下，以最少的延时检测出垂直同步脉冲比较重要，而在某种程度上牺牲抗噪声能力。在另外一些情况下，抗噪声能力比避免检测延时更为重要。具体一点说，例如，在为我画面显示而贮存视频信息时，尽快检测出垂直同步脉冲比抗噪声能力更为重要。另一方面，当为嵌于内部的或第二画面的多画面显示而从存贮器读出视频信息时，精确的定时，最大的抗噪声能力一般比最大限度地减少检测垂直同步脉冲延迟更为重要。在类似的滞环比较明显的电路中，最好采用1.93MHz的时钟采样频率，用大基准值28来引发垂直同步检测脉冲，而用低基准值3来结束垂直同步检测脉冲。

图1和图2所示的垂直同步检测器显示出较强的抗噪声能力并提供切换的滞环特性，一般说来可用作低通滤波器，用于信号中的一些脉冲宽于该信号中的其他脉冲的情况。截止频率是采样周期，脉冲宽度和噪声电平的函数，最后受数字电路的切换速度的限制。

Claims (23)

1、一种视频信号同步脉冲检测器(10)，其特征在于：

用于周期地对包含同步脉冲的输入信号(15)的电平进行采样的计数装置(14)，它具有数字输出(17)，后者随着在采样周期检测到该电平而朝一个方向变化，而随着在采样周期中检测不到该电平而朝另一方向变化；以及

当计数装置(14)的数字输出超出基准值时产生同步检测脉冲作为输出信号的比较装置(18)。

2、权利要求1的检测器，其特征在于比较装置（18）在计数器（14）的数字输出大于或等于基准值时产生同步检测脉冲。

3、权利要求1的检测器，其特征在于：该数值交替地为第一和第二数字基准计数之一，而第一基准计数值与第二基准计数值不同;

比较装置（18）根据计数装置（14）的数字输出与第一基准计数值的关系而引发同步检测脉冲，并根据数装置（14）的数字输出与第二基准计数值的关系而结束同步检测脉冲。

4、权利要求3的检测器，其特征在于比较装置（18）在计数装置（14）的数字输出上升至等于第一基准计数值时引发同步检测脉冲。

5、权利要求3的检测器，其特征在于比较装置（18）在计数装置（14）的数字输出降至第二基准计数值以下时结束同步检测脉冲。

6、权利要求3的检测器，其特征在于为比较装置（18）提供的数字基准值在每个同步检测脉冲引发和结束的时刻发生变化。

7、权利要求1的检测器，其特征在于脉冲整形装置（22），它用来对比较装置（18）的输出信号进行采样并产生同步信号。

8、权利要求1的检测器，其特征在于计数装置（14）构造得即使在随后的采样的周期中检测到或检测不到该电平，也能够保持其最大值或最小值。

9、权利要求1的检测器，其特征在于计数装置包括不回卷的数字式正反计数器（14），后者用来以采样频率根据耦合至复合同步信号的增减方向控制输入（27）而增大或减小数字输出。

10、权利要求1的检测器，其特征在于用来把复合同步信号从复合视频信号中分离出来而产生输入的装置（12）。

11、权利要求10的检测器，其特征在于该分离装置（12）包括截止频率约为1兆赫的低通滤波器。

12、权利要求1的检测器，其特征在于为计数装置（14）产生采样信号用的装置（16）。

13、权利要求7的检测器，其特征在于：为脉冲整形装置（22）产生采样频率信号用的装置（16）。

14、检测电视扫描同步脉冲用的数字滤波器，其特征在于：

以上述时钟信号的频率对被滤波的信号电平进行采样用的正反计数器（14），计数器（14）具有数字输出，后者在采样周期内检测到该电平时朝第一个方向变化，而在采样周期内检测不到该电平时朝相反方向变化;以及

当计数器（14）的数字输出超过基准数时产生同步脉冲检测信号作为其输出信号的比较器（18）。

15、权利要求14的检测器，其特征在于当计数器（14）的数字输出大于或等于基准数时比较器（18）产生同步脉冲检测信号。

16、权利要求14的检测器，其特征在于：

基准数交替地为第一和第二基准计数之一，第一基准数大于第二基准数;以及

当计数器（14）的数字输出上升至超过第一基准计数时引发同步脉冲检测信号，而当计数器的数字输出降低到第二基准计数时结束同步脉冲检测信号。

17、权利要求16的检测器，其特征在于当计数器（14）的数字输出上升到等于第一基准计数时比较器（18）引发同步脉冲检测信号。

18、权利要求16的检测器，其特征在于当计数器（14）的数字输出降低到第二基准计数以下时结束同步脉冲检测信号。

19、权利要求14或16的检测器，其特征在于：对该同步脉冲检测信号进行采样并为每个检测到的同步脉冲产生输出脉冲用的锁存器（22）。

20、权利要求19的检测器，其特征在于该锁存器（22）是D触发器。

21、权利要求14的检测器，其特征在于计数器（14）是一种不回卷计数器。

22、权利要求16的检测器，其特征在于根据比较器（18）的输出信号为比较器（18）提供第一基准计数和第二基准计数用的数字编码电路（20）。

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