JPH04150477A - 同期判定回路 - Google Patents
同期判定回路Info
- Publication number
- JPH04150477A JPH04150477A JP27407590A JP27407590A JPH04150477A JP H04150477 A JPH04150477 A JP H04150477A JP 27407590 A JP27407590 A JP 27407590A JP 27407590 A JP27407590 A JP 27407590A JP H04150477 A JPH04150477 A JP H04150477A
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- JP
- Japan
- Prior art keywords
- synchronization
- circuit
- signal
- counter
- vertical
- Prior art date
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- Pending
Links
- 239000002131 composite material Substances 0.000 claims description 10
- 238000000926 separation method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はTV放送を受像する受像機の同期判定回路に
関するものである。
関するものである。
国内の現行のテレビ放送c以下NTSC)では。
テレビ受僚機f以下テレビと略称する)の一画面あたり
の走査線は525本と決められ、一つの画面を走査する
のに1/30秒で行っている。これは、飛び越し走査C
インターレース)という方法で、−本あきに水平走査を
し、最初の垂直走査で262.5本の走査線であらい画
面をつくり、2回目の矯直走査で1回目の走査線のあい
だを走査しC1枚の画面を完成する方式をとっている。
の走査線は525本と決められ、一つの画面を走査する
のに1/30秒で行っている。これは、飛び越し走査C
インターレース)という方法で、−本あきに水平走査を
し、最初の垂直走査で262.5本の走査線であらい画
面をつくり、2回目の矯直走査で1回目の走査線のあい
だを走査しC1枚の画面を完成する方式をとっている。
第2図及び第3図は従来及びこの発明によるテレビ受像
機を説明するための信号波形図で、第2図はテレビに入
力される複合ビデオ信号を示す波形図である。図におい
て、(a)は奇数フィルド、(b)は偶数フィールドで
の複合ビデオ信号である。
機を説明するための信号波形図で、第2図はテレビに入
力される複合ビデオ信号を示す波形図である。図におい
て、(a)は奇数フィルド、(b)は偶数フィールドで
の複合ビデオ信号である。
次にこの波形について説明する。複合ビデオ信号には、
同期をとるTこめに水平同期信号と呼ばれるパルスと垂
直同期信号と呼ばれるパルス信号が揮入されている。ま
た、垂直時信号の期間に水平同期信号が伝送されないと
、その期間の水平走査が不安定となるので垂直同期信号
に水平同期信号が入る位置に切れ目(切り込みパルス)
をいれている。しかし、このように切れ目を入れると奇
数番目と偶数番目の垂直同期信号では切れ目の位置が違
い、波形の違った信号になってしまうので。
同期をとるTこめに水平同期信号と呼ばれるパルスと垂
直同期信号と呼ばれるパルス信号が揮入されている。ま
た、垂直時信号の期間に水平同期信号が伝送されないと
、その期間の水平走査が不安定となるので垂直同期信号
に水平同期信号が入る位置に切れ目(切り込みパルス)
をいれている。しかし、このように切れ目を入れると奇
数番目と偶数番目の垂直同期信号では切れ目の位置が違
い、波形の違った信号になってしまうので。
等化パルスと呼ばれる信号を垂直同期信号及びその前後
の水平同期信号3本分の期間に挿入し、奇数、偶数番目
の垂直同期信号が同じ波形になるようにしている。
の水平同期信号3本分の期間に挿入し、奇数、偶数番目
の垂直同期信号が同じ波形になるようにしている。
第3図は周知の同期分離回路で分離された垂直同期信号
と水平同期信号である。第4図は従来の同期4!II足
回路を示すブロック図であり、図において、C1)は周
知の同期分離回路、0語はこの同期分離回路(1)で分
離された水平同期信号を入力とするカワンタ、(至)は
このカヮンタoツと接続しTこタイマ。
と水平同期信号である。第4図は従来の同期4!II足
回路を示すブロック図であり、図において、C1)は周
知の同期分離回路、0語はこの同期分離回路(1)で分
離された水平同期信号を入力とするカワンタ、(至)は
このカヮンタoツと接続しTこタイマ。
(ロ)はカクンタ0力とタイマ(至)を制御するCPL
Iである0 次に動作について説明する。通常、NTSCでは同期の
ある状態では水平同期パルスは63.5μsの間にIパ
ルス入力される。CPUα4では、タイマ(2)にスタ
ート信号を送り水平同期パルスを一定時間力9ントし、
カウント値をCP[J(ロ)が読みとり、カウント値が
一定の範囲内にある時は同期であり、それ以外の時は同
期無しとCPLJ(141が判定している0 〔発明が解決しようとする課題〕 従来の同期判定回路は以上のように構成されているので
、同期判定をCPUがしなくてはならず。
Iである0 次に動作について説明する。通常、NTSCでは同期の
ある状態では水平同期パルスは63.5μsの間にIパ
ルス入力される。CPUα4では、タイマ(2)にスタ
ート信号を送り水平同期パルスを一定時間力9ントし、
カウント値をCP[J(ロ)が読みとり、カウント値が
一定の範囲内にある時は同期であり、それ以外の時は同
期無しとCPLJ(141が判定している0 〔発明が解決しようとする課題〕 従来の同期判定回路は以上のように構成されているので
、同期判定をCPUがしなくてはならず。
タイマも必要で、ま1こ、CPUがこれらに制御信号を
おくらなければならないなどの問題点があった0 この発明は上記のような問題点を解消するためになされ
kもので、CPUが複雑な一連の同期判定動作をせずに
同期判定ができるとともに、タイマ回路を用いず容易に
いつでも同期判定できる同期判定回路を得ることを目的
とする。
おくらなければならないなどの問題点があった0 この発明は上記のような問題点を解消するためになされ
kもので、CPUが複雑な一連の同期判定動作をせずに
同期判定ができるとともに、タイマ回路を用いず容易に
いつでも同期判定できる同期判定回路を得ることを目的
とする。
この発明に係る同期判定回路は、垂直同期信号期間の水
平同期パルスをカウントするとともに。
平同期パルスをカウントするとともに。
そのカウント値が幾つであるかを判定し、その値をラッ
チするようにしたものである。
チするようにしたものである。
この発明における同期判定回路は、垂直同期信号期間の
水平同期パルス数をカウントし、同期判定を行う。
水平同期パルス数をカウントし、同期判定を行う。
以下、この発明の一実施例を図について説明する。第1
図はこの発明の一実施例による同期判定回路で1図にお
いて、C1)は複合ビデオ信号を入力とする周知の同期
分離回路、(2)は同期分離された垂直同期信号をイネ
ーブル信号とし水平同期パルスを入力とするカワンタ、
(3)はこのカクンタ(2)のカウント値が3であれば
一致信号#1″を出力する一致回路、(4)は同期分離
された垂直同期信号の立ち下がりのタイミングでこの一
致回路(3)の一致信号をランチするラッチ回路である
。
図はこの発明の一実施例による同期判定回路で1図にお
いて、C1)は複合ビデオ信号を入力とする周知の同期
分離回路、(2)は同期分離された垂直同期信号をイネ
ーブル信号とし水平同期パルスを入力とするカワンタ、
(3)はこのカクンタ(2)のカウント値が3であれば
一致信号#1″を出力する一致回路、(4)は同期分離
された垂直同期信号の立ち下がりのタイミングでこの一
致回路(3)の一致信号をランチするラッチ回路である
。
次に動作について説明する。複合ビデオ信号には垂直同
期期間中にも同期を安定にするため昏こ水平同期パルス
が挿入されている0同期分離回路+11によって等化パ
ルスを削除しTこ水平同期パルスは、第3図に示すよう
に垂直同期期間に3発含まれている。
期期間中にも同期を安定にするため昏こ水平同期パルス
が挿入されている0同期分離回路+11によって等化パ
ルスを削除しTこ水平同期パルスは、第3図に示すよう
に垂直同期期間に3発含まれている。
第1図の回路動作について説明する。カクンタ(2)は
同期分離回路rl)によって分離されrlii直同期信
号が1″の期間(垂直同期期間)だけカウントな行い、
それ以外はリセット状態である。垂直同期期間にはいる
と力9ンタ(2)がカウント動作を開始する。今、カワ
ンタ(2)が信号の立ち下がりを検出するカワンタとす
ると、同期がある場合カクンタ(2)は垂直同期期間中
に3発のパルスをカウントしカウント値は3になる。−
数回路(3)はカウント値が3の場合のみ一致信号・1
″を出方する。ラッチ回路(4)は同期分離された垂直
同期信号の立ち下がりのタイミングで、この−数回路(
3)の一致信号をランチするので、ラッチ回路(4)は
#l#を出力し続ける。同期がない場合は、垂直同期信
号及び水平同期信号は安定に発生しておらず正常にカウ
ントできないので、これをラッチしたラッチ回路(4)
の値は“0#になる。
同期分離回路rl)によって分離されrlii直同期信
号が1″の期間(垂直同期期間)だけカウントな行い、
それ以外はリセット状態である。垂直同期期間にはいる
と力9ンタ(2)がカウント動作を開始する。今、カワ
ンタ(2)が信号の立ち下がりを検出するカワンタとす
ると、同期がある場合カクンタ(2)は垂直同期期間中
に3発のパルスをカウントしカウント値は3になる。−
数回路(3)はカウント値が3の場合のみ一致信号・1
″を出方する。ラッチ回路(4)は同期分離された垂直
同期信号の立ち下がりのタイミングで、この−数回路(
3)の一致信号をランチするので、ラッチ回路(4)は
#l#を出力し続ける。同期がない場合は、垂直同期信
号及び水平同期信号は安定に発生しておらず正常にカウ
ントできないので、これをラッチしたラッチ回路(4)
の値は“0#になる。
CPUはこのラッチ回路(4)の信号を読み出すことで
、いつでも同期の有無を知ることができる。
、いつでも同期の有無を知ることができる。
なお、上記実施例では垂直同期期間内に3発の水平同期
信号が挿入されている信号について示したが、―直同期
期間内に挿入されているパルスは水平同期パルスだけで
なく【も良い。
信号が挿入されている信号について示したが、―直同期
期間内に挿入されているパルスは水平同期パルスだけで
なく【も良い。
以上のようにこの発明によれば、複合ビデオ信号の垂直
同期信号と水平同期パルスから同期の判定ができるよう
に構成したので、回路が簡単になり、ま74.cpuの
負荷を軽減できる効果がある。
同期信号と水平同期パルスから同期の判定ができるよう
に構成したので、回路が簡単になり、ま74.cpuの
負荷を軽減できる効果がある。
第1図はこの発明の一実施例による同期判定回路のブロ
ック図、第2図はテレビ放送の複合ビデオ信号の波形図
、第3図は同期分離回路により分離された一直同期信号
および水平同期パルスの波形図、第4図は従来の同期判
定回路のブロック図である。 図において、(2)は力9ンタ、(3)は−数回路、(
4)はラッチ回路である。 なお2図中、同一符号は同一、ま1こは相当部分を示す
。
ック図、第2図はテレビ放送の複合ビデオ信号の波形図
、第3図は同期分離回路により分離された一直同期信号
および水平同期パルスの波形図、第4図は従来の同期判
定回路のブロック図である。 図において、(2)は力9ンタ、(3)は−数回路、(
4)はラッチ回路である。 なお2図中、同一符号は同一、ま1こは相当部分を示す
。
Claims (1)
- インターレース方式の複合ビデオ信号を受ける受像機の
同期判定回路において、同期分離回路によつて分離され
た複合ビデオ信号に含まれる垂直同期信号と水平同期信
号を入力する垂直同期期間をカウントの有効期間とする
水平同期信号をカウントするカウンタと、上記カウンタ
のカウント値を検出する一致回路と、上記垂直同期分離
回路で分離された垂直同期信号をラッチタイミングとす
る一致信号の出力をラッチするラッチ回路を備えたこと
を特徴とする同期判定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27407590A JPH04150477A (ja) | 1990-10-11 | 1990-10-11 | 同期判定回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27407590A JPH04150477A (ja) | 1990-10-11 | 1990-10-11 | 同期判定回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04150477A true JPH04150477A (ja) | 1992-05-22 |
Family
ID=17536628
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27407590A Pending JPH04150477A (ja) | 1990-10-11 | 1990-10-11 | 同期判定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04150477A (ja) |
-
1990
- 1990-10-11 JP JP27407590A patent/JPH04150477A/ja active Pending
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