KR100233373B1 - 펄스폭 변조 제어기 - Google Patents

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KR100233373B1
KR100233373B1 KR1019970023665A KR19970023665A KR100233373B1 KR 100233373 B1 KR100233373 B1 KR 100233373B1 KR 1019970023665 A KR1019970023665 A KR 1019970023665A KR 19970023665 A KR19970023665 A KR 19970023665A KR 100233373 B1 KR100233373 B1 KR 100233373B1
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    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation

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Abstract

본 발명은 펄스폭(PWM) 변조 제어기에 관한 것으로서, 외부로부터 입력되는 피드백 전압과 제1참조 전압을 입력하고 에러 전압을 발생하며 에러 전압은 피드백 전압에 반비례하는 에러 증폭기, 상기 에러 전압 및 상기 N채널 전계효과 트랜지스터로부터 출력되는 전압과 제2참조 전압을 합한 제1제어 전압을 입력하고 에러 전압과 제어 전압을 곱셈하여 제2제어 전압을 발생하며 제2제어 전압은 에러 전압에 반비례하는 배율기, 클럭 신호와 역톱니파 신호를 발생하는 오실레이터, 역톱니파 신호와 제2제어 전압을 비교하는 비교기, 셋, 리셋 및 출력 단자들을 가지며 셋 단자는 클럭 신호를 입력하고 리셋 단자는 비교기로부터 출력되는 전압을 입력하는 플립플롭, 클럭 신호 및 플립플롭으로부터 출력되는 신호를 부정논리합하는 논리 게이트를 구비하고, 전류 모드에서는 N채널 전계효과 트랜지스터로부터 소정 전압이 출력되고, 전압 모드에서는 N채널 전계효과 트랜지스터로부터 접지 전압이 출력되며, 논리 게이트로부터 출격되는 신호는 N채널 전계효과 트랜지스터를 제어함으로써 펄스폭 변조 제어기는 전류 모드에서 전압 모드로 또는 전압 모드에서 전류 모드로 용이하게 변환된다.

Description

펄스폭 변조 제어기
본 발명은 펄스폭 변조 제어기에 관한 것으로서, 특히 파워 스위칭 수단을 제어하기 위한 펄스폭 변조 제어기에 관한 것이다.
전계효과 트랜지스터가 개발된 초기에는 전계효과 트랜지스터는 집적 회로와 같이 소량의 전력이 요구되는 회로의 단락을 전기적으로 제어하기 위해 사용되었다. 그러다가 전력량이 많은 상용 전압, 예컨대 110/220볼트가 흐르는 회로에도 제어의 용이를 위해 전계효과 트랜지스터를 사용하게 되었는데 고것이 곧 전계효과 트랜지스터 스위치이다. 그리고 상기 전계효과 트랜지스터의 온(on)/오프(off)를 제어하는데 사용되는 회로 중의 하나가 펄스폭 변조 제어기이다.
제1도는 종래의 펄스폭 변조 제어기가 전류 모드로 동작할 때의 블록도이다.
제1도를 참조하면, 스위칭 수단인 N채널 전계효과 트랜지스터(13)와 두 개의 캐패시터들(Cc,Ct) 및 저항들(Rs,Rt)이 있고, 상기 N채널 전계효과 트랜지스터(13)와 상기 캐패시터들(Cc,Ct) 및 상기 저항들(Rs,Rt)에 종래의 전류 모드 펄스폭 변조 제어기(11)가 연결되어 있다.
상기 전류 모드 펄스폭 변조 제어기(11)는 에러 증폭기(21), 비교기(23), 오실레이터(25), RS 플립플롭(27), NOR 게이트(29) 및 제1 내지 제8핀들(31,32,33,34,35,36,37,38)을 구비하고 있다.
상기 펄스폭 변조 제어기에 피드백 전압(Vfb)이 인가되면 상기 에러 증폭기(21)는 상기 피드백 전압(Vfb)과 참조 전압(Vref)을 비교한다. 상기 에러 증폭기(21)에 의해 비교된 전압은 분할기(41)를 통해(1/N)배로 분할되어 상기 비교기(23)의 반전단에 인가된다. 상기 비교기(23)는 상기 저항(Rs)에 걸리는 전압(Vcs)과 상기 분할기(41)로부터 출력되는 전압을 비교한다. 상기 비교기(23)로부터 출력되는 전압에 의해 상기 RS 플립플롭(27)의 출력(
Figure kpo00002
)이 제어된다. 상기 RS 플립플롭(27)의 출력(
Figure kpo00003
)과 상기 오실레이터(25)에 의해 상기 NOR 게이트(29)의 출력이 제어된다. 상기 NOR 게이트(29)로부터 출력되는 전압에 따라 상기 N채널 전계효과 트랜지스터(13)의 온/오프가 제어된다.
제2도는 종래의 펄스폭 변조 제어기가 전압 모드로 동작할 때의 블록도이다.
종래의 펄스폭 변조 제어기가 전류 모드에서 전압 모드로 변환되기 위해서는 상기 N채널 전계효과 트랜지스터(13)의 소오스에 연결된 핀(33)은 상기 N채널 전계효과 트랜지스터(13)와는 끊어지고 그 대신 상기 캐패시터(Ct)에 연결되어야만 한다. 따라서, 종래의 펄스폭 변조 제어기(11)가 전류 모드에서 전압 모드로 변환되기 위해서는 상기 캐패시터(Ct)는 상기 펄스폭 변조 제어기(11)의 외부에 있어야만 한다.
만일 펄스폭 변조 제어기(11)의 핀 수를 감소시키기 위해서 상기 저항(Rt)과 상기 캐패시터(Ct)를 내부에 형성하게 되면 펄스폭 변조 제어기(11)는 전류 모드에서 전압 모드로 변환될 수가 없다.
또한, 전류 모드에서 동작하는 펄스폭 변조 제어기(11)는 상기 N채널 전계효과 트랜지스터(13)에 흐르는 전류를 제한하기 위해 상기 비교기(23)의 반전단에 제너 다이오드(43)를 가지고 있다. 상기 제너 다이오드(43)는 상기 비교기(23)의 반전단에 인가되는 전압을 일정하게 만들어주는 기능을 가지고 있다. 그런데 상기 캐패시터(Ct)에 축적되는 전압은 상기 제너 다이오드(43)가 제한하는 전압보다 훨씬 크다. 따라서 상기 N채널 전계효과 트랜지스터(13)의 최대 듀티 사이클(Duty Cycle)이 제한을 받게된다.
반대로, 전압 모드로 동작하는 펄스폭 변조 제어기(11)가 상기 제1도에 도시된 바와 같이 전류 모드로 동작하기 위해서는 상기 N채널 전계효과 트랜지스터(13)의 소오스에 소오스 저항(Rs)이 연결되어어야 하고, 그 다음에 상기 비교기(23)의 비반전단이 상기 캐패시터(Ct)로부터 끊어지고 상기 N채널 전계효과 트랜지스터(13)의 소오스로 연결되어야 한다. 그런대 상기 N채널 전계효과 트랜지스터(13)의 내부에 소오스 저항(Rs)이 내장되어 있다면 상기 펄스폭 변조 제어기(11)는 전압 모드에서 전류 모드로 변환되기가 어렵다.
본 발명이 이루고자하는 기술적 과제는 전륜 모드에서 전압 모드로 또는 전압 모드에서 전류 모드로 용이하게 변환될 수 있는 펄스폭 변조 제어기를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 N채널 전계효과 트랜지스터를 내장함으로써 핀 수가 감소되는 펄스폭 변조 제어기를 제공하는데 있다.
제1도는 종래의 펄스폭 변조 제어기가 전류 모드로 동작할 때의 블록도.
제2도는 종래의 펄스폭 변조 제어기가 전압 모드로 동작할 때의 블록도.
제3도는 본 발명의 제1실시예에 따른 펄스폭 변조 제어기가 전류 모드로 동작하여 파워 스위칭 수단을 제어하는 것을 설명하기 위한 도면.
제4(a)도는 상기 제3도에 도시된 신호들의 파형도.
제4(b)도는 상기 제3도에 도시된 RS 플립플롭의 입출력 신호들과 N채널 전계효과 트랜지스터의 스위칭 관계를 도시한 타이밍도.
제5도는 본 발명의 제1실시예에 따른 펄스폭 변조 제어기가 전압 모드로 동작하여 파워 스위칭 수단을 제어하는 것을 설명하기 위한 도면.
제6도는 상기 제5도에 도시된 신호들의 파형도.
제7도는 본 발명의 제2실시예에 따른 펄스폭 변조 제어기가 전류 모드로 동작하여 파워 스위칭 수단을 제어하는 것을 설명하기 위한 도면.
제8도는 상기 제7도에 도시된 신호들의 파형도.
제9도는 본 발명의 제2실시예에 따른 펄스폭 변조 제어기가 전압 모드로 동작하여 파워 스위칭 수단을 제어하는 것을 설명하기 위한 도면.
제10도는 상기 제9도에 도시된 신호들의 파형도.
상기 기술적 과제를 이루기 위하여 본 발명은, N채널 전계효과 트랜지스터를 제어하는 펄스폭 변조 제어기에 있어서, 에러 증폭기, 배율기, 오실레이터, 비교기, 플립플롭 및 논리 게이트를 구비한다.
에러 증폭기는 외부로부터 입력되는 피드백 전압과 제1참조 전압을 입력하고 에러 전압을 발생하며 상기 에러 전압은 상기 피드백 전압에 반비례한다.
배율기는 상기 에러 전압 및 상기 N채널 전계효과 트랜지스터로부터 출력되는 전압과 제2참조 전압을 합한 제1제어 전압을 입력하고 상기 에러 전압과 상기 제어 전압을 곱셈하여 제2제어 전압을 발생하며 상기 제2제어 전압은 상기 에러 전압에 반비례한다.
오실레이터는 클럭 신호와 역톱니파 신호를 발생한다.
비교기는 상기 역톱니파 신호와 상기 제2제어 전압을 비교한다.
플립플롭은 셋, 리셋 및 출력 단자들을 가지며 상기 셋 단자는 상기 클럭 신호를 입력하고 상기 리셋 단자는 상기 비교기로부터 출력되는 전압을 입력한다.
논리 게이트는 상기 클럭 신호 및 상기 플립플롭으로부터 출력되는 신호를 부정논리합한다.
전류 모드에서는 상기 N채널 전계효과 트랜지스터로부터 소정 전압이 출력되고 전압 모드에서는 상기 N채널 전계효과 트랜지스터로부터 접지 전압이 출력되며, 상기 논리 게이트로부터 출력되는 신호는 상기 N채널 전계효과 트랜지스터를 제어한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은, 제1 내지 제4핀들, 피드백 전압 분할부, 배율기, 파워 스위칭 수단, 배율기, 오실레이터, 비교기, 플립플롭, 논리 게이트, 및 구동부를 구비한다.
피드백 전압 분할부는 상기 제1핀에 연결되며 외부로부터 상기 제1핀을 통해서 입력되는 피드백 전압을 분할하여 분할 전압을 발생한다.
파워 스위칭 수단은 상기 제2핀에 일단이 연결된다.
배율기는 상기 분할 전압 및 상기 N채널 전계효과 트랜지스터로부터 출력되는 전압과 제1참조 전압을 합한 제1제어 전압을 입력하고 상기 분할 전압과 상기 제1제어 전압을 곱셈하여 제2제어 전압을 발생하며 상기 제2제어 전압은 상기 분할 전압에 반비례한다.
오실레이터는 클럭 신호와 역톱니파 신호를 발생한다.
비교기는 상기 역톱니파 신호와 상기 제2제어 전압을 비교한다.
플립플롭은 셋, 리셋 및 출력 단자들을 가지며 상기 셋 단자는 상기 클럭 신호를 입력하고 상기 리셋 단자는 상기 비교기로부터 출력되는 전압을 입력한다.
논리 게이트는 상기 클럭 신호 및 상기 플립플롭으로부터 출력되는 신호를 부정논리 합한다.
전류 모드에서는 상기 N채널 전계효과 트랜지스터로부터 소정 전압이 출력되고 전압 모드에서는 상기 N채널 전계효과 트랜지스터로부터 접지 전압이 출력되며, 상기 논리 게이트로부터 출력되는 신호는 상기 N채널 전계효과 트랜지스터를 제어한다.
상기 본 발명에 따르면, 펄스폭 변조 제어기는 전류 모드에서 전압 모드로 또는 전압 모드에서 전류 모드로 용이하게 변환되고, 또한 핀 수가 감소된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
제3도는 본 발명의 제1실시예에 따른 펄스폭 변조 제어기(111)가 전류 모드로 동작하여 파워 스위칭 수단(113)을 제어하는 것을 설명하기 위한 도면이다. 제3도를 참조하면, 파워 스위칭 수단(113) 예컨대 N채널 전계효과 트랜지스터(113)가 있고, 상기 N채널 전계효과 트랜지스터(113)의 소오스와 접지단(GND) 사이에 소오스 저항(Rs1)이 연결되어 있으며, 상기 N채널 전계효과 트랜지스터(113)의 소오스에 본 발명의 제1실시예에 따른 펄스폭 변조 제어기가 연결되어 있다. 상기 소오스 저항(Rs1)은 상기 펄스폭 변조 제어기에 소오스 전압(Vcs1)을 제공한다.
본 발명의 제1실시예에 따른 펄스폭 변조 제어기는 에러 증폭기(121), 배율기(Multiplier)(151), 비교기(123), 오실레이터(125), 플립플롭(127) 및 논리 게이트(129)를 구비한다.
상기 에러 증폭기(121)의 반전단(-)에는 외부로부터 피드백 전압(Vfb1)이 인가되고, 상기 에러 증폭기(121)의 비반전단(+)에는 제1참조 전압(Vref1)이 인가된다. 그리고, 상기 에러 증폭기(121)의 반전단(-)과 출력한 사이에 캐패시터(Cc)가 연결되어있으며, 상기 캐패시터(Cc)는 상기 에러 증폭기(121)의 출력 전압에 포함되어있는 리플(ripple)을 제거한다. 상기 에러 증폭기(121)는 상기 피드백 전압(Vfb1)과 상기 제1참조 전압(Vref1)을 비교하고 그 결과를 에러 전압(Vm2)으로서 출력한다. 만일 상기 피드백 전압(Vfb1)이 상기 제1참조 전압(Vref1)보다 높으면 상기 에러 전압(V12)은 음전압(negative voltage)이 되고, 상기 피드백 전압(Vfb1)이 상기 제1참조 전압(Vref1)보다 낮으면 상기 에러 전압(Vm2)은 양전압(positive voltage)이 된다. 즉, 에러 전압(Vm2)은 피드백 전압(Vfb1)에 반비례한다.
상기 배율기(151)는 비교기(153)와 곱셈기(155)를 구비한다. 상기 비교기(153)의 2개의 입력단들 중 하나에는 상기 에러 전압(Vm2)이 인가되고 다른 하나에는 제3참조 전압(Vref2)이 인가된다. 상기 비교기(153)는 상기 에러 전압(Vm2)과 상기 제3참조 전압(Vref2)을 비교한다. 상기 비교기(153)에서 출력되는 전압은 다음 수학식 1과 같다.
[수학식 1]
Vref2-Vm2
상기 비교기(153)에서 출력되는 전압은 에러 전압(Vm2)에 반비례한다.
상기 곱셈기(155)의 2개의 입력단들 중 하나에는 상기 비교기(153)의 출력 전압(Vref2-Vm2)이 인가되고, 다른 하나에는 상기 N채널 전계효과 트랜지스터(113)로부터 발생되는 소오스 전압(Vcs1)과 제2참조 전압(Vref3)을 합한 제1제어 전압(Vm1)이 인가된다. 제1제어 전압(Vm1)은 다음 수학식 2와 같다.
[수학식 2]
Vm1=Vcs1+Vref3
따라서, 상기 곱셈기(155)로부터 출력되는 제2제어 전압(Vm0)은 다음 수학식 3과 같다.
[수학식 3]
Vm0=K * Vm1 * (Vref2-Vm2)
여기서, 상기 K는 상기 곱셈기(155)의 이득(gain)이다. 이와 같이, 제2제어 전압(Vm0)은 에러 전압(Vm2)에 반비례한다.
상기 오실레이터(125)는 클럭 신호(CK1)와 역톱니파 신호(Vsw1)를 발생한다.
상기 클럭 신호(CK1)는 상기 논리 게이트(129)의 입력단에 인가되고 상기 역톱니파 신호(Vsw1)는 비교기(123)의 반전단(-)에 인가된다.
비교기(123)는 2개의 입력단들 즉, 반전단(-)과 비반전단(+)을 가지고 있다.
비교기(123)의 비반전단(+)에는 상기 제2제어 전압(Vm0)이 인가되고, 비교기(123)의 반전단(-)에는 역톱니파 신호(Vsw1)가 인가되므로 비교기(123)는 제2제어 전압(Vm0)과 역톱니파 신호(Vsw1)를 비교하여 그 결과를 상기 플립플롭(127)의 리셋 단자(R1)에 인가한다. 만일 제2제어 전압(Vm0)이 역톱니파 신호(Vsw1)의 전압 레벨 보다 높으면 비교기(123)의 출력 전압은 양전압이 되고, 제2제어 전압(Vm0)이 역톱니파 신호(Vsw1)의 전압 레벨보다 낮으면 비교기(123)의 출력 전압은 음전압이 된다.
플립플롭(127)으로서 제3도에서는 RS 플립플롭(127)이 사용되나 다른 플립플롭(예컨대, JK 플립플롭)을 적용할 수도 있다. 플립플롭(127)은 셋 단자(S), 리셋 단자(R) 및 출력 단자(
Figure kpo00004
)를 가지며 셋 단자(S)는 클럭 신호(CK1)를 입력하고 리셋 단자(R)는 비교기(123)로부터 출력되는 전압을 입력한다. RS 플립플롭의 진리치는 다음 표 1과 같다.
Figure kpo00005
상기 표 1에서 보는 바와 같이, RS 플립플롭(127)의 출력(
Figure kpo00006
)의 같은 RS 플립플롭(127)의 리셋 단자(R)에 인가되는 신호가 논리 하이(H)이면 논리 하이가 되고, 논리 로우(L)이면 논리 로우가 된다. 즉, 제2제어 전압(Vm0)이 양전압이면 RS 플립플롭(127)의 출력(
Figure kpo00007
)은 논리 하이가 되고, 제2제어 전압(Vm0)이 음전압이면 RS 플립플롭(127)의 출력(
Figure kpo00008
)은 논리 로우가 된다.
논리 게이트(129)의 두 입력단에는 각각 RS 플립플롭(127)의 출력(
Figure kpo00009
)과 오실레이터(125)의 클럭 신호(CK1)가 인가된다. 논리 게이트(129)로서 제3도에서는 NOR 게이트가 사용되나 다른 논리 게이트들(예컨대, OR 게이트나 NAND 게이트 등의 적절한 조합)을 적용할 수도 있다. RS 플립플롭(127)의 출력(
Figure kpo00010
)과 상기 클럭 신호(CK1) 중 어느 하나라도 논리 하이이면 논리 게이트(129)의 출력은 논리 로우가 되고, RS 플립플롭(127)의 출력(
Figure kpo00011
)과 클럭 신호(CK1)가 모두 논리 로우이면 논리 게이트(129)의 출력은 논리 하이가 된다.
제4(a)도는 상기 제3도에 도시된 신호들의 파형도이다. 제4(a)도를 참조하면, 역톱니파 신호(Vsw1)의 전압 레벨이 최대 전압(Va1)에서 0볼트로 감소하다가 제2제어 전압(Vm0)과 동일한 전압이 되는 시점(T1)에서 상기 N채널 전계효과 트랜지스터(113)는 턴온(turn-on) 상태에서 턴오프(turn-off) 상태로 전환된다. 제2제어 전압(Vm0)은 제1제어 전압(Vm1) 및 N채널 전계효과 트랜지스터(113)로부터 발생되는 소오스 전압(Vcs1)보다 높은 전압으로서 제1제어 전압(Vm1) 및 N채널 전계효과 트랜지스터(113)로부터 발생되는 소오스 전압(Vcs1)에 정비례한다. 제2참조 전압(Vref3)과 비교기(153)의 출력 전압(Vref2-Vm2)은 전압 레벨이 일정한 직류 전압으로서 비교기(153)의 출력 전압(Vref2-Vm2)이 상기 제2참조 전압(Vref3)보다 높다. 제1제어 전압(Vm1)의 최소 전압은 상기 제2참조 전압(Vref3)이다.
제4(b)도는 상기 제3도에 도시된 RS 플립플롭(127)의 입출력 신호들과 상기 N채널 전계효과 트랜지스터(113)의 스위칭 관계를 도시한 타이밍도이다. 제4(b)도를 참조하면, RS 플립플롭(127)의 리셋 단자(R)가 논리 로우인 상태에서 RS 플립플롭(127)의 셋 단자(S)가 논리 하이로 되면 RS 플립플롭(127)의 출력(
Figure kpo00012
)은 논리 로우가 되고, RS 플립플롭(127)의 셋 단자(S)가 논리 하이에서 논리 로우로 토글(toggle)되는 순간 N채널 전계효과 트랜지스터(113)는 턴온된다. 그러다가 RS 플립플롭(127)의 리셋 단자(R)가 논리 하이로 되면 RS 플립플롭(127)의 출력(
Figure kpo00013
)은 논리 로우에서 논리 하이로 토글된다. 그와 동시에 N채널 전계효과 트랜지스터(113)는 턴오프된다.
제4(a)도와 제4(b)도를 참조하여 제3도에 도시된 펄스폭 변조 제어기의 동작을 설명하기로 한다. 초기에 오실레이터(125)로부터 클럭 신호(CK1)가 논리 하이로 인에이블되었다가 논리 로우로 토글되는 순간 N채널 전계효과 트랜지스터(113)는 턴온된다. N채널 전계효과 트랜지스터(113)가 턴온된 상태에서 상기 피드백 전압(Ver)이 상기 에러 증폭기(121)의 반전단(-)에 인가되면 상기 에러 증폭기(121)로부터 에러 전압(Vm2)이 발생된다. 상기 에러 전압(Vm2)은 상기 비교기(153)로 인가되고, 그로 인하여 상기 비교기(153)로부터 상기 수학식 1에 나타낸 전압(Vref2-Vm2)이 발생된다. 상기 전압(Vref2-Vm2)은 상기 제1제어 전압(Vm1)과 함께 상기 곱셈기(155)의 입력단들에 인가되고 그로 인하여 제2제어 전압(Vm0)이 발생된다. 상기 제2제어 전압(Vm0)은 상기 오실레이터(125)로부터 발생되는 역톱니파 신호(Vsw)와 함께 상기 비교기(123)의 입력단들에 인가된다. 이 때 상기 제2제어 전압(Vm0)과 상기 역톱니파 신호(Vsw)의 전압 레벨이 같아지면 상기 비교기(123)로부터 논리 하이 레벨의 신호가 발생한다. 그러면 상기 RS 플립플롭(127)의 출력(
Figure kpo00014
)은 논리 하이가 되고 그로 인하여 상기 논리 게이트(129)의 출력은 논리 로우로 되므로 상기 N채널 전계효과 트랜지스터(113)는 턴오프된다.
상기 제2제어 전압(Vm0)과 상기 역톱니파 신호(Vsw1)의 전압 레벨이 같은 것을 수학식으로 나타내면 다음 수학식 4와 같다.
[수학식 4]
K * (Vref2-Vm2) * (Vcs1+Vre) = Va1 * (1-
Figure kpo00015
)
여기서, tn1 상기 N채널 전계효과 트랜지스터(113)가 턴온되어있는 시간을 나타내고, Tx1은 상기 N채널 전계효과 트랜지스터(113)의 듀티 사이클(Duty Cycle)을 나타낸다.
상기 수학식 4에서 가장 중요한 점은 상기 수학식 4가 입력 전압의 변동이나 부하의 변동에 제대로 동작하느냐 하는 것이다. 다시 말하면, 피드백(feedback) 구성이 제대로 이루어졌는가 하는 것과, 상기 N채널 전계효과 트랜지스터(113)의 최소 최대 턴온 타임 제어가 가능한가 하는 것이다. 먼저, 피드백 구성에 관해서 설명하면, 상기 피드백 전압(Vfb1)이 증가하면 상기 에러 전압(Vm2)이 감소하고, 그로 인하여 상기 제2제어 전압(Vm0)이 증가한다. 따라서, 상기 제2제어 전압(Vm0)과 상기 역톱니파 신호(Vsw1)의 비교 시점이 빨라져서 상기 N채널 전계효과 트랜지스터(113)의 턴온 타임이 단축된다. 반대로, 상기 피드백 전압(Vfb1)이 감소하면 상기 에러 전압(Vm2)이 증가하고, 그로 인하여 상기 제2제어 전압(Vm0)이 감소한다. 따라서, 상기 제2제어 전압(Vm0)과 상기 역톱니파 신호(Vsw1)의 비교 시점이 지연되어져서 상기 N채널 전계효과 트랜지스터(113)의 턴온 타임이 연장된다. 그러므로 피드백 구성은 잘 이루어지고 있다.
상기 N채널 전계효파 트랜지스터(113)가 턴오프되는 시점은 상기 수학식 4에서 tn1이 0이 되는 시점이므로 다음 수학식 5와 같다.
[수학식 5]
Vm0 = Vsw1(=Va1)
상기 수학식 5를 만족하기 위한 조건은 소오스 전압(Vcs1)이 0볼트로 되고, 상기 에러 전압(Vm2)은 최소로 되며, 상기 비교기(153)의 출력 전압(Vref2-Vm2)은 최대가 되는 것이다. 이것을 정리하면 다음 수학식 6과 같다.
[수학식 6]
K * (Vref2-Vm2) * Vref3 = Va1
상기 수학식 6에서 상기 N채널 전계효과 트랜지스터(113)의 최소 턴온 타임을 결정하는 인자가 제2참조 전압(Vref3)이라는 것을 알 수 있다. 그러므로 제2참조 전압(Vref3)을 정의하면 다음 수학식 7과 같다.
[수학식 7]
Figure kpo00016
크거나 같으면 상기 N채널 전계효과 트랜지스터(113)의 턴온 타임은 최소가 되고,
Figure kpo00017
보다 크거나 같으면 상기 N채널 전계효과 트랜지스터(113)의 턴온 타임은 최소가 되고, 상기 비교기(153)의 출력 전압(Vref2-Vm2)이 최소 즉, 0이 되면 상기 N채널 전계효과 트랜지스터(113)의 턴온 타임은 최대가 된다.
상술한 바와 같이 제3도에 도시된 펄스폭 변조 제어기(111)는 상기 N채널 전계효과 트랜지스터(113)의 턴온 타임을 원하는 대로 제어하고 안정된 피드백 구성을 제공하며 전류 모드에서 정상적으로 동작한다.
제5도는 본 발명의 제1실시예에 따른 펄스폭 변조 제어기(111)가 전압 모드로 동작하여 파워 스위칭 수단으로서의 N채널 전계효과 트랜지스터를 제어하는 것을 설명하기 위한 도면이다. 제5도를 참조하면, 본 발명에의 제1실시예에 따른 펄스폭 변조 제어기(111)가 전류 모드로 동작할 때나 전압 모드로 동작할 때나 펄스폭 변조 제어기(111)의 구성은 동일하다. 다만, 제3도에 도시된 펄스폭 변조 제어기(111)와 제5도에 도시된 펄스폭 변조 제어기(111)의 차이점 즉, 본 발명의 제1실시예에 따른 펄스폭 변조 제어기(111)가 전류 모드로 동작할 때와 전압 모드로 동작할 때의 차이점이라고 하면 N채널 전계효과 트랜지스터(113)의 소오스에 소오스 저항(Rs1)이 사용되느냐 되지 않느냐는 것이다. 다시 말하면, 본 발명의 제1실시예에 따른 펄스폭 변조 제어기(111)가 전류 모드로 동작할 때는 N채널 전계효과 트랜지스터(113)의 소오스에 소오스 저항(Rs1)이 사용되고, 전압 모드로 동작할 때는 N채널 전계효과 트랜지스터(113)의 소오스에 저항(Rs1)이 사용되지 않는다. 그러기 때문에 전압 모드에서는 전류 모드에서 사용되던 소오스 전압(Vcs1)이 발생되지 않는다. 따라서 본 발명의 제1실시예에 따른 펄스폭 변조 제어기(111)가 전류 모드로 동작할 때는 제2제어 전압(Vm0)은 다음 수학식 8과 같이 된다.
[수학식 8]
Vm0 = K * Vref3 * (Vref2-Vm2)
제6도는 상기 제5도에 도시된 신호들의 파형도이다. 제6도를 참조하면, 역톱니파 신호(Vsw1)의 전압 레벨이 최대 전압(Va1)에서 0볼트로 감소하다가 제2제어 전압(Vm0)과 동일한 전압이 되는 시점(T2)에서 상기 N채널 전계효과 트랜지스터(113)는 턴온 상태에서 턴오프 상태로 전환된다. 상기 제2제어 전압(Vm0)은 크기가 일정한 직류 전압으로서 제1제어 전압(Vm1) 및 비교기(153)의 전압(Vref2-Vm2)보다 높다. 상기 제1제어 전압(Vm1) 및 비교기(153)의 전압(Vref2-Vm2)도 크기가 일정한 직류 전압이다.
본 발명의 제1실시예에 따른 펄스폭 변조 제어기(111)가 전압 모드로 동작할 때도 전류 모드에서와 마찬가지로 N채널 전계효과 트랜지스터(113)의 턴온 타임은 제2제어 전압(Vm0)에 의해 결정된다. 그리고 제2제어 전압(Vm0)은 제2참조 전압(Vref3)에 의해 그 크기가 좌우된다. 제2참조 전압(Vref3)은 상기 수학식 7과 동일하다.
상술한 바와 같이 본 발명의 제1실시예에 따른 펄스폭 변조 제어기(111)가 전류 모드로부터 전압 모드로 변환될 경우 외부 부품이 추가되거나 외부 회로와의 연결 상태가 변경될 필요가 없으므로 전류 모드에서 전압 모드로의 변환이 용이하다.
제7도는 본 발명의 제2실시예에 따른 펄스폭 변조 제어기가 전류 모드로 동작하여 파워 스위칭 수단을 제어하는 것을 설명하기 위한 도면이다. 제7도를 참조하면, 본 발명의 제2실시예에 따른 펄스폭 변조 제어기(211)는 제1 내지 제4핀들(231,233,237,238), 파워 스위칭 수단(213), 소오스 저항(Rs2), 피드백 전압 분할부(261), 배율기(251), 비교기(223), 오실레이터(225), 플립플롭(227), 논리 게이트(229) 및 구동부(265)를 구비하고 있다.
상기 제1핀(231)에 상기 피드백 전압(Vfb2)이 인가되고, 상기 제3핀(237)에는 전원 전압(Vcc)이 인가되며, 상기 제4핀(238)에는 접지 전압이 인가된다.
상기 파워 스위칭 수단(213) 예컨대 N채널 전계효과 트랜지스터(213)의 드레인은 상기 제3핀에 연결되고, 상기 N채널 전계효과 트랜지스터(213)의 벌크(bulk)는 접지되며, 그 소오스는 상기 소오스 저항(Rs2)에 연결된다.
상기 소오스 저항(Rs2)에는 제1참조 전압(Vref4)을 발생하는 전원이 연결되어 있다. 즉, 상기 소오스 저항(Rs2)의 일단은 상기 제2핀에 연결되고, 그 타단은 상기 제1참조 전압(Vref4)을 발생하는 전원의 음극단에 연결된다. 상기 소오스 저항(Rs2)의 양단에 소오스 전압(Vcs2)이 나타난다.
상기 피드백 전압 분할부(261)는 상기 제1핀(231)에 인가되는 피드백 전압(Vfb2)을 분할하는 것으로서, 전류원(271)과 제1다이오드(273)와 제2다이오드(275) 및 분할기(277)로 구성된다. 상기 전류원(271)은 일정한 전류를 상기 제1다이오드(273)와 제2다이오드(275)에 공급한다. 상기 제1다이오드(273)의 캐쏘우드(Cathode)는 상기 제1핀(231)에 연결되고, 그 애노우드(Anode)는 상기 전류원(271)에 연결된다. 상기 제2다이오드(275)의 애노우드는 상기 제1다이오드(273)의 애노우드에 연결되고, 그 캐쏘우드는 상기 분할기(277)의 입력단에 연결된다.
상기 분할기(277)는 상기 제2다이오드(275)로부터 출력되는 전압을(1/N)배 분할하는 것으로서, 상기 분할기(277)의 출력단으로부터 분할 전압(Vm5)이 발생된다.
상기 배율기(151)는 비교기(253)와 곱셈기(255)를 구비한다. 상기 비교기(253)의 2개의 입력단들 중 하나에는 상기 분할 전압(Vm5)이 인가되고 다른 하나에는 제2참조 전압(Vref5)이 인가된다. 따라서 상기 비교기(253)는 상기 분할 전압(Vm5)과 상기 제2참조 전압(Vref5)을 비교한다. 상기 비교기(253)에서 출력되는 전압은 다음 수학식 9와 같다.
[수학식 9]
Vref5-Vm5
이와 같이, 비교기(253)로부터 출력되는 전압은 분할 전압(Vm5)에 반비례한다.
상기 곱셈기(255)의 2개의 입력단들 중 하나에는 상기 비교기(253)의 출력 전압(Vref5-Vm5)이 인가되고, 다른 하나에는 제1제어 전압(Vm4)이 인가된다. 상기 제1제어 전압(Vm4)은 다음 수학식 10과 같다.
[수학식 10]
Vm4 = Vcs2 + Vref4
따라서, 상기 곱셈기(255)로부터 출력되는 제2제어 전압(Vm3)은 다음 수학식 11과 같다.
[수학식 11]
Vm3 = K * Vm4 * (Vref5-Vm5)
여기서, K는 상기 곱셈기(255)의 이득이다. 이와 같이, 제2제어 전압(Vm3)은 분할 전압(Vm5)에 반비례한다.
상기 오실레이터(225)는 클럭 신호(CK2)와 역톱니파 신호(Vsw2)를 발생한다.
상기 클럭 신호(CK2)는 상기 논리 게이트(229)의 입력단에 인가되고 상기 역톱니파 신호(Vsw2)는 상기 비교기(223)의 반전단(-)에 인가된다.
상기 비교기(223)는 2개의 입력단들 즉, 반전단(-)과 비반전단(+)을 가지고 있다. 상기 비교기(223)의 비반전단(+)에는 상기 제2제어 전압(Vm3)이 인가되고, 상기 비교기(223)의 반전단(-)에는 상기 역톱니파 신호(Vsw2)가 인가되므로 상기 비교기(223)는 상기 제2제어 전압(Vm3)과 상기 역톱니파 신호(Vsw2)를 비교하여 그 결과를 상기 플립플롭(227)의 리셋 단자(R2)에 인가한다. 만일 상기 제2제어 전압(Vm3)이 상기 역톱니파 신호(Vsw2)의 전압 레벨보다 높으면 상기 비교기(223)의 출력 전압은 양전압이 되고, 상기 제2제어 전압(Vm3)이 상기 역톱니파 신호(Vsw2)의 전압 레벨보다 낮으면 상기 비교기(223)의 출력 전압은 음전압이 된다.
플립플롭(227)으로서 제7도에서는 RS 플립플롭(227)이 사용되나 다른 플립플롭(예컨대, JK 플립플롭)을 적용할 수도 있다. RS 플립플롭(227)의 진리치는 상기 표 1과 같다. 플립플롭(227)은 셋 단자(S2), 리셋 단자(R2) 및 출력 단자를 가지며 셋 단자(S2)는 클럭 신호(CK2)를 입력하고 리셋 단자(R2)는 비교기(223)로부터 출력되는 전압을 입력한다.
상기 표 1에서 보는 바와 같이, RS 플립플롭(227)의 출력(
Figure kpo00018
)의 값은 상기 RS 플립플롭(227)의 리셋 단자(R2)에 인가되는 신호가 논리 하이(H)이면 논리 하이가 되고, 논리 로우(L)이면 논리 로우가 된다. 즉, 상기 비교기(223)의 출력 전압이 양전압이면 상기 RS 플립플롭(227)의 출력(
Figure kpo00019
)은 논리 하이가 되고, 상기 비교기(223)의 출력 전압이 음전압이면 상기 RS 플립플롭(227)의 출력(
Figure kpo00020
)은 논리 로우가 된다.
상기 논리 게이트(229)의 두 입력단에는 각각 상기 RS 플립플롭(227)의 출력(
Figure kpo00021
)과 상기 오실레이터(225)의 클럭 신호(CK2)가 인가된다. 논리 게이트(229)로서 제7도에서는 NOR 게이트(229)가 사용되나 다른 논리 게이트들(예컨대, OR 게이트나 NAND 게이트의 적절한 조합)을 적용할 수도 있다. RS 플립플롭(227)의 출력(
Figure kpo00022
)과 상기 클럭 신호(CK2) 중 어느 하나라도 논리 하이이면 상기 논리 게이트(229)의 출력은 논리 로우가 되고, 상기 RS 플립플롭(227)의 출력(
Figure kpo00023
)과 상기 클릭 신호(CK2)가 모두 논리 로우이면 상기 논리 게이트(229)의 출력은 논리 하이가 된다.
제8도는 상기 제7도에 도시된 신호들의 파형도이다. 제8도를 참조하면, 역톱니파 신호(Vsw2)의 전압 레벨이 최대 전압(Va2)에서 0볼트로 감소하다가 제2제어 전압(Vm3)과 동일한 전압이 되는 시점(73)에서 상기 N채널 전계효과 트랜지스터(213)는 턴온 상태에서 턴오프 상태로 전환된다. 상기 제2제어 전압(Vm3)은 제1제어 전압(Vm4) 및 상기 N채널 전계효과 트랜지스터(213)로부터 발생되는 소오스 전압(Vcs2)보다 높은 전압으로서 상기 제1제어 전압(Vm4) 및 상기 소오스 전압(Vcs2)에 정비례한다. 상기 제1참조 전압(Vref4)과 상기 비교기(253)의 출력 전압(Vref5-Vm5)은 전압 레벨이 일정한 직류 전압으로서 상기 비교기(253)의 출력 전압(Vref5-Vm5)이 상기 제1참조 전압(Vref4)보다 높다. 상기 제1제어 전압(Vm4)의 최소 전압은 상기 제1참조 전압(Vref4)이다.
제8도를 참조하여 제7도에 도시된 펄스폭 변조 제어기(211)의 동작을 설명하기로 한다. 초기에 상기 오실레이터(225)로부터 클럭 신호(CK2)가 논리 하이로 인에이블되었다가 논리 로우로 토글되는 순간 상기 N채널 전계효과 트랜지스터(213)는 턴온된다. 상기 N채널 전계효과 트랜지스터(213)가 턴온된 상태에서 상기 피드백 전압(Vfb2)이 상기 제1핀(231)에 인가되면, 상기 피드백 전압(Vfb2)은 상기 분할기(277)에 의해(1/N)배 분할된 다음 분할 전압(Vm5)으로서 발생된다. 상기 분할 전압(Vm5)은 상기 비교기(253)로 인가되고, 상기 비교기(253)로부터 상기 수학식 9에 나타낸 전압(Vref5-Vm5)이 발생된다. 상기 전압(Vref5-Vm5)은 상기 제1제어 전압(Vm4)과 함께 상기 곱셈기(255)의 입력단들에 인가되고, 상기 곱셈기(255)의 출력단으로부터 제2제어 전압(Vm3)이 발생된다. 상기 제2제어 전압(Vm3)은 상기 오실레이터(225)로부터 발생되는 역톱니파 신호(Vsw2)와 함에 상기 비교기(223)의 입력단들에 인가된다. 이 때 상기 제2제어 전압(Vm3)과 상기 역톱니파 신호(Vsw2)의 전압 레벨이 같아지면 상기 비교기(223)로부터 논리 하이 레벨의 신호가 발생한다.
그러면 상기 RS 플립플롭(227)의 출력(
Figure kpo00024
)은 논리 하이가 되고 그로 인하여 상기 논리 게이트(229)의 출력은 논리 로우로 되므로 상기 N채널 전계효과 트랜지스터(213)는 턴오프된다.
상기 제2제어 전압(Vm3)과 상기 역톱니파 신호(Vsw2)의 전압 레벨이 같은 것을 수학식으로 나타내면 다음 수학식 12와 같다.
[수학식 12]
K * (Vref5-Vm5) * (Vcs2+Vref4) = Va2 * (
Figure kpo00025
)
여기서, tn2는 상기 N채널 전계효과 트랜지스터(213)가 턴온되어 있는 시간을 나타내고, Tx2는 상기 N채널 전계효과 트랜지스터(213)의 듀티 사이클을 나타낸다.
상기 수학식 12에서 가장 중요한 점은 상기 수학식 12가 상기 피드백 전압(Vfb2)의 변동이나 부하의 변동에 제대로 동작하느냐 하는 것이다. 다시 말하면, 피드백 구성이 제대로 이루어졌는가 하는 것과, 상기 N채널 전계효과 트랜지스터(213)의 최소 최대 턴온-타임 제어가 가능한가 하는 것이다. 먼저, 피em백 구성에 관해서 설명하면, 상기 피드백 전압(Vfb2)이 증가하면 상기 분할 전압(Vm5)이 감소하고, 그로 인하여 상기 제2제어 전압(Vm3)이 증가한다. 따라서, 상기 제2제어 전압(Vm3)과 상기 역톱니파 신호(Vsw2)의 비교 시점이 빨라져서 상기 N채널 전계효과 트랜지스터(213)의 턴온 타임이 단축된다. 반대로, 상기 피드백 전압(Vfb2)이 감소하면 상기 분할 전압(Vm5)이 증가하고, 그로 인하여 상기 제2제어 전압(Vm3)이 감소한다. 따라서, 상기 제2제어 전압(Vm3)과 상기 역톱니파 신호(Vsw2)의 비교 시점이 지연되어져서 상기 N채널 전계효과 트랜지스터(213)의 턴온 타임이 연장된다. 그러므로 피드백 구성은 잘 이루어지고 있다.
상기 N채널 전계효과 트랜지스터(213)가 턴오프되는 시점은 상기 수학식 12에서 tn2가 0이 되는 시점이므로 다음 수학식 13과 같이 표현된다.
[수학식 13]
Vm3 = Vsw2( = Va2)
상기 수학식 13을 만족하기 위한 조건은 소오스 전압(Vcs2)이 0볼트로 되고, 상기 분할 전압(Vm5)은 최소로 되며, 상기 비교기(253)의 출력 전압(Vref5-Vm5)은 최대가 되는 것이다. 이것을 정리하면 다음 수학식 14와 같다.
[수학식 14]
K * (Vref5 - Vm5) * Vref4 = Va2
상기 수학식 14에서 상기 N채널 전계효과 트랜지스터(213)의 최소 턴온 타임을 결정하는 인자가 제1참조 전압(Vref4)이라는 것을 알 수 있다. 그러므로 제1참조 전압(Vref4)을 정의하면 다음 수학식 15와 같다.
[수학식 15]
Figure kpo00026
상기 수학식 15에 의하면 제1참조 전압(Vref4)이
Figure kpo00027
보다 크거나 같으면 상기 N채널 전계효과 트랜지스터(213)의 턴온 타임은 최소가 되고, 상기 비교기(253)의 출력 전압(Vref5-Vm5)이 최소 즉 0이 되면 상기 N채널 전계효과 트랜지스터(213)의 턴온 타임은 최대가 된다.
상술한 바와 같이 제7도에 도시된 펄스폭 변조 제어기(211)는 상기 N채널 전계효과 트랜지스터(213)의 턴온 타임을 원하는 대로 제어하고 안정된 피드백 구성을 제공하며 전류 모드에서 정상적으로 동작한다.
제9도는 본 발명의 제2실시예에 따른 펄스폭 변조 제어기(211)가 전압 모드로 동작하여 파워 스위칭 수단을 제어하는 것을 설명하기 위한 도면이다. 제9도를 참조하면, 본 발명의 제2실시예에 따른 펄스폭 변조 제어기(211)가 전류 모드로 동작할 때나 전압 모드로 동작할 때나 펄스폭 변조 제어기(211)의 구성은 동일하다. 다만, 제7도에 도시된 펄스폭 변조 제어기(211)와 제9도에 도시된 펄스폭 변조 제어기(211)의 차이점 즉, 본 발명의 제2실시예에 따른 펄스폭 변조 제어기(211)가 전류 모드로 동작할 때와 전압 모드로 동작할 때의 차이점이라고 하면 상기 N채널 전계효과 트랜지스터(213)의 소오스에 소오스 저항(Rs2)이 사용되느냐 되지않느냐는 것이다. 다시 말하면, 본 발명의 제2실시예에 따른 펄스폭 변조 제어기(211)가 전류 모드로 동작할 때는 N채널 전계효과 트랜지스터(213)의 소오스에 소오스 저항(Rs2)이 사용되고, 전압 모드로 동작할 때는 N채널 전계효과 트랜지스터(213)의 소오스에 상기 소오스 저항(Rs2)이 사용되지 않는다. 그러기 때문에 전압 모드에서는 전류 모드에서 사용되던 소오스 전압(Vcs2)이 발생되지 않고 접지 전압이 발생한다. 따라서 본 발명의 제2실시예에 따른 펄스폭 변조 제어기(211)가 전류 모드로 동작할 때는 제2제어 전압(Vm3)은 다음 수학식 16과 같이 된다.
[수학식 16]
Vm3 = K * Vref4 * (Vref5-Vm5)
제10도는 상기 제9도에 도시된 신호들의 파형도이다. 제10도를 참조하면, 역톱니파 신호(Vsw2)의 전압 레벨이 최대 전압(Va2)에서 0볼트로 감소하다가 제2제어 전압(Vm3)과 동일한 전압이 되는 시점(T4)에서 상기 N채널 전계효과 트랜지스터(213)는 턴온 상태에서 턴오프 상태로 전환된다. 상기 제2제어 전압(Vm3)은 크기가 일정한 직류 전압으로서 제1제어 전압(Vm4) 및 비교기(253)의 전압(Vref5-Vm5)보다 높다. 상기 제1제어 전압(Vm4) 및 비교기(253)의 전압(Vref5-Vm5)도 크기가 일정한 직류 전압이다.
본 발명의 제2실시예에 따른 펄스폭 변조 제어기(211)가 전압 모드로 동작할 때도 전류 모드에서와 마찬가지로 N채널 전계효과 트랜지스터(213)의 턴온 타임은 제2제어 전압(Vm3)에 의해 결정된다. 그리고 제2제어 전압(Vm3)은 제1참조 전압(Vref4)에 의해 그 크기가 좌우된다. 제1참조 전압(Vref4)은 상기 수학식 15와 동일하다.
상술한 바와 같이 본 발명의 제2실시예에 따른 펄스폭 변조 제어기(211)가 전류 모드로부터 전압 모드로 변환될 경우 외부 부품이 추가되거나 내부 회로의 연결 상태가 변경될 필요가 없으므로 전류 모드에서 전압 모드로의 변환이 용이하다. 또한, N채널 전계효과 트랜지스터(213)를 내장함으로써 핀 수가 4개(231,233,237,238)로 감소된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따른 펄스폭 변조 제어기는 전류 모드에서 전압 모드로 전환이 용이하다. 또한, N채널 전계효과 트랜지스터(213)를 내장함으로써 핀 수가 4개로 감소된다.

Claims (13)

  1. N채널 전계효과 트랜지스터를 제어하는 펄스폭 변조 제어기에 있어서, 외부로부터 입력되는 피드백 전압과 제1참조 전압을 입력하고 에러 전압을 발생하며 상기 에러 전압은 상기 피드백 전압에 반비례하는 에러 증폭기; 상기 에러 전압 및 상기 파워 N채널 전계효과 트랜지스터로부터 출력되는 전압과 제2참조 전압을 합한 제1제어 전압을 입력하고 상기 에러 전압과 상기 제어 전압을 곱셈하여 제2제어 전압을 발생하며 상기 제2제어 전압은 상기 에러 전압에 반비례하는 배율기; 클럭 신호와 역톱니파 신호를 발생하는 오실레이터; 상기 역톱니파 신호와 상기 제2제어 전압을 비교하는 비교기; 셋, 리셋 및 출력 단자들을 가지며 상기 셋 단자는 상기 클럭 신호를 입력하고 상기 리셋 단자는 상기 비교기로부터 출력되는 전압을 입력하는 플립플롭; 상기 클럭 신호 및 상기 플립플롭으부터 출력되는 신호를 부정논리합하는 논리 게이트를 구비하고, 전류 모드에서는 상기 N채널 전계효과 트랜지스터로부터 소정 전압이 출력되고 전압 모드에서는 상기 N채널 전계효과 트랜지스터로부터 접지 전압이 출력되며, 상기 논리 게이트로부터 출력되는 신호는 상기 N채널 전계효과 트랜지스터를 제어하는 것을 특징으로 하는 펄스폭 변조 제어기.
  2. 제1항에 있어서, 상기 배율기는 상기 에러 전압과 제3참조 전압을 비교하는 다른 비교기; 및 상기 다른 비교기로부터 출력되는 전압 및 상기 제1제어 전압을 곱하는 곱셈기를 구비하는 것을 특징으로 하는 펄스폭 변조 제어기.
  3. 제1항에 있어서, 상기 플립플롭은 RS 플립플롭인 것을 특징으로 하는 펄스폭 변조 제어기.
  4. 제1항에 있어서, 상기 논리 게이트는 NOR 게이트인 것을 특징으로 하는 펄스폭 변조 제어기.
  5. 제1항에 있어서, 상기 에러 증폭기의 입력단들 중 상기 피드백 전압이 인가되는 입력단과 상기 에러 증폭기의 출력단 사이에 연결되어서 상기 에러 전압에 포함된 리플을 제거하는 캐패시터를 더 구비하는 것을 특징으로 하는 펄스폭 변조 제어기.
  6. 제1항에 있어서, 상기 에러 증폭기의 반전단에 상기 피드백 전압이 인가되고 상기 에러 증폭기의 비반전단에 상기 제1참조 전압이 인가되는 것을 특징으로 하는 펄스폭 변조 제어기.
  7. 외부로부터 전원 전압과 접지 전압이 인가되는 핀들을 포함하는 제1 내지 제4핀들; 상기 제1핀에 연결되며 외부로부터 상기 제1핀을 통해서 입력되는 피드백 전압을 분할하여 분할 전압을 발생하는 피드백 전압 분할부; 상기 제2핀에 일단이 연결된 N채널 전계효과 트랜지스터; 상기 분할 전압 및 상기 N채널 전계효과 트랜지스터로부터 출력되는 전압과 제1참조 전압을 합한 제1제어 전압을 입력하고 상기 분할 전압과 상기 제1제어 전압을 곱셈하여 제2제어 전압을 발생하며 상기 제2제어 전압은 상기 분할 전압에 반비례하는 배율기; 클럭 신호와 역톱니파 신호를 발생하는 오실레이터; 상기 역톱니파 신호와 상기 제2제어 전압을 비교하는 비교기; 셋, 리셋 및 출력 단자들을 가지며 상기 셋 단자는 상기 클럭 신호를 입력하고 상기 리셋 단자는 상기 비교기로부터 출력되는 전압을 입력하는 플립플롭; 상기 클럭 신호 및 상기 플립플롭으로부터 출력되는 신호를 부정논리합하는 논리 게이트를 구비하고, 전류 모드에서는 상기 N채널 전계효과 트랜지스터로부터 소정 전압이 출력되고 전압 모드에서는 상기 N채널 전계효과 트랜지스터로부터 접지 전압이 출력되며, 상기 논리 게이트로부터 출력되는 신호는 상기 N채널 전계효과 트랜지스터를 제어하는 것을 특징으로 하는 펄스폭 변조 제어기.
  8. 제7항에 있어서, 상기 배율기는 상기 분할 전압과 제2참조 전압을 비교하는 다른 비교기; 및 상기 다른 비교기로부터 출력되는 전압 및 상기 제1제어 전압을 곱하는 곱셈기를 구비하는 것을 특징으로 하는 펄스폭 변조 제어기.
  9. 제7항에 있어서, 상기 플립플롭은 RS 플립플롭인 것을 특징으로 하는 펄스폭 변조 제어기.
  10. 제7항에 있어서, 상기 논리 게이트는 NOR 게이트인 것을 특징으로 하는 펄스폭 변조 제어기.
  11. 제7항에 있어서, 상기 피드백 전압 분할부는 전류원; 상기 전류원에 애노우드가 연결되고 상기 제1핀에 캐쏘우드가 연결된 제1다이오드; 상기 제1다이오드의 애노우드에 애노우드가 연결된 제2다이오드; 및 상기 제2다이오드의 캐쏘우드에 입력단이 연결되어 상기 피드백 전압을 (1/N)배 분할하여 상기 분할 전압을 출력하는 분할기를 구비하는 것을 특징으로 하는 펄스폭 변조 제어기.
  12. 제7항에 있어서, 상기 펄스폭 변조 제어기가 전류 모드로 동작할 경우 상기 N채널 전계효과 트랜지스터와 외부로부터 접지 전압이 인가되는 제3핀 사이에 연결된 저항에 의해 상기 소정 전압이 발생하는 것을 특징으로 하는 펄스폭 변조 제어기.
  13. 제7항에 있어서, 상기 논리 게이트와 상기 N채널 전계효과 트랜지스터 사이에 연결되어 상기 N채널 전계효과 트랜지스터를 구동하는 구동부를 더 구비하는 것을 특징으로 하는 펄스폭 변조 제어기.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100511069B1 (ko) * 1998-11-27 2005-10-26 페어차일드코리아반도체 주식회사 전압 제어와 전류 제어가 복합된 펄스폭 변조 회로
FR2791198B1 (fr) * 1999-03-16 2001-06-15 St Microelectronics Sa Procede et dispositif de generation d'un signal impulsionnel a impulsions de largeur modulable
DE60112749D1 (de) * 2000-04-24 2005-09-22 Huawei Tech Co Ltd Verzögerungstaktimpulsbreiteneinstellschaltung für zwischenfrequenz oder hochfrequenz
US6943556B2 (en) * 2003-06-30 2005-09-13 Intel Corporation High-speed duty cycle test through DC measurement using a combination of relays
US8330443B2 (en) * 2008-03-10 2012-12-11 Osram Ag Circuit arrangement and method for controlling power converters
US8575908B2 (en) * 2008-09-24 2013-11-05 Intersil Americas LLC Voltage regulator including constant loop gain control
CN102437839A (zh) * 2011-11-22 2012-05-02 电子科技大学 一种pwm控制器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5045991A (en) * 1989-12-28 1991-09-03 Sundstrand Corporation Unity power factor AC/DC converter
US5452198A (en) * 1994-02-09 1995-09-19 Sundstrand Corporation Apparatus and method for A/C voltage sensing
US5894243A (en) * 1996-12-11 1999-04-13 Micro Linear Corporation Three-pin buck and four-pin boost converter having open loop output voltage control

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