KR100233332B1 - 비휘발성 반도체메모리소자의 제조방법 - Google Patents
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Abstract
콘택트플러그에 의해 서로 전기적으로 접속된 1개의 트랜지스터와 1개의 강유전체 커패시터를 가진 비휘발성 반도체메모리 소자를, 트랜지스터를 형성하고; 적어도 상부면부분이 산화티탄막으로 된 층간절연막을 형성하고; 커패시터 하부전극을 형성하며; 커패시터 절연막과 커패시터 상부전극을 형성함에 의해 제조하는 방법에 있어서, 상기 하부전극형성 단계는; 상기 산화티탄막상에 질화티탄막과 백금막을 퇴적하는 단계; 백금을 포함하는 물질의 퇴적을 억제하기에 적합한 제1에칭가스로써 상기 백금막을 에칭하는 단계; 및 상기 산화티탄막에 대한 에칭 선택비가 큰 제2에칭가스로써 상기 질화티탄막을 에칭하는 단계를 포함한다.
Description
1개의 트랜지스터/1개의 커패시터 구성을 가지며 강유전체 비휘발성 메모리 소자의 제조를 위해 고집적화에 적합한 적층형 커패시터 메모리셀이 제안되었다(IEDM94, pp.843-846). 제2도에 도시된 바와같이, 상기 비휘발성 반도체메모리소자는 선택 트랜지스터의 소스/드레인 확산층(24)상에 형성된 폴리실리콘 플러그(26), 및 폴리실리콘 플러그(26)의 상부에 형성되어 백금(Pt)막(상부전극)(32), PZT(lead titanate zirconate, PbZrxTix-1O3)막(29), Pt막(28) 및 질화티탄(Tin)막(27)(Pt막(28)과 TiN막(27)이 하부전극을 구성함)을 갖는 커패시터를 포함한다.
PZT막(29)과 하부전극 형성후에 층간절연막(SiO2막(31)/TiO2막(30))이 형성된다. 그후, PZT막(29)상의 층간절연막(30,31)에 콘택트홀이 형성되고, 이어서 상부전극(32)이 형성된다. 이 경우에, 커패시터의 유효면적은 상부전극과 PZT막과의 콘택트면적과 동일하게 되어, 콘택트홀과 하부전극의 오버랩 및 하부전극과 상부전극의 오버랩부분의 마진이 필요하게 된다. 이 결과로 커패시터 사이즈가 증대된다.
제2도에서, 참조부호(21,22,23,25)는 각각 실리콘기판, 게이트절연막, 게이트전극 및 BPSG막을 나타낸다.
커패시터의 사이즈를 감소시키기 위해서는, 하부전극(Pt막/TiN막)을 형성한 다음 상부전극(Ptakr)과 강유전체막(PZT막)을 동시에 가공할 필요가 있다. Pt막이 상부전극 및 드라이브선을 겸하여 작용하는 경우에, 비저항이 높은(통상 10μΩcm)드라이브선의 폭이 고집적화 및 소자의 사이즈축소를 위해 감소되기 때문에 드라이브선 구동시의 지연이 문제가 된다. 따라서, 드라이브선(Pt막)에 Al등의 저저항재료의 막을 부착시키는 것이 필수적이다.
제3도에 따르면, 상부전극과 강유전체막을 동시에 가공하는 1개의 트랜지스터/1개의 커패시터형 반도체메모리소자의 제2 제조공정이 도시되어 있다.
먼저, 실리콘기판(41)상에 게이트절연막(42)을 통해 형성된 게이트전극(43), 및 그 게이트전극(43)과 자기정합적으로 형성된 소스/드레인확산영역(44)을 갖는 MOS 트랜지스터가 형성된다. 다음, 상기 기판상에 층간절연막(45a)과 확산방지막(45b)이 형성된다(제3(a)도)).
그후, 마스크(도시안됨)를 이용하여 층간절연막( 45a)과 확산방지막(45b)이 에칭되어 MOS 트랜지스터의 소스확산영역(44)상에 콘택트홀을 형성한다. 그후, 콘택트홀을 포함하는 기판의 전면에 폴리실리콘을 퇴적하여, CMP(Chemical mechanical polishing)법에 의해 에치백함으로써 콘택트플러그(46)를 형성한다.
다음, 스퍼터링법에 의해 상기 기판상에 하부전극재료(Pt/Tin막)를 퇴적하여, 염소계가스 또는 불곳계가스로 에칭함으로써 하부전극(Pt/Tin막)(47)을 형성한다(제3(c)도)).
이어서, 상기 기판상에 PZT 및 상부전극재료(Pt)를 퇴적한 다음, 마스크(도시안됨)로써 피복하고, 염소계가스 또는 불소계가스를 이용하여 동시에 패터닝한다. 따라서, 드라이브선으로 작용하는 상부전극(49) 및 커패시터절연막으로 작용하는 PZT막(48)이 형성된다. 이때, 에칭시의 마진을 충분하게 확보하기 위해 상부전극(49)과 PZT막(48)이 하부전극(47)과 오버랩되도록 형성된다(제3(d)도)).
다음, CVD법에 의해 실리콘산화막(50)이 형성된후, 비트선(51)이 형성된다(제3(e)도)). 전술한 방식으로 제조된 메모리셀을 이용하여 형성될 회로의 구성이 제4도에 도시된다. 각 메모리셀의 상부전극(49)이 공통드라이브선으로 작용하기 때문에, 독출 또는 기입동작시의 인접한 셀에 대한 디스터번스(disturbance)가 방지될 수 있어서, 상부전극을 접속하기 위한 별도의 드라이브선을 형성할 필요가 없다. 제4도에서 참조부호들(DL,BL,WL,52)은 각각 드라이브선, 비트선, 워드선 및 드라이브선 구동회로를 나타낸다.
제3(e)도에 도시된 메모리셀의 하부전극(47), 상부전극(49) 및 PZT막(48)이 염소계가스 또는 불소계가스로 에칭함에 의해 형성되므로, 상기한 에칭시에(강유전체 PZT막(48)과 층간절연막(45a)의 직접적인 접촉을 방지하도록 작용하는) 확산방지막(45b)이 제거될 수 있다. 따라서, 강유전체막의 열화 및 분리를 방지할 수 없다.
상부전극이 Pt로 형성되므로, 배선저항을 감소시키기가 어려워서, 드라이브선의 구동시에 신호전달지연이 발생될 수 있다. 제2도에 도시된 구성의 메모리셀에서, 하부전극(28)으로 된 Pt막상에 먼저 강유전체막(29)이 형성된 다음 강유전체막과 하부전극(28)이 동시에 가공되기 때문에, 강유전체막이 평탄하거나 또는 단차가 발생되지 않는다. 그러나, 제3(e)도에 도시된 구성의 메모리셀에서는, 상부전극(49)과 강유전체막(48)이 하부전극(47)을 완전 피복하게 된다. 이로써 강유전체재료가 단차를 갖는 하부전극(Pt막/TiN막)(47)상에 퇴적되어야 함으로써, 강유전체막(48)을 균일하게 형성하기 어렵다.
또한, 하부전극(47)으로 된 Pt막과 폴리실리콘 콘택트플러그(46)가 용이하게 반응하므로, 상기 폴리실리콘 콘택트플러그로의 Pt의 확산을 방지하기 위해서는 TiN막이 적어도 2000Å정도의 두께를 가져야 한다. 이로써 하부전극의 단차를 감소시키기가 어렵게 되어, 하부전극에 대한 PZT막의 피복을 열화시킨다.
PZT등의 강유전체막 및 SiO2등으로 된 하지 층간절연막과의 반응을 방지하도록 TiO2등의 확산방지막의 형성이 필요해진다. TiO2막이 균일하게 형성되어야, 플러그의 평탄화를 유지할 수 있다. 또한, 하부전극의 가공중에 TiO2확산방지막의 제거를 방지하기 위해서는, TiN막과 TiO2막 사이의 에칭 선택비를 증가시키는 것이 필수적이다.
드라이브선의 저항을 감소시키도록, Al등의 저저항재료의 막이 드라이브선에 부착되어야 한다. 그러나, Al/TiN/Pt/PZT 다층막을 고정확도로 가공하는 것은 어려운 일이다.
제1(a)도 내지 제1(f)도는 본 발명의 일실시예에 따른 비휘발성 반도체메모리소자의 제조공정을 나타내는 단면도들.
제2도는 종래의 비휘발성 반도체메모리소자의 구성을 나타낸 단면도.
제3(a)도 내지 제3(e)도는 종래의 다른 비휘발성 반도체메모리소자의 제조공정을 나타낸 단면도들. 및
제4도는 제3(a)도 내지 제3(e)도에 도시된 제조공정에 따라 제조된 메모리셀의 회로구성도이다.
본 발명은, 콘택트플러그에 의해 서로 전기적으로 접속된 1개의 트랜지스터와 1개의 강유전체 커패시터를 가진 비휘발성 반도체메모리 소자를, 트랜지스터를 형성하고; 적어도 상부면부분이 산화티탄막으로 된 층간절연막을 형성하고; 커패시터 하부전극을 형성하며; 커패시터 절연막과 커패시터 상부전극을 형성함에 의해 제조하는 방법에 있어서, 상기 하부전극형성 단계는 ; 상기 산화티탄막상에 질화티탄막과 백금막을 퇴적하는 단계; 백금을 포함하는 물질의 퇴적을 억제하기에 적합한 에칭가스로써 상기 백금막을 에칭하는 단계; 및 상기 산화티탄막에 대한 에칭선택비가 큰 에칭가스로써 상기 질화티탄막을 에칭하는 단계를 포함하는 비휘발성 반도체메모리소자의 제조방법을 제공한다.
본 발명에 따르면, 비휘발성 반도체메모리소자를 제조하기 위한 상기 공정은 다음 단계들에 따라 실행될 수 있다. 상기 공정에 따르면, 메모리소자의 셀크기를 축소시킬 수 있어서 고집적화를 실현할 수 있다.
먼저, 반도체기판에 한쌍의 확산층들을 형성하고 그 반도체기판상에 공지된 방법으로 게이트절연막과 게이트전극을 형성함에 의해 트랜지스터를 형성한다. 커패시터를 형성하기 전에, 트랜지스터상에 층간절연막이 형성된다. 상기 층간절연막은 SiO2, SiN, NSG, BPSG등으로 된 단층막 또는 적층막의 표면에 TiO2막을 형성하거나, 또는 TiO2로 된 단층막으로 됨이 바람직하다. 층간절연막의 두께는, 평탄화가 실현되고, 그 층간절연막의 상하에 형성되는 소자의 절연을 충분히 보장할 수 있다면 특히 한정되지는 않지만, 약 500-2000Å정도가 바람직하다. 층간절연막은 CVD 또는 스퍼터등의 공지된 방법에 의해 형성될 수 있다.
다음, 반도체기판으로 연장하는 콘택트홀을 층간절연막으로 개방되도록 형성한 다음, 그 콘택트홀내에 콘택트플러그가 형성된다. 콘택트홀은 포토리소그라피공정, CF4/CHF3를 이용한 드라이에칭법 또는 웨트에칭법등의 공지된 방법에 의해 형성될 수 있다. 콘택트플러그는 콘택트홀을 포함하는 층간절연막의 표면상에 도전막을 형성한 다음, 예컨대 CMP법에 의해 층간절연막의 표면이 노출될 정도로 상기 도전막을 에치백함에 의해 형성될 수 있다. 콘택트플러그의 특정 도전재료의 예로는 텅스텐, TiN 및 n+폴리실리콘등이 있다. 또한, 콘택트플러그 및 층간절연막 또는 반도체기판 사이에 티탄, 질화티탄, Ta/Tan, Ta/TaSiN, 및 Ti/SiN등의 단층막 또는 적층막이 배리어금속으로서 개재될 수 있다. 콘택트플러그는 질화티탄/Ti 배리어금속층 및 상기 층에 매립된 텅스텐코어로 구성됨이 바람직하다. 이 경우에, 콘택트플러그는 콘택트홀을 포함하는 층간절연막위에 티탄, 질화티탄 및 텅스텐막을 퇴적시켜 층간절연막이 노출될 정도로 CMP법에 의해 상기 3개의 막들을 에치백함에 의해 형성될 수 있다.
또한, 콘택트플러그를 포함하는 층간절연막상에 질화티탄막 및 Pt막이 차례로 퇴적된다. 상기 막들은 PVD, CVD 또는 스퍼터법등의 공지된 방법에 의해 형성될 수 있다. 그 막들의 전체두께는 특히 한정되지는 않지만, 약 500-2000Å정도가 바람직하다.
다음, 질화티탄막 및 Pt막을 소정 형상으로 패터닝하여 커패시터하부전극을 형성한다. 상기 패터닝은 드라이에칭법에 의해 실행될 수 있다. Pt막의 에칭은 Pt를 포함하는 물질의 퇴적을 억제하기에 적합한 에칭가스를 이용하여 실행될 수 있다. 더 구체적으로, Pt막은 바이어스 ECR등의 고밀도 플라즈마 장치에 의해 바이어스 파워 약 100-200W, 압력 약 1-5mTorr 정도의 조건하에서 염소계 가스 및 불소계 가스를 함유한 에칭가스를 이용하여 실행된다. 염소계 가스로는 염소가스, BCl3, SiCl4등의 단일가스 또는 혼합가스등을 이용한다. 불소계 가스로는, CF4, 및 C2F6등의 CnF2n+2(n:자연수)가스, CHF3가스 및 SiF4가스등의 단일가스 또는 혼합가스를 이용한다. 본 발명에서 이용되는 가스들은 사용을 위해 비활성가스와 희석될 수 있다. 상기한 가스들중, Cl2/C2F6의 화합물이 특히 바람직하다. 염소계가스와 불소계가스는 80sccm/20sccm - 50sccm/50sccm의 유량, 즉 약 4/1 - 1/1의 체적비로 장치에 공급됨이 바람직하다.
질화티탄막의 에칭은 그의 하층의 산화티탄막에 대한 질화티탄막의 에칭 선택비가 증가되는 조건하에서 실행된다. 더 구체적으로, 상기 에칭시에는 상기한 Pt막의 에칭시에 사용된 바와 동일한 바이어스 파워 및 압력하에서, 염소계가스 및 산소가스를 포함하는 에칭가스를 이용하여 실행된다. 염소계 가스의 예로는 상기한 것들을 포함한다. Cl2/O2가스를 에칭가스로 이용함이 바람직하다. 염소계가스 및 산소가스는 약 50sccm/1sccm - 50sccm/10sccm의 유량, 즉 약 50/1 - 5/1의 체적비로 공급된다. 염소계가스는 에칭조건에 따라 질화티탄막의 에칭에 대한 에칭가스로서 단독으로 사용될 수 있다. 그러나, 하부의 TiO2층간절연막에 대한 질화티탄막의 에칭 선택비를 고려하여, 상기 에칭가스가 산소가스를 포함하는 것이 바람직하다.
다음, 커패시터 절연막과 커패시터 상부전극이 형성된다. 먼저, (i) 약1000-3000Å의 두께를 가진 강유전체막이, 예컨대 솔-겔법, 스퍼터법 또는 MOCVD법등의 공지된 방법에 의해 커패시터 하부전극을 포함하는 층간절연막의 전면에 형성된 다음, 어닐링된다. 강유전체의 재료로는 PZT, PLZT, SrBi2Ta2-xNbxO9를 이용할 수 있다. 어닐링의 조건은 강유전체막 형성에 이용되는 방법 및 사용될 재료에 따라 적절하게 제어되지만, 상기한 어닐링은 약 600-800℃의 온도에서 약 0.5-30분간 실행됨이 바람직하다. 다음, 강유전체막상에 스퍼터법 또는 PVD법등의 공지된 방법에 의해, 예컨대 500Å/500Å/1000Å - 1000Å1000Å/2000Å의 두께로 Pt막, 질화티탄막 및 알루미늄막이 순서대로 퇴적된다.
이어서 (ii) 알루미늄막과 질화티탄막이 연속으로 에칭된다. 더 구체적으로, 알루미늄막과 티탄막이 상기한 바와 동일한 바이어스파워 및 압력을 이용하여 염소계 가스를 포함하는 에칭가스에 의해 소정 형태로 패터닝된다. 상기 염소계가스로는, 염소가스가 약 30-80sccm의 유량으로 공급됨이 바람직하다.
다음, 백금을 포함하는 물질의 퇴적을 억제하기에 적합한 에칭가스로써 Pt막을 에칭한다. Pt막의 에칭은 상기한 바와 동일한 바이어스 파워 및 압력하에서, 염소계가스 및 불소계가스를 포함하는 가스혼합물을 에칭가스로서 이용하여 실행될 수 있다. 염소계가스 및 불소계가스의 예로는 전술한 것들이 포함된다. 그들중, Cl2/C2F6, Cl2/Ar, Cl2/C2F6/Ar의 화합물이 특히 바람직하다. 상기 염소계가스와 불소계가스는 약 80sccm/20sccm - 50sccm/50sccm, 즉 약 4/1 - 1/1의 체적비로 공급된다.
다음, (iii) 상기 상부전극을 마스크로 이용하여 강유전체막을 패터닝한다. 상기 패터닝은 드라이에칭법에 의해 실행될 수 있다. 사용될 에칭가스는 알루미늄과의 반응성이 낮은 것이 바람직하다. 상기 에칭시에 상기한 바와 동일한 바이어스 파워 및 압력하에서, 염소계가스 또는 불소계가스 및 산소가스를 포함한 가스혼합물을 에칭가스로서 이용한다. 염소계가스 및 불소계가스의 예로는 상기한 것들을 포함한다. 그들중, SF6/O2또는 CF4/O2의 화합물이 특히 바람직하다. 염소계가스 또는 불소계가스 및 산소가스는 약 100sccm/10sccm - 30sccm/10sccm의 유량, 즉 10/1 - 3/1의 체적비로 공급됨이 바람직하다.
본 발명의 제조공정에 따라 제조된 비휘발성 반도체메모리소자는 COB(커패시터-온-비트-라인)형 메모리소자로 제한되지 않고, 비트라인, 커패시터등이 각각 다른 적층구조로 제공되는 구성으로 될 수 있다. 형성될 트랜지스터는 MOS트랜지스터로 제한되지 않고, MIS 트랜지스터등으로 될 수 있다.
제1(a)도-제1(f)도를 참조하여, 본 발명의 일실시예에 따른 비휘발성 반도체메모리소자의 제조공정을 설명한다. 제1(a)도-제1(f)도에서는, 실리콘기판(1), LOCOS산화막(2), 게이트절연막(3), 게이트전극(4), 소스영역(5a), 드레인영역(5b), 비트선(6), 층간절연막으로 작용하는 BPSG막(7), 강유전체막의 확산배리어막으로 작용하는 TiO2막(8), 레지스트(9a,9b,9c), 질화티탄(TiN)막과 티탄(Ti)막으로 된 2층막(10), 텅스텐(W)막(11), TiN막(12), 백금(Pt)막(13), PZT막(14), Pt막(15), TiN막(16), 및 알루미늄(Al)막(17)을 나타내고 있다.
MOS 트랜지스터 형성후, 확산영역(형성될 메모리셀의 드레인영역(5b))상에 콘택트홀이 형성되며, 블랑케트 텅스텐(W)으로 된 비트선(6)이 형성된다. 더 구체적으로, 반도체기판의 전면에 두께 약 10000Å의 BPSG막(7)이 형성되고, 그의 표면은 CMP법에 의해 평탄화된다. 다음, 두께 약 1000Å의 TiO2막(8)이 반응성스퍼터법에 의해 형성된다. 소정형상으로 패터닝된 레지스터(9a)를 마스크로 이용하여 메모리셀내의 트랜지스터의 드레인영역(5b)상의 BPSG막(7)과 TiO2막(8)에 직경 5000Å정도의 콘택트홀이 형성된다(제1(a)도)).
스퍼터법에 의해 두께 약 500Å의 Ti막과 두께 약 1000Å의 TiN막 및 두께 약 5000Å의 블랑케트 W막이 형성되어 콘택트홀을 매립한다. 그후, CMP법에 의해 W막(11)과 TiN/Ti 2층막(10)이 에치백되어 콘택트플러그를 형성한다(제1(b)도)).
이때, TiO2막(8)에 대한 W막(11)과 Tin/Ti 2층막(10)의 에치백 선택비가 10 이상으로 되어, 두께 약 1000Å의 TiO2막(8)이 BPSG막(7)상에 그의 표면레벨이 콘택트플러그의 상부면과 일치되는 상태로 제공될 수 있다. W막(11)과 TiN/Ti 2층막(10)으로 된 콘택트플러그는, 통상 1kμΩcm의 비저항을 갖는 TiN/Ti 2층막으로 된 콘택트플러그보다 낮은 10μΩcm의 비저항을 가진다. 따라서, 콘택트플러그의 저항이 감소될 수 있다.
다음, 스퍼터법에 의해 두께 약 500Å의 TiN막(12)과 두께 약 500Å의 Pt막(13)이 순서대로 형성된후, 소정형태로 패터닝된 레지스터(9b)를 마스크로 이용하여 드라이에칭법에 의해 가공되어 하부전극을 형성한다(제1(c)도)).
Pt막(13)의 드라이에칭은 고밀도 플라즈마 장치(바이어스 ECR)에 의해 바이어스파워 100W, 압력 5mTorr에서 실행된다. 에칭가스로는, Cl2가스 및 C2F6가스가 각각 80sccm 및 20sccm의 유량으로 장치에 공급된다. 통상 Pt막의 에칭시에 Cl2가스를 이용하지만, Pt막(13) 측벽상에 어떤 물질의 퇴적을 감소시키도록 불계가스가 첨가된다. 고밀도 플라즈마 장치를 이용하여 C2F6/Cl2에칭가스로써 에칭함으로써, Pt막(13)을 45°이하의 각도로 테이퍼지도록 할수 있다. 하부전극을 테이퍼지게 함으로써 피복특성을 효과적으로 향상시킬 수 있다.
TiN막(12)의 에칭은 바이어스파워 50W, 압력 5mTorr에서 실행된다. 에칭가스로는, Cl2가스 및 O2가스가 각각 50sccm 및 10sccm의 유량으로 장치에 공급된다. 전술한 바와같이, 에칭가스에 O2가스를 첨가하면, TiO2막에 대한 TiN막(12)의 에칭 선택비가 향상되어 TiO2막을 안정적으로 남겨둘 수 있다. 이로써 TiO2막(8)이 에칭에 대해 덜 민감하게 되어, TiO2막(8)에 대한 TiN막(12)의 에칭선택비를 10이상으로 증가시킬 수 있다.
다음, 솔-겔법, 스퍼터법 또는 MOCVD법에 의해 Pt막(13) 및 TiN막(12)으로된 하부전극상에 두께 약 2000Å의 PZT막(14)이 형성된 다음, 어닐링된다. 그후, PZT막(14)상에 두께 약 1000Å의 Pt막(15), 두께 약 500Å의 TiN막(16) 및 두께 약 1000Å의 Al막(17)이 순서대로 형성된다. 상기 막들은 고밀도 플라즈마 장치에 의해 소정형태로 패터닝된 레지스트(9c)를 마스크로 이용하여 드라이 에칭된다(제1(d)도)).
Al막(17)과 TiN막(16)의 에칭은 바이어스파워 약 200W, 압력 약 5mTorr에서 실행된다. 에칭가스로는, Cl2가스가 약 50sccm의 유량으로 장치에 공급된다. Pt막(15)의 에칭은 바이어스파워 약 200W, 압력 약 5mTorr에서 실행된다. 에칭가스로는, Cl2가스 및 C2F6가스가 각각 약 80sccm 및 20sccm의 유량으로 장치에 공급된다. PZT막(14)의 에칭은 바이어스파워 약 200W, 압력 약 5mTorr에서 실행된다. 에칭가스로는, SF6가스 및 O2가스가 각각 약 100sccm 및 10sccm의 유량으로 장치에 공급된다.
전술한 바와같이, 패터닝된 레지스터(9c)를 마스크로 하여 A1막(17)과 TiN막(16)이 먼저 염소계 에칭가스로써 에칭된 다음, Pt막(15)이 Cl1/C2F6에칭가스로써 에칭된다. 이 단계에서 레지스터(9c)가 거의 소실되므로, 상기 레지스트(9c)가 제거되고 PZT(14)의 에칭을 위한 마스크로서 A1막(17)이 이용된다.
PZT막(14)의 에칭에 사용된 SF6/O2에칭가스에 함유된 불소(F)는 A1막(17)과의 반응성이 낮다. 또한, O2가스의 첨가로 인해 A1막(17)의 에칭레이트가 감소되어, A1막(17)의 두께가 PZT막(14)의 에칭중에 거의 감소되지 않는다.
또한, 에칭가스에 O2가스를 첨가하면 TiO2막(18)에 대한 PZT막(14)의 에칭선택비가 약 1정도로 감소된다. PZT 및 TiO2가 각각 약 2000Å 및 1000Å의 두께로 퇴적되는 경우, 예컨대 PZT막(14)이 약 30%정도 오버에칭되어도 약 400Å 두께의 TiO2막이 남게된다. 따라서, 상기 에칭은 TiO2막(8)을 통과하여 하지 BPSG막(7)까지 도달되지 않는다.
커패시터가 상기한 방식으로 형성된후, 상기 기판(18)상에 절연막(18)이 형성되고, 커패시터를 도시되지 않은 드라이브선 구동회로에 접속하도록 절연막(18)에 콘택트홀이 형성된다. 다음, 종래기술에 의해 A1배선이 형성된다(제1(f)도)).
상기한 바와같이, 본 발명의 제조공정에 따라 제조된 비휘발성 반도체메모리 소자는, 상부전극과 강유전체 커패시터 절연막이 동시에 패터닝되고 커패시터 상부전극이 드라이브선의 작용을 겸하게 되는 방식으로 커패시터가 형성되므로, 사이즈를 축소시킬 수 있다. 더 구체적으로, 0.5㎛의 디자인룰이 사용되는 경우(커패시터 사이즈 : 1.0㎛2), 본 발명은 셀사이즈가 3.5㎛2으로 되는 반면에, 종래기술에 따르면 셀사이즈가 10㎛2으로 된다. 따라서, 본 발명은 메모리소자의 사이즈축소에 크게 공헌하게 된다.
본 발명이 상기 실시예를 통해 상세하게 설명되었지만, 본 발명은 이 실시예로 제한되지 않는다. 본 발명의 정신과 범위는 첨부된 특허청구의 범위에 의해서만 제한된다.
본 발명은 비휘발성 반도체메모리소자의 제조방법에 관한 것으로, 더 구체적으로, 커패시터 절연막으로서 강유전체막을 이용한 고밀도 집적화에 적합한 비휘발성 랜덤액세스 반도체메모리소자의 제조방법에 관한 것이다.
Claims (12)
- 콘택트플러그에 의해 서로 전기적으로 접속된 1개의 트랜지스터와 1개의 강유전체 커패시터를 가진 비휘발성 반도체메모리 소자를, 트랜지스터를 형성하고; 적어도 상부면부분이 산화티탄막으로 된 층간절연막을 형성하고; 커패시터 하부전극을 형성하며; 커패시터 절연막과 커패시터 상부전극을 형성함에 의해 제조하는 방법에 있어서, 상기 하부전극형성 단계는; 상기 산화티탄막상에 질화티탄막과 백금막을 퇴적하는 단계; 백금을 포함하는 물질의 퇴적을 억제하기에 적합한 제1에칭가스로써 상기 백금막을 에칭하는 단계; 및 상기 산화티탄막에 대한 에칭 선택비가 큰 제2에칭가스로써 상기 질화티탄막을 에칭하는 단계를 포함하는 비휘발성 반도체메모리소자의 제조방법.
- 제1항에 있어서, 상기 제1에칭가스가 염소계가스와 불소계가스를 포함하는 비휘발성 반도체메모리소자의 제조방법.
- 제2항에 있어서, 상기 제1에칭 가스가 염소가스, 및 CnF2N+2(n: 자연수), CHF3또는 SiF4가스를 약 4/1 - 1/1의 체적비로 포함하는 비휘발성 반도체메모리소자의 제조방법.
- 제1항에 있어서, 상기 제2에칭가스가 염소계가스 또는 불소계가스 및 산소가스를 포함하는 비휘발성 반도체메모리소자의 제조방법.
- 제4항에 있어서, 상기 제2에칭가스가 염소가스 또는 SF6가스, 및 산소가스를 약 50/1 - 5/1의 체적비로 포함하는 비휘발성 반도체메모리소자의 제조방법.
- 제1항에 있어서, 상기 커패시터 절연막/상부전극 형성단계는 : (i) 상기 커패시터 하부전극을 포함하는 층간절연막의 전면에 강유전체막, 백금막, 질화티탄막 및 알루미늄막을 퇴적하는 단계; (ii) 상기 알루미늄막과 질화티탄막을 제3에칭가스로써 에칭하고, 상기 커패시터 상부전극을 형성하도록 상기 백금막을 백금을 포함하는 물질의 퇴적을 억제하기에 적합한 제4에칭가스로써 에칭하는 단계; 및 (iii) 상기 커패시터 절연막을 형성하도록 상기 상부전극을 마스크로 이용하여 상기 강유전체막을 알루미늄에 대한 반응성이 낮은 제5에칭가스로써 에칭하는 단계를 포함하는 비휘발성 반도체메모리소자의 제조방법.
- 제6항에 있어서, 상기 단계(ii)의 제3에칭가스가 염소가스인 비휘발성 반도체메모리소자의 제조방법.
- 제6항에 있어서, 상기 단계(ii)의 제4에칭가스가 염소계가스 및 불소계 가스를 포함하는 비휘발성 반도체메모리소자의 제조방법.
- 제8항에 있어서, 상기 제4에칭가스는 염소가스, 및 CnF2n+2(n:자연수), CHF3또는 SiF4가스를 약 4/1 - 1/1의 체적비로 포함하는 비휘발성 반도체메모리소자의 제조방법.
- 제6항에 있어서, 상기 단계(iii)의 제5에칭가스가 CF4또는 SF6가스, 및 산소가스를 포함하는 비휘발성 반도체메모리소자의 제조방법.
- 제10항에 있어서, CF4또는 SF6가스, 및 산소가스가 상기 제5에칭가스에 약 10/1 - 3/1의 체적비로 포함되는 비휘발성 반도체메모리소자의 제조방법.
- 제1항에 있어서, 상기 층간절연막으로 콘택트홀을 개방하고, 그 콘택트홀을 포함하는 층간절연막상에 티탄막과 질화티탄막을 순서대로 퇴적하고, 상기 콘택트홀을 매립하도록 질화티탄막상에 텅스텐막을 퇴적하며, 상기 층간절연막이 노출될 수 있을 정도로 상기 티탄막, 질화티탄막 및 텅스텐막을 CMP법에 의해 에치백함에 의해 콘택트플러그를 형성하는 비휘발성 반도체메모리소자의 제조방법.
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