KR100228458B1 - 반도체 장치의 평가 방법 - Google Patents

반도체 장치의 평가 방법 Download PDF

Info

Publication number
KR100228458B1
KR100228458B1 KR1019960047367A KR19960047367A KR100228458B1 KR 100228458 B1 KR100228458 B1 KR 100228458B1 KR 1019960047367 A KR1019960047367 A KR 1019960047367A KR 19960047367 A KR19960047367 A KR 19960047367A KR 100228458 B1 KR100228458 B1 KR 100228458B1
Authority
KR
South Korea
Prior art keywords
oxide film
gate electrode
semiconductor device
gate
substrate
Prior art date
Application number
KR1019960047367A
Other languages
English (en)
Other versions
KR970077430A (ko
Inventor
도시하루 가따야마
나오꼬 오따니
유까리 이마이
Original Assignee
다니구찌 이찌로오
미쓰비시덴키 가부시키가이샤
기타오카 다카시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 미쓰비시덴키 가부시키가이샤, 기타오카 다카시 filed Critical 다니구찌 이찌로오
Publication of KR970077430A publication Critical patent/KR970077430A/ko
Application granted granted Critical
Publication of KR100228458B1 publication Critical patent/KR100228458B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/24—Optical enhancement of defects or not directly visible states, e.g. selective electrolytic deposition, bubbles in liquids, light emission, colour change
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Weting (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

MOSFET 등의 게이트 산화막의 결함의 위치를 동정한다.
게이트 전극을 노출한 상태에서, 게이트 절연막을 단계적으로 에칭 제거해간다. 이것은 습식 제거 장치의 화학적 에칭액 속에 담구고, 게이트 전극과 기판 사이에 전압을 인가한다. 게이트 산화막에 결함이 포함되어 있을 때는 게이트 전극의 표면에 양극산화막이 가능하다. 게이트 산화막에서 결함이 제거되면, 게이트산화막이 에칭 제거된다. 이 변화에서, 게이트 산화막 속의 결함의 위치를 검출한다.

Description

반도체 장치의 평가 방법
본 발명은 반도체 장치의 평가 방법에 관한 것으로, 특히 반도체 장치에서 게이트 절연막의 결함의 평가 방법에 관한 것이다.
먼저, 종래의 반도체 장치의 평가 방법을 설명한다. 제23도는 종래의 반도체 장치의 예로서 MOSFET를 취하고 그 단면을 도시하고 있다. 제23도에서, 이 MOSFET는 p형 Si 기판(1), n+ 불순물 확산층(2a,2b), 게이트 산화막(3), 게이트 전극(4), 층간 절연막(5)을 구비하고 있고, 게이트 산화막(3) 속에 핀홀 등의 구조 결함부(6)가 존재하고 있다.
다음에, 종래의 반도체 장치의 평가 방법에 대해 설명하면, 먼저 제23도에 도시하는 바와 같이 게이트 전극(4)에 전압 Vg, n+ 불순물 확산층(2a,2b)에 각각 전압Vd와 전압 Vs, Si 기판(1)에 전압 Vsub를 인가한다. 게이트 산화막(3) 속에 구조결함부(6)가 존재하는 경우, 전압 Vg와 전압 Vd, 전압 Vs, 전압 Vsub 사이에 전위차를 공급함으로써 리크 전류가 흐른다. 게이트 산화막(3) 속에 구조 결함부(6)가 존재하지 않으면, 전압 Vg와 전압 Vd, 전압 Vs, 전압 Vsub 사이에 전위차를 공급해도 리크 전류는 흐르지 않는다. 이와 같이, 리크 전류의 유무에 의해, 게이트 산화막(3) 속에 구조 결함부(6)가 존재하는지 여부를 평가할 수 있다.
그러나, 이와 같은 평가 방법에서, 구조 결함부(6)의 상세한 발생 위치를 특정하는 것은 불가능하다. 예를 들면, 게이트 전극(4)과 n+ 불순물 확산층(2a)이 중복된 영역의 게이트 산화막(3) 속에 구조 결함부(6)가 존재하는 경우, 전압 Vg와 전압 Vsub 사이에 전위차가 있으면, 리크 전류가 흐르기 때문에, 게이트 전극(4)과 n+ 불순물 확산층(2a)이 중복된 영역 내에 구조 결함부(6)가 존재하고 있는 것은 확인할 수 있지만, 게이트 전극(4)과 n+ 불순물 확산층(2a)이 중복된 영역 내 등의 부분에 구조 결함부(6)가 존재하고 있는지 까지는 알 수 없다라는 문제가 있었다. 이것은 게이트 전극(4)과 n+ 불순물 확산층(2b)이 중복된 영역의 게이트 산화막(3) 속에 구조 결함부(6)가 존재하는 경우에서도 게이트 전극(4)과 p형-Si 기판(1)이 중복된 영역의 게이트 산화막(3) 속에 구조 결함부(6)가 존재하는 경우에서도 마찬가지이다.
이상 설명한 바와 같이, 종래의 반도체 결함의 평가 방법에서는 게이트 절연막의 결함 위치를 공정할 수 없다라는 문제가 있었다. 본 발명은 이와 같은 문제를 해결하기 위해 이루어진 것으로, 게이트 절연막의 결함 위치를 동정할 수 있는 평가 방법을 제공함과 동시에, 또 결함부의 크기를 더 결정할 수 있는 평가 방법을 제공하고자 하는 것이다.
본 발명의 반도체 장치의 평가 방법은 반도체 장치의 반도체 기판과 노출시킨 게이트 전극 사이의 게이트 절연막을 부분적으로 제거해 가는 단계마다, 화학적 습식 제거 장치에서 상기 반도체 기판과 게이트 전극 사이에 전압을 인가하고, 상기 게이트 전극에 양극 산화막이 형성될 때와 상기 게이트 전극이 제거될 때의 상기 게이트 절연막의 넓어짐의 차로부터 상기 게이트 절연막의 결함 위치를 검출하도록 한 것을 특징으로 하는 것이다.
또, 본 발명의 반도체 장치의 평가 방법은 바람직하게는 상기 게이트 절연막의 일부를 내 에칭막으로 피복한 위에서 상기 게이트 절연막을 부분적으로 제거해가도록 해서 상기 게이트 절연막의 결함의 위치를 검출하도록 한 것을 포함하는 것이다.
또, 본 발명의 반도체 장치의 평가 방법은 바람직하게는 상기 전기 화학적 습식 제거를 행하는 화학적 에칭액으로 60근방으로 승온한 약 0.25 규정의 KOH 수용액을 이용하도록 한 것을 포함하는 것이다.
또, 본 발명의 반도체 장치의 평가 방법은 화학적 습식 제거 장치에서 반도체 장치의 게이트 절연막을 끼운 반도체 기판과 노출된 게이트 전극 사이의 인가 전압을 변화시키고, 노출된 게이트 전극이 제거되는 인가 전압과 제거되지 않은 인가 전압의 경계의 임계 인가 절압을 측정하며, 상기 게이트 절연막의 결함의 크기를 검출하도록 한 것을 특징으로 하는 것이다.
또, 본 발명의 반도체 장치의 평가 방법은 바람직하게는, 상기 게이트 전극의 소정-부분을 내 에칭 절연막으로 덮어 노출 면적을 작게 한 위에서 상기 반도체 기판과 게이트 전극 사이의 인가 전압을 변화시키도록 해서 상기 임계 인가 전압을 측정하고, 상기 게이트 절연막의 결함의 크기를 검출하도록 한 것을 포함하는 것이다.
제1도는 본 발명의 실시 형태 1 내지 5에서 평가의 대상으로 하는 반도체 장치의 구조를 도시하는 단면도.
제2도는 본 발명의 실시 형태 1에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제3도는 본 발명의 실시 형태 1에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제4도는 본 발명의 실시 형태 1에 의한 반도체 장씨의 평가 방법을 설명하기 위한 단면도.
제5도는 본 발명의 실시 형태 1에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제6도는 본 발명의 실시 형태 1에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제7도는 본 발명의 실시 형태 1에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제8도는 본 발명의 실시 형태 1에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제9도는 본 발명의 실시 형태 2에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제10도는 본 발명의 실시 형태 2에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제11도는 본 발명의 실시 형태 2에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제12도는 본 발명의 실시 형태 3에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제13도는 본 발명의 실시 형태 2에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제14도는 본 발명의 실시 형태 3에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제15도는 본 발명의 실시 형태 3에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제16도는 본 발명의 실시 형태 3에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제17도는 본 발명의 실시 형태 3에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제18도는 본 발명의 실시 형태 3에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제19도는 본 발명의 실시 형태 4에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제20도는 본 발명의 실시 형태 4에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제21도는 본 발명의 실시 형태 5에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제22도는 본 발명의 실시 형태 5에 의한 반도체 장치의 평가 방법을 설명하기 위한 단면도.
제23도는 종래의 반도체 장치의 평가 방법을 설명하기 위한 반도체의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2a,2b : 불순물 확산층
3 : 게이트 산화막 4 : 게이트 전극
5 : 층간 절연막 6 : 구조 결함부
7 : 습식 제거 장치 11,12 : 양극 산화막
[실시 형태 1]
이하, 본 발명의 실시 형태 1을 도면에 대해 설명한다. 제1도제8도는 이 실시 형태 1에 의한 반도체 장치의 평가 방법을 설명하기 위한 도면이다. 제1도는 이 실시 형태 1 및 후에 설명하는 각 실시 형태에서 평가의 대상으로 하는 반도체 장치로 MOSFET를 예로 취하고, 그 단면 구조를 도시하고 있다. 이 MOSFET는 제1도에 도시하는 바와 같이, p형 Si 기판(1), 소스/드레인으로서의 n+ 불순물 확산층(2a,2b), 게이트 산화막(3), 게이트 전극(4), 승간 절연막(5)으로 구성되어 있고, 게이트 산화막(3) 속에 구조 결함부(6)가 존재한다.
제2도 및 제5도제8도는 제1도의 반도체 장치(MOSFET)에 대해 그 결함부의 평가 방법을 도시하는 공정별 단면도로, 이하에 본 발명의 반도체 장치의 평가 방법에 대해 설명한다. 먼저, 제2도에 도시하는 바와 같이, 제1도의 반도체 장치로부터 층간절연막(5)을 부분적으로 제거하고, 게이트 전극(4)의 표면 및 측면이 노출하도록 한다. 층간 절연막(5)이 실리콘 산화막인 경우는 HF 수용액 처리에 의해 이 처리가 행해진다. 이 때의 층간 절연막(5)의 엣지 위치[도시 화살표, 층간 절연막(5)의 단부 위치]를 확인해 둔다.
제3도는 제2도의 상태의 반도체 장치의 평면도이고, 띠 형상의 게이트 전극(4)의 양측에 따라 층간 산화막(5)이 남아 있고, 그 외측에 n+ 불순물 확산층(2a,2b)이 발견되고 있다. 구조 결함부(6)는 게이트 전극(4) 아래에 점 형상으로 위치하고 있다. 제2도는 이 제3도의 평면도의 A-A 단면을 취한 것이다. 또, 제4도는 제3도의 평면도의 B-B 단면을 도시하는 도면(횡방향으로 압축한 도면으로 되어 있다)에서, 기판(1)의 영역이 분리 산화막(20)으로 분리되고, 소자 형성 영역에 게이트 산화막(3)이 연장되어 있으며, 게이트 전극(4)이 그 위에 뻗어 있다.
제5도는 제2도의 반도체 장치를 습식 제거 장치에 담근 상태를 도시하는 도면이다. 제5도에서, 습식 제거 장치(7)는 액조(7a)에 채워진 화학적 에칭액(10)과, 이 에칭액(10) 속에 담구어진 접지 전극(8)과, 이 접지 전극(8)에 접속된 직류 전압 전원(9)을 구비하고 있다. 직류 전압 전원(9)의 다른 쪽의 인가 전극은 액조(7a)에 담구어진 반도체 장치의 p-Si 기판(1)에 접속되어 전압이 인가된다.
다음에, 제5도에 도시하는 바와 같이, 습식 제거 장치(7)를 이용하여, 접지 전극(8)에 대해 Si 기판(1)을 양극으로 하여, 화학적 에칭한다. 화학적 에칭액의 대표적인 것으로서는 KOH, NaOH, LiOH, CsOH, NH4OH, 에틸렌 디아민 파이로우캐테콜 및 하이드라진이 있다. 적합한 예로서, 화학적 에칭액으로 60로 승온한 5 규정 KOH를 이용한다. Si 기판(1)에 수 V수 10 V의 직류 전압을 인가함으로써, 구조 결함부(6)를 통해 게이트 전극(4)도 Si 기판(1)과 거의 동 전위가 된다. 이때, 게이트 전극(4) 및 Si 기판(1)의 표면에는 전기 화학적인 에칭을 정지하는 부동태화층으로서 기능하는 양극 산화막(11,12)이 형성된다. 따라서, 부동태화층(11,12)이 형성된 Si 기판(1) 및 게이트 전극(4)은 에칭되지 않는다.
다음에, 제6도에 도시하는 바와 같이, MOSFET로부터 충간 절연막(5)을 에칭제거하고, 또 구조 결함부(6)를 포함하는 게이트 산화막(3)의 일부를 에칭 제거한다. 층간 절연막(5)이 실리콘 산화막인 경우는 HF 수용액 처리에 의해 이 처리를 행한다. 이 때의 게이트 산화막(3)의 엣지 위치(도시 화살표)를 확인해 둔다.
다음에, 제7도에 도시하는 바와 같이, 습식 제거 장치(7)를 이용하여 접지 전극(8)에 대해 Si 기판(1)을 양극으로 하여 화학적 에칭한다. 적합한 예로서, 화학적 에칭액으로 60로 승온한 5 규정 KOH를 이용한다. Si 기판(1)에 수 V수 10 V의 직류 전압을 인가하면, Si 기판(1) 및 그 불순물 확산층(2a,2b)의 표면에는 전기화학적인 에칭을 정지하는 부동태화층으로서 기능하는 양극 산화막(12)이 형성된다. 그러나, 게이트 전극(4)은 Si 기판(1)과는 전기적으로 절연되어 있기 때문에, 양극 산화막은 형성되지 않아 게이트 전극(4)은 에칭 제거된다.
이와 같이 해서, 제8도에 도시하는 바와 같이, 제2도에 도시하는 층간 절연막(5)과 게이트 산화막(3)으로부터 제6도에 도시하는 게이트 산화막(3)을 제거한 영역으로서, 구조 결함부(6)가 존재할 수 있는 영역(13)을 특정할 수 있다. 이 영역은 제2도의 게이트 산화막(3)으로부터 에칭으로 추가 제거한 영역이고, 양 도면에서 게이트산화막(3)의 넓어짐의 차이다.
[실시 형태 2]
다음에, 제9도제13도는 본 발명의 실시 형태 2에 의한 반도체 장치의 평가방법을 도시하는 공정 단면도이다. 제9도제13도를 참조하여, 실시 형태 2의 반도체 장치의 평가 방법에 대해 설명한다. 먼저, 제9도에 도시하는 바와 같이, 제1도의 반도체 장치의 상태로부터 층간 절연막(5)의 전부 및 게이트 산화막(3)의 일부를 제거하고, 게이트 전극(4)의 표면 및 측벽에 노출하도록 한다 층간 절연막(5)이 실리콘 산화막인 경우는 HF 수용액 처리에 의해 이 처리가 행해진다. 이 때의 게이트산화막(3)의 도시 화살표의 엣지 위치를 확인해 둔다.
다음에, 제10도에 도시하는 바와 같이, 습식 제거 장치(7)를 이용하여, 접지 전극(8)에 대해 Si 기판(1)을 양극으로 하여 화학적 에칭한다. 화학적 에칭액의 대표적인 것으로서는 KOH, NaOH, LiOH, CsOH, NH4OH, 에틸렌 디아민 파이로우캐테콜 및 하이드라진이 있다. 화학적 에칭액으로 60로 승온한 0.25 규정 KOH를 이용한 경우, Si 기판(1)에 수 V의 직류 전압을 인가함으로써, 구조 결함부(6)를 통해 게이트 전극(4)도 Si 기판과 거의 동위치가 되고, 게이트 전극(4)의 표면 및Si 기판(1)과 불순물 확산층(2a,2b)의 표면에는 전기 화학적 에칭을 정지하는 부동태화층으로서 기능하는 1nm 정도의 얇은 양극산화막(11과 12)이 형성된다. 따라서, 양극 산화막(11과 12)이 형성된 게이트 전극(4) 및 Si 기판(1)은 에칭되치 않는다.
다음에, 제11도에 도시하는 바와 같이, HF 수용액에 의해 구조 결함부(6)를 포함하는 게이트 산화막(3)의 일부를 제거한다. 이 때의 게이트 산화막(3)의 도시 화살표의 엣지 위치를 확인해 둔다.
다음에, 제12도에 도시하는 바와 같이, 습식 제거 장치(7)를 이용하여 접지 전극(8)에 대해 Si 기판(1)을 양극으로 하여 화학적 에칭한다. 화학적 에칭액으로 60로 승온한 0.25 규정 KOH를 이용한 경우, Si 기판(1)에 수 V의 직류 전압을 인가함으로써, Si 기판(1) 및 그 불순물 확산층(2a,2b)의 표면에는 전기 화학적인 에칭을 정지하는 부동태화층으로서 기능하는 1nm 정도의 얇은 양극 산화막(12)이 형성된다. 그러나, 게이트 전극(4)은 Si 기판(1)과는 전기적으로 절연되어 있기 때문에, 양극 산화막은 형성되지 않아 게이트 전극(4)은 에칭 제거된다.
이와 같이 해서, 제13도에 도시하는 바와 같이, 제14도 중의 층간 절연막(5)과 게이트 산화막(3)으로부터 제16도의 게이트 산화막(3)의 영역을 제거한 영역으로서 구조 결함부(6)가 존재할 수 있는 영역(13)을 특정할 수 있다.
또, 실시 형태 1에서, 제6도의 공정에서 게이트 산화막(3)의 에칭에 의해 구조 결함부(6)가 제거되어 있지 않는 경우, 다음 스텝으로서 실시 형태 2로 진행한다. 실시 형태 2에서, 제11도에서 게이트 산화막(3)의 에칭에 의해서도 구조 결함부(6)가 제거되어 있지 않을 때는 제11도의 상태로부터 또 산화막(3)을 에칭하여 구조 결함부(6)가 제거되어 그 존재 영역을 판명할 때까지 단계적으로 게이트 산화막(3)의 에칭을 계속한다. 이와 같이 게이트 산화막(3)의 에칭을 조금씩 행하면, 구조 결함부(6)의 존재 영역을 보다 구체적으로 동정할 수 있다.
[실시 형태 3]
다음에, 제14도제18도는 본 발명의 실시 형태 3에 의한 반도체 장치의 평가방법을 도시하는 공정 단면도이다. 제14도제18도를 참조하여, 실시 형태 3의 반도체 장치의 평가 방법에 대해 설명한다. 먼저, 제1도와 마찬가지의 반도체 장치(MOSFET)로부터 층간 절연막(5)을 거의 제거하고, 게이트 전극(4)을 노출시켜 제2도와 마찬가지 상태로 하며, 층간 절연막(5)의 엣지 위치를 확인한다.
다음에, 제14도에 도시하는 바와 같이, 이 반도체 장치에 화학적 에칭액(10)에 대한 내에칭막(15)을 형성한다. 이 내에칭막(15)은 n+ 불순물 확산층(2b) 위의 일부와, n+ 불순물 확산층(2b)에 접한 층간 절연막(5) 위와, 게이트 전극(4) 위의 일부에 걸쳐 형성한다. 내에칭막(15)으로서, 주사형 전자 현미경 관찰에 의해 형성할 수 있는 탄소계의 피막을 이용할 수 있다.
다음에, 제15도에 도시하는 바와 같이, 습식 제거 장치(7)를 이용하여, 접지 전극(8) 대해 Si 기판(1)을 양극으로 하여 화학적 에칭한다. 화학적 에칭액의 대표적인 것으로서는 KOH, NaOH, LiOH, CsOH, NH4OH, 에틸렌 디아민 파이로우캐테콜 및 하이드라진이 있다. 적합한 예로서, 화학적 에칭액으로는 60로 승온한 5 규정 KOH를 이용한다. Si 기판(1)에 수 V수 10 V의 직류 전압을 인가함으로써, 구조 결함부(6)를 통해 게이트 전극(4)도 Si 기판(1)과 거의 동 전위가 되고, 게이트 전극(4) 및 Si 기판(1)의 표면에는 전기 화학적인 에칭을 정지하는 부동태화층으로서 기능하는 양극 산화막(11과 12)이 형성된다. 따라서, 부동태화층(11,12)이 형성된 Si 기판(1) 및 게이트 전극(4)은 에칭되지 않는다.
다음에, 제16도에 도시하는 바와 같이, 층간 절연막(5)의 일부와 구조 결함부(6)를 포함하는 게이트 산화막(3)의 일부를 제거한다 층간 절연막(5)이 실리콘 산화막인 경우에는 HF 수용액 처리에 의해 이 처리가 행해진다. 이 때의 게이트 산화막(3)의 엣지의 위치(도시 화살표)를 확인해 둔다.
다음에, 제17도에 도시하는 바와 같이, 습식 제거 장치(7)를 이용하여 접지 전극(8)게 대해 Si 기판(1)을 양극으로 하여 화학적 에칭한다. 적합한 예로서, 화학적 에칭액으로 60로 승온한 5 규정 KOH를 이용한다. Si 기판(1)에 수 V수10 V의 직류 전압을 인가함으로써, Si 기판(1) 및 불순물 확산층(2a,2b)의 표면에는 전기 화학적인 에칭을 정지하는 부동태화층으로서 기능하는 양극 산화막(12)이 형성된다. 그러나, 게이트 전극(4)은 Si 기판(1)과는 전기적으로 절연되어 있기 때문에, 양극 산화막은 형성되지 않아 게이트 전극(4)은 에칭 제거된다.
이와 같이 해서, 제18도에 도시하는 바와 같이, 제14도 중의 층간 절연막(5)과 게이트 산화막(3)으로부터 제17도 중의 층간 절연막(5)과 게이트 산화막(3)의 영역을 제거한 영역으로서, 구조 결함부(6)가 존재하는 영역(13)을 특정할 수 있다. 이 영역은 제14도의 상태로부터 게이트 산화막(3)을 추가 에칭한 영역이다.
[실시 형태 4]
제19도 및 제20도는 본 발명의 실시 형태 4에 의한 반도체 장치의 평가 방법을 설명하기 위한 도면이다. 제19도는 평가 대상으로 하는 반도체 장치를 습식 제거 장치에 담근 상태의 단면도이다. 제20도는 제19도의 상태의 전기 회로의 등가 회로도이다.
먼저, 제1도와 마찬가지의 반도체 장치로부터 층간 절연막(5)을 부분적으로 제거하고, 제2도와 마찬가지로 게이트 전극(4)의 표면 및 측면이 노출하도록 한다. 층간 절연막(5)가 실리콘 산화막의 경우는 HF 수용액 처리에 의해 이 처리가 행해진다. 제19도는 이와 같이 한 반도체 장치를 습식 제거 장치(7)에 담근 상태를 도시하는 도면이다. 제19도에서, 습식 제거 장치(7)는 액조(7a)에 채워진 화학적 에칭액(10)과, 이 에칭액(10) 속으로 담구어진 접지 전극(8)과, 이 접지 전극(8)에 접속된 직류가변 전압 전원(16)을 구비하고 있다. 직류 가변 전압 전원(16)의 다른쪽의 인가전극은 액조(7a)에 담구어진 반도체 장치의 p-Si 기판(1)에 접속되어 전압이 인가된다.
제20도는 제19도의 등가 회로로, 이 등가 회로는 가변 직류 전압 전원(16), 등가저항(17) 및 등가 저항(18)의 직렬 회로이다. 여기에서, 등가 저항(17)은 구조 결함부(6)를 전기적으로 등가 회로로 표현한 저항이고, 등가 저항(18)은 게이트 전극(4) 위에 형성된 양극 산화막을 전기적으로 등가 회로로 표현한 저항이다.
제19도에 도시하는 바와 같이, 습식 제거 장치(7)를 이용하여 접지 전극(8)에 대해 Si 기판(1)을 양극으로 하여 화학적 에칭한다. 화학적 에칭액의 대표적인 것으로서는 KOH, NaOH, LiOH, CsOH, NH4OH, 에틸렌 디아민 파이로우캐테콜 및 하이드라진이 있다. 화학적 에칭액으로 60로 승온한 5 규정 KOH를 이용한 경우, Si 기판(1)에 직류 전압 V를 인가함으로써, 구조 결함부(6)를 통해 게이트 전극(4)이 승압하여 전위 V'가 된다. Si 기판(1)에 인가한 직류 전압 V가 충분히 높으면, 게이트 전극(4) 및 Si 기판(1)의 표면에는 전기 화학적인 에칭을 정지하는 부동태화층으로서 기능하는 양극 산화막(11과 12)이 형성된다. 따라서, 부동태화층(11,12)이 형성된 Si 기판[1:불순물 확산층(2a,2b)을 포함함] 및 게이트 전극(4)은 에칭되지 않는다. 그러나, Si 기판(1)에 인가한 직류 전압 V가 낮으면, 게이트 전극(4)의 표면에는 전기 화학적인 에칭을 정지하는 부동태화층으로서 기능하는 양극 산화막이 형성되지 않고, 게이트 전극(4)은 에칭된다. 이 양자의 임계 전압 VTH를 구한다. 임계 전압 VTH를 구하는 위해서는 충분히 높은 직류 전압 V로부터 시작하여 서서히 전압을 떨어뜨리고, 게이트 전극의 제거가 개시되는 경계의 전압값 VTH를 구하면 좋다.
제20도에 도시하는 바와 같이, 임계 전압 VTH와, 이 때의 게이트 전극의 전압 VTH(부동태 전압)과, 구조 결함부를 전기적으로 등가 회로로 표현한 저항(17)의 저항값 R1과, 게이트 전극(4) 위에 형성된 양극 산화막을 전기적으로 등가 회로로 표현한 저항(18)의 저항값 R2 사이에는 이하와 같은 관계가 근사적으로 성립한다.
(VTH-V'TH)·R2=V'TH·R1 (1)식
게이트 전극의 부동태 전압 VTH와 양극 산화막(11)의 저항값 R2는 게이트전극 재료와 화학적 에칭액 조건을 알고 있으면, 예비 실험에 의해 구하는 것이 가능하다. 예를 들면, 게이트 전극 재료가 인을 불순물로서 7E20 atoms/cm3포함하는 다결정 Si, 화학적 에칭액이 60로 승온한 5 규정 KOH 수용액에서, 부동태 전압 VTH는 0.5 정도, 저항값 R2는 수 KΩ/cm2이다 게이트 전륵(4)의 면적 S가 분리되면, 양극 산화막(11)의 저항값 R2를 결정할 수 있다. 따라서, 임계 전압 VTH를 실험적으로 구할 수 있으면, 구조 결함부(6)의 저항값 R1은 (1)식을 변형하고,
R1=[(VTH-V'TH)/V'TH]·R2 (2)식
을 이용하여 결정할 수 있다.
이와 같이 직류 가변 전압원(16)을 이용하여 게이트 전극(4)에 양극 산화막이 형성되어 제거되지 않은 경우와 양극 산화막이 형성되지 않아 제거되는 경우의 임계 전압 VTH를 실험적으로 구하는 것만으로, 구조 결함부의 등가 저항이 구해지고, 리크량을 결정할 수 있게 된다. 이와 같이 해서, 게이트 산화막 속의 구조 결함의 정도를 결정할 수 있다.
[실시 형태 5]
제21도 및 제22도는 본 발명의 실시 형태 5에 의한 반도체 장치의 평가 방법을 도시하는 단면도이다. 먼저, 제1도와 마찬가지의 반도체 장치로부터 제21도에 도시하는 바와 같이 게이트 전극(4) 위에 절연막(19)을 남겨 층간 절연막(5)을 제거하고, 게이트 전극(4)의 측면이 노출하도록 한다. 층간 절연막(5)이 실리콘 산화막, 절연막(19)이 실리콘 질화막인 경우는 HF 수용액 처리에 의해 이 처리를 행한다.
다음에, 이 반도체 장치를 제22도에 도시하는 바와 같이 습식 제거 장치(7)에 담그고, 접지 전극(8)에 대해 Si 기판(1)을 양극으로 하여 화학적 에칭한다. 화학적 에칭액의 대표적인 것으로서는 KOH, NaOH, LiOH, CsOH, NH4OH, 에틸렌 디아민파이로우캐테콜 및 하이드라진이 있다. 화학적 에칭액으로 60로 승온한 5 규정 KOH를 이용한 경우, Si 기판(1)에 직류 전압 V를 인가함으로써, 구조 결함부(6)를 통해 게이트 전극(4)이 승압하고 전위 V가 된다. Si 기판(1)에 인가한 직류 전압V가 충분히 높으면, 게이트 전극(4) 및 Si 기판[1:불순물 확산층(2a,2b)을 포함함]의 표면에는 전기 화학적인 에칭을 정지하는 부동태화층으로서 기능하는 양극 산화막(11과 12)이 형성된다. 따라서, 부동태화층(11,12)이 형성된 게이트 전극(4) 및Si 기판[1:불순물 확산층(2a,2b)을 포함함)은 에칭되지 않는다.
그러나, Si 기판(1)에 인가한 직류 전압 V가 낮으면, 게이트 전극(4)의 표면에는 전기 화학적인 에칭을 정지하는 부동태화층으로서 기능하는 양극 산화막(11)이 형성되지 않아 게이트 전극(4)은 에칭 제거된다. 이 양자의 임계 전압 VTH를 구한다. 임계 전압 VTH를 구하기 위해서는 충분히 높은 직류 전압으로부터 시작하여 서서히 전압을 떨어뜨리고, 게이트 전극(4)이 제거가 시작되는 전압값을 구하면 좋다. 구조 결함부(6)의 저항값 R1은 (2)식을 이용하려 결정할 수 있다.
이 실시 형태에서는 반도체 장치의 게이트 전극(4) 위에 절연막(19)이 형성하고 있기 때문에, 게이트 전극(4)의 노출한 면적 S는 극히 작게 형성할 수 있고, 양극산화막(11)의 저항값 R2를 큰 값으로 할 수 있다. 따라서, 구조 결함부(6)의 저항값 R1이 큰 값을 취하는 경우, 즉 구조 결함이 미소한 경우에서도 평가가 가능하게 된다.
이와 같이, 게이트 전극(4) 위에 절연막(19)을 남기고, 게이트 전극(4)의 측면부에만 부동태막의 기능을 갖는 양극 산화막(12)을 형성하도록 함으로써, 보다 쇼트의 저항값이 높은 구조 결함부(6)의 평가를 행할 수 있게 된다.
이상과 같이, 본 발명에 의한 반도체 장치의 평가 방법에서는 게이트 산화막 속에 존재하는 구조 결함부의 위치 동정이 가능하게 된다. 또, 게이트 산화막 속에 존재하는 구조 결함부의 크기를 검출하는 것이 가능하게 된다.

Claims (2)

  1. 반도체 장치의 반도체 기판과 노출시킨 게이트 전극 사이의 게이트 절연막을 부분적으로 제거해 나는 단계마다, 화학적 습식 제거 장치에서 상기 반도체 기판과 게이트 전극 사이에 전압을 인가하고, 상기 게이트 전극에 양극 산화막이 형성될 때와 상기 게이트 전극이 제거될 때의 상기 게이트 절연막의 넓어짐의 차로부터 상기 게이트 절연막의 결함 위치를 검출하도록 한 것을 특징으로 하는 반도체 장치의 평가 방법.
  2. 화학적 습식 제거 장치에서 반도체 장치의 게이트 절연막을 끼운 반도체 기판과 노출된 게이트 전극 사이의 인가 전압을 변화시키고, 노출된 게이트 전극이 제거되는 인가 전압과 제거되지 않는 인가 전압의 경계의 임계인가 전압을 측정하며, 상기 게이트 절연막의 결함의 크기를 검출하도록 한 것을 특징으로 하는 반도체 장치의 평가 방법.
KR1019960047367A 1996-05-27 1996-10-22 반도체 장치의 평가 방법 KR100228458B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-131683 1996-05-27
JP13168396A JP3638715B2 (ja) 1996-05-27 1996-05-27 半導体装置の評価方法

Publications (2)

Publication Number Publication Date
KR970077430A KR970077430A (ko) 1997-12-12
KR100228458B1 true KR100228458B1 (ko) 1999-11-01

Family

ID=15063787

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960047367A KR100228458B1 (ko) 1996-05-27 1996-10-22 반도체 장치의 평가 방법

Country Status (4)

Country Link
US (1) US5850149A (ko)
JP (1) JP3638715B2 (ko)
KR (1) KR100228458B1 (ko)
DE (1) DE19653177C2 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372525B1 (en) * 1999-12-20 2002-04-16 Taiwan Semiconductor Manufacturing Company Wafer-level antenna effect detection pattern for VLSI
US6689698B2 (en) * 2001-11-13 2004-02-10 Chartered Semiconductor Manufacturing Limited Method for etching a silicided poly using fluorine-based reactive ion etching and sodium hydroxide based solution immersion

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58141531A (ja) * 1982-02-18 1983-08-22 Toshiba Corp 半導体素子用金属薄膜エツチング装置
JPS61137329A (ja) * 1984-12-10 1986-06-25 Yokogawa Electric Corp 半導体の微細加工方法
US4760032A (en) * 1987-05-29 1988-07-26 Sgs-Thomson Microelectronics, Inc. Screening of gate oxides on semiconductors
US4836883A (en) * 1988-06-07 1989-06-06 Advanced Micro Devices, Inc. Method of performing electrical reject selection
DE4334856A1 (de) * 1993-10-13 1995-05-18 Bosch Gmbh Robert Anordnung zum Prüfen eines Gateoxids
JP3274924B2 (ja) * 1993-12-15 2002-04-15 株式会社東芝 半導体装置のスクリーニング方法
US5670891A (en) * 1995-06-07 1997-09-23 Advanced Micro Devices, Inc. Structures to extract defect size information of poly and source-drain semiconductor devices and method for making the same

Also Published As

Publication number Publication date
KR970077430A (ko) 1997-12-12
JP3638715B2 (ja) 2005-04-13
DE19653177C2 (de) 2001-07-19
JPH09321108A (ja) 1997-12-12
US5850149A (en) 1998-12-15
DE19653177A1 (de) 1997-12-04

Similar Documents

Publication Publication Date Title
US5918110A (en) Method for manufacturing a combination of a pressure sensor and an electrochemical sensor
US20090200610A1 (en) Semiconductor device and manufacturing method thereof
US7687286B2 (en) Method and apparatus for determining the thickness of a dielectric layer
KR100228458B1 (ko) 반도체 장치의 평가 방법
US4125440A (en) Method for non-destructive testing of semiconductor articles
Kuo et al. Reactive Ion Etching of PECVD n+ a‐Si: H: Plasma Damage to PECVD Silicon Nitride Film and Application to Thin Film Transistor Preparation
US8592812B2 (en) Device for analyzing charge and ultraviolet (UV) light
US5677204A (en) Method of evaluating a thin film for use in semiconductor device
KR100818886B1 (ko) 트랜치 ｍｏｓｆｅｔ 디바이스 제조 방법
US6271539B1 (en) Electrical diagnostic technique for silicon plasma-etch induced damage characterization
US6677766B2 (en) Shallow trench isolation step height detection method
US20050263833A1 (en) Apparatus for evaluating amount of charge, method for fabricating the same, and method for evaluating amount of charge
US6309983B1 (en) Low temperature sacrificial oxide formation
KR100664797B1 (ko) 반도체 소자의 게이트 산화막 결함 검사 방법
US9245809B2 (en) Pin hole evaluation method of dielectric films for metal oxide semiconductor TFT
KR100448529B1 (ko) 이온전류밀도 측정방법 및 측정장치 및 반도체디바이스제조방법
KR100969190B1 (ko) 접합 웨이퍼의 평가 방법
JP2000133650A (ja) 半導体チップの製造のための方法
KR100269440B1 (ko) 반도체 장치의 평가방법
JP3751396B2 (ja) 絶縁膜の評価方法
Duarte et al. ISFET Fabrication and Characterization for Hydrogen Peroxide sensing
JPH11135585A (ja) 半導体装置
JP2005150208A (ja) Ｓｏｉウェーハの評価方法
JP2021027198A (ja) 半導体装置の製造方法
CN109887988A (zh) 一种肖特基二极管器件及制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040723

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee