CN109887988A - 一种肖特基二极管器件及制造方法 - Google Patents

Abstract

本发明属于半导体芯片技术领域，提供了一种肖特基二极管器件及制造方法，本发明提供的肖特基二极管器件中至少包括了半导体衬底、外延层、多个深槽、电介质层、多晶硅、金属电极层；电介质层至少包括采用第一材料形成的第一电介质层和采用第二材料形成的第二电介质层，第一材料的介电常数大于第二材料的介电常数。通过采用高介电常数的第一电介质层使得肖特基区的顶部在较低的电压下夹断第一外延层形成的漂移区，从而屏蔽金属电极层与外延层的界面，降低金属电极层和外延层之间的电场强度，在不降低击穿电压的条件下降低了肖特基二极管的导通电压。

Description

一种肖特基二极管器件及制造方法

技术领域

本发明涉及半导体芯片技术领域，尤其涉及一种肖特基二极管器件及制造方法。

背景技术

目前，随着半导体集成电路的不断发展，二极管作为一种用途广泛的器件在集成电路中发挥着越来越重要的作用。二极管具有两种类型，一种是PN结(Positive NegativeJunction，PN结)二极管，一种是基于金属半导体接触的肖特基二极管。肖特基二极管相对PN结二极管具有较低的导通电压，可以降低在导通时的损耗，肖特基二极管的导通电压主要由金属和半导体的势垒高度和漂移区的电阻决定，金属和半导体的势垒高度越小导通电阻越小，但是势垒高度过小会增加肖特基二极管的漏电从而增加肖特基二极管的损耗。

然而，降低漂移区的电阻需要提升漂移区的掺杂浓度或者降低外延层的厚度，在减小肖特基二极管的导通电压的同时通常也降低了肖特基二极管所承受的击穿电压。

发明内容

本发明的目的在于提供一种肖特基二极管器件及制造方法，可以避免在减小肖特基二极管的导通电压时导致击穿电压降低的问题。

本发明提供的肖特基二极管器件包括：半导体衬底；形成在所述半导体衬底上的外延层，其中，所述外延层开设有多个深槽；形成在所述深槽内壁的电介质层；

形成于所述深槽内且位于在所述电介质层之间的多晶硅；及形成在相邻的所述深槽之间的所述外延层表面的金属电极层，所述金属电极层通过接触孔与所述多晶硅相连；其中，所述电介质层至少包括采用第一材料形成的第一电介质层和采用第二材料形成的第二电介质层，所述第一电介质层靠近所述深槽开口方向，所述第二电介质层靠近所述深槽的底部，所述第一材料的介电常数大于所述第二材料的介电常数。

优选地，所述第一电介质层位于所述深槽的侧壁上方，所述第二电介质层位于所述深槽的侧壁下方及所述深槽的底部。

优选地，所述第二电介质层的厚度大于所述第一电介质层的厚度。

优选地，所述电介质层还包括采用第三材料形成的第三电介质层，所述第三材料的介电常数大于所述第二材料的介电常数且小于所述第一材料的介电常数，所述第三电介质层位于所述第一电介质层与所述第二电介质层之间并且与所述第一电介质层和所述第二电介质层接触。

优选地，所述外延层包括第一外延层和第二外延层，所述第一外延层位于相邻的所述第一电介质层之间，所述第二外延层位于相邻所述的第二电介质层之间，所述第一外延层具有第一宽度，所述第二外延层具有第二宽度，所述第二宽度大于所述第一宽度。

优选地，所述第一宽度为所述第二宽度的30％-70％。

优选地，所述第一材料为氮化硅，所述第二材料为二氧化硅。

另一方面，为了解决上述问题，本发明还提出了一种肖特基二极管器件的制造方法，包括以下步骤：

步骤一、在半导体衬底上通过外延生长形成外延层；

步骤二、在所述外延层上沉积第一掩膜；

步骤三、对所述外延层进行深槽刻蚀，在所述外延层上沉积有所述第一掩膜以外的位置进行刻蚀形成深槽；

步骤四、去除所述第一掩膜，在所述深槽内部表面形成第二电介质层；

步骤五、在形成有所述第二电介质层的深槽中沉积多晶硅；

步骤六、对所述第二电介质层进行刻蚀形成沟槽，在刻蚀形成的沟槽中沉积第一电介质层，所述第一电介质层靠近所述深槽开口方向，所述第二电介质层靠近所述深槽的底部，所述第一电介质层的介电常数大于所述第二电介质层的介电常数；

步骤七、在所述外延层上形成金属电极层，所述金属电极层与所述多晶硅相连。

优选地，所述第二电介质层的厚度大于所述第一电介质层的厚度。

优选地，所述外延层包括第一外延层和第二外延层，所述第一外延层位于相邻的所述第一电介质层之间，所述第二外延层位于相邻的所述第二电介质层之间，所述第一外延层具有第一宽度，所述第二外延层具有第二宽度，所述第二宽度大于所述第一宽度。

本发明提供的肖特基二极管器件及制造方法中，肖特基二极管器件中至少包括了半导体衬底，在所述半导体衬底上形成的外延层；在所述外延层中形成的多个深槽，在所述深槽内部表面形成的电介质层，在形成有所述电介质层的所述深槽中形成的多晶硅，在所述外延层表面形成的金属电极层，所述金属电极层与所述多晶硅相连；所述电介质层至少包括采用第一材料形成的第一电介质层和采用第二材料形成的第二电介质层，所述第一电介质层位于所述深槽的侧壁上方，所述第二电介质层位于所述深槽的侧壁下方及所述深槽的底部，所述第一材料的介电常数大于所述第二材料的介电常数。通过采用高介电常数的第一电介质层使得肖特基区的顶部在较低的电压下夹断第一外延层形成的漂移区，从而屏蔽金属电极层与外延层的界面以使得金属电极层与外延层之间的电场强度在反向电压升高过程中保持在较低水平，避免了肖特基二极管在反向电压升高过程中由于金属电极层与外延层界面的电场强度过高而导致击穿电压降低的问题，在不降低击穿电压的条件下降低了肖特基二极管的导通电压。

附图说明

图1为本发明实施例一中提供的肖特基二极管器件的结构示意图；

图2为本发明实施例二中提供的肖特基二极管器件的结构示意图；

图3为本发明实施例三中提供的肖特基二极管器件的结构示意图；

图4为本发明实施例中提供的一种肖特基二极管的制造方法中在半导体衬底上形成外延层的结构示意图；

图5为本发明实施例中提供的一种肖特基二极管的制造方法中在外延层上沉积第一掩膜的结构示意图；

图6为本发明实施例中提供的一种肖特基二极管的制造方法中对外延层进行深槽刻蚀形成深槽的结构示意图；

图7为本发明实施例中提供的一种肖特基二极管的制造方法中在深槽中形成第二电介质层的结构示意图；

图8为本发明实施例中提供的一种肖特基二极管的制造方法中在深槽中沉积多晶硅的结构示意图；

图9为本发明实施例中提供的一种肖特基二极管的制造方法中对第二电介质层进行刻蚀形成沟槽并在沟槽中形成第一电介质层的结构示意图；

图10为本发明实施例中提供的一种肖特基二极管的制造方法中在外延层上形成金属电极层的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。

本发明实施例一提供了一种肖特基二极管器件。如图1所示，本实施例中的肖特基二极管器件，包括：半导体衬底1，形成在半导体衬底1上的外延层2；外延层2开设有多个深槽，形成在深槽内壁的电介质层3，形成于深槽内且位于在同一深槽两侧壁上的电介质层3之间的多晶硅4，形成在相邻的深槽之间的外延层2表面的金属电极层5，金属电极层5通过接触孔与多晶硅4相连；电介质层3包括采用第一材料形成的第一电介质层3a和采用第二材料形成的第二电介质层3b，第一电介质层3a靠近深槽开口方向，第二电介质层3b靠近深槽的底部，第一材料的的介电常数大于第二材料的介电常数。具体的，电介质层3位于多晶硅4与外延层2之间，通过电介质层3隔离多晶硅4与外延层2的接触。

具体的，半导体衬底1为N型衬底，可以作为肖特基二极管器件的阴极，半导体衬底1中掺杂有浓度为1e19/cm³的N型元素，可以大幅降低半导体衬底1的电阻。位于半导体衬底1上方的外延层2掺杂有N型元素形成N型外延层，外延层2的掺杂浓度和厚度根据肖特基二极管器件的击穿电压进行设置，通常肖特基二极管器件的外延层2越厚击穿电压越高，其掺杂的浓度越小外延层2形成的漂移区的电阻就越大导致击穿电压就越高。外延层2上方覆盖有金属电极层5，金属电极层5与多晶硅4通过接触孔相连，具体的，接触孔位于相邻的深槽之间，并穿过电介质层3使得相邻多晶硅4相连并且与金属电极层5相连，肖特基二极管的漏电主要来自于金属电极层5与外延层2的势垒高度，该势垒高度越小肖特基二极管的漏电越大。

具体的，当电子靠近金属电极层5与外延层2的界面时会产生一种镜像电荷，该镜像电荷会降低金属电极层5与外延层2之间的势垒高度，从而会增加肖特基二极管器件的漏电，假设金属电极层5与外延层2之间的势垒高度差为则：

其中，q为电子的电荷量，E为金属电极层5与外延层2之间的电场强度，ε_s为外延层2的介电常数。

具体的，势垒高度差与金属电极层5与外延层2之间的电场强度E的根号成正比，因此，金属电极层5与外延层2之间的电场强度E越小，势垒高度差就越小，此时金属电极层5与外延层2的势垒高度就越大，肖特基二极管的漏电就越小。

具体的，外延层2中通过深槽刻蚀形成深槽减小了金属电极层5与外延层2的接触面积，这样会使得肖特基二极管器件的漏电降低。由于在金属电极层5与外延层2之间形成的肖特基区两侧存在多晶硅4，且多晶硅4与金属电极层5相连，因而在较低的电压下，多晶硅4可以将外延层2形成的漂移区完全耗尽从而屏蔽金属电极层5与外延层2之间的界面，此时漏电压继续增加时，肖特基二极管器件内电场强度不会成正比增加，假设多晶硅4可以将外延层2形成的漂移区完全耗尽的耗尽电压为V_p，则：

其中，N_D是外延层2的掺杂浓度，C_ox是电介质层的电容，d为相邻的不同深槽内电介质层之间的距离。

在本实施例中，第一电介质层3a的介电常数大于第二电介质层3b的介电常数，第一电介质层3a的介电常数越大，相应的第一电介质层3a的电容C_ox就越大，此时耗尽电压V_p就越小，因此位于第一电介质层3a之间的外延层2形成的漂移区在较低的电压下便被多晶硅4完全耗尽，相邻的第一电介质层3a间的漂移区被被夹断后金属电极层5与外延层2之间形成一个第一势垒，该第一势垒抑制了肖特基势垒的降低效应从而降低漏电流，另一方面，通过夹断漂移区屏蔽了金属电极层5与外延层2之间的界面，降低了金属电极层5与外延层2界面的电场强度，因而在采用较薄的外延层2或者采用较高掺杂浓度的外延层2降低肖特基二极管导通电压时，避免了肖特基二极管器件在反向电压升高过程中由于金属电极层5与外延层2界面的电场强度过高而导致击穿电压降低的问题，在不降低击穿电压的条件下降低了肖特基二极管的导通电压。

作为本发明一优选实施例，第一电介质层3a位于深槽的侧壁上方，第二电介质层3b位于深槽的侧壁下方及深槽的底部。

作为本发明一优选实施例，第二电介质层3b的厚度大于第一电介质层3a的厚度。具体的，电介质层3的厚度越大，多晶硅4对相邻的电介质层3之间的漂移区的耗尽电压就越大，因此，通过减小第一电介质层3a的厚度降低第一电介质层3a之间的漂移区被多晶硅4耗尽的电压可以使得多晶硅4在低压状态下便夹断第一点阶层3a之间的漂移区，从而屏蔽金属电极层5与外延层2的界面，降低界面处的电场强度，在反向电压继续增加到击穿电压的过程中，金属电极层5与外延层2界面的电场强度保持在一定的范围内，此时，第二电介质层3b的厚度与相邻的第二电介质层3b之间的距离决定了肖特基二极管器件的击穿电压。

本发明实施例二提供了一种肖特基二极管器件。如图2所示，电介质层3还包括采用第三材料形成的第三电介质层3c，该第三材料的介电常数大于第二材料的介电常数且小于第一材料的介电常数，第三电介质层3c位于第一电介质层3a与第二电介质层3b之间。具体的，第三电介质层3c还位于多晶硅4与外延层2之间，当肖特基二极管两端的反向电压逐渐增大时，相邻的第一电解质层3a之间的漂移区首先被多晶硅4耗尽，由于第一电介质层3a的介电常数最大，此时相邻的第一电介质层3a之间的漂移区的耗尽电压最小，随着肖特基二极管的两端反向电压继续增加，此时相邻的电介质层3之间的耗尽层向半导体衬底1的方向扩展，在反向电压大于相邻的第三电介质层3c之间的耗尽层所承受的电压时，相邻的第三电介质层3c之间的耗尽层被多晶硅4耗尽，在反向电压达到第二电介质层3b所能承受的最大电压时，肖特基二极管被击穿，该最大电压为击穿电压。

本发明实施例三提供了一种肖特基二极管器件。如图3所示，外延层3包括第一外延层2a和第二外延层2b，第一外延层2a位于相邻的第一电介质层3a之间，第二外延层2b位于相邻的第二电介质层3b之间，第一外延层2a具有第一宽度，第二外延层2b具有第二宽度，第二宽度大于第一宽度。具体的，减小第一外延层2a之间的第一宽度可以进一步降低相邻的第一电介质层3a之间的漂移区的耗尽电压，从而降低金属电极层5与第一外延层2a界面的电场强度，降低了肖特基二极管器件的漏电流。

作为本发明一优选实施例，第一宽度为第二宽度的30％-70％。具体的，第二宽度越大，肖特基二极管的击穿电压越大，同时，第一宽度较小可以进一步降低耗尽电压从而降低金属电极层5与第一外延层2a界面的电场强度，然而第一宽度过小同时也会造成外延层2承受的击穿电压降低，因此，在第一宽度为第二宽度的30％-70％时，肖特基二极管器件的性能达到最佳。作为本发明一优选实施例，所述第一材料为氮化硅，所述第二材料为二氧化硅。具体的，二氧化硅的介电常数为3.9，氮化硅的介电常数为7.0。

作为本发明一优选实施例，所述第一材料的介电常数大于20。具体的，制造击穿电压相同的肖特基二极管器件时，采用介电常数大于20的材料用作第一材料形成第一电介质层3a的肖特基二极管可以采用较薄的外延层2或者采用较高掺杂浓度的外延层2，此时可以大幅降低肖特基二极管的导通电压。

作为本发明一优选实施例，相邻的第一电介质层3a的深度相同。具体的，相邻的第一电介质层3a的深度相同时，第一电介质层3a间的外延层2形成的漂移区要更均匀，这有利于多晶硅4在较低电压下对漂移区进行完全耗尽，从而提前通过夹断漂移区屏蔽金属电极层5与外延层2之间的界面，降低了金属电极层5与外延层2界面的电场强度，避免了肖特基二极管器件在反向电压升高过程中由于金属电极层5与外延层2界面的电场强度过高而导致击穿电压降低的问题。

为了解决上述问题，本发明实施例还提供了一种肖特基二极管器件的制造方法，包括以下步骤：

步骤一、在半导体衬底1上通过外延生长形成外延层2(如图4所示)；具体的，半导体衬底1为N型衬底，可以作为肖特基二极管器件的阴极，半导体衬底1中掺杂有浓度为1e19/cm³的N型元素，可以大幅降低半导体衬底1的电阻。位于半导体衬底1上方的外延层2掺杂有N型元素形成N型外延层，外延层2的掺杂浓度和厚度根据肖特基二极管器件的击穿电压进行设置，通常肖特基二极管器件的外延层2越厚击穿电压越高，其掺杂的浓度越小外延层2形成的漂移区的电阻就越大导致击穿电压就越高。

步骤二、在外延层2上沉积第一掩膜100(如图5所示)；具体的，第一掩膜100可以为硬膜，其材质可以为二氧化硅、氮化物层以及任何方式的二氧化硅和氮化物层的组合，主要用于在后续的深槽刻蚀中保护外延层用于形成金属电极层5的部分。

步骤三、对外延层2进行深槽刻蚀，在外延层2上沉积有第一掩膜100以外的位置进行刻蚀形成深槽101(如图6所示)；具体的，该刻蚀过程可以为干法刻蚀或者湿法刻蚀，深槽101的深度和宽度根据肖特基二极管器件的具体参数决定。

步骤四、去除第一掩膜100，在所述深槽101内部表面形成第二电介质层3(如图7所示)；具体的，对步骤三中的样品去除第一掩膜100后采用热氧化法或者沉积法形成电介质层3，在形成电介质层3之前还可以加入牺牲氧化采用干法或者湿法炉管生长二氧化硅工艺在外延层2表面形成厚度约为500埃的牺牲氧化膜，以确保修复由于深槽刻蚀所带来的缺陷。第二电介质层3的厚度具体根据肖特基二极管的参数确定。

步骤五、在形成有所述第二电介质层3的深槽101中沉积多晶硅4(如图8所示)；具体的，多晶硅4为N型重掺杂。

步骤六、对第二电介质层3进行刻蚀，在刻蚀形成的沟槽中沉积第一电介质层3a(如图9所示)，第一电介质层3a的介电常数大于第二电介质层3b的介电常数；具体的，电介质层3包括采用第一材料形成的第一电介质层3a和采用第二材料形成的第二电介质层3b，第一电介质层3a位于深槽101的侧壁上方，第二电介质层3b位于深槽101的侧壁下方及深槽101的底部，第一材料的的介电常数大于第二材料的介电常数。电介质层3位于多晶硅4与外延层2之间，通过电介质层3隔离多晶硅4与外延层2的接触。

步骤七、在外延层2上形成金属电极层5，金属电极层5与所述多晶硅4相连(如图10所示)。具体的，外延层2中通过深槽刻蚀形成深槽减小了金属电极层5与外延层2的接触面积，这样会使得肖特基二极管器件的漏电降低。由于在金属电极层5与外延层2之间形成的肖特基区两侧存在多晶硅4，且多晶硅4与金属电极层5相连，因而在较低的电压下，多晶硅4可以将外延层2形成的漂移区完全耗尽从而屏蔽金属电极层5与外延层2之间的界面，避免了肖特基二极管器件在反向电压升高过程中由于金属电极层5与外延层2界面的电场强度过高而导致击穿电压降低的问题。

作为本发明提供的一种肖特基二极管器件的制造方法中一优选实施例，第二电介质层3b的厚度大于第一电介质层3a的厚度。具体的，电介质层3的厚度越大，多晶硅4对电介质层3间的漂移区的耗尽电压就越大，因此，通过减小第一电介质层3a的厚度降低第一电介质层3a之间的漂移区被多晶硅4耗尽的电压可以使得多晶硅4在低压状态下便夹断第一点阶层3a之间的漂移区，从而屏蔽金属电极层5与外延层2的界面，降低界面处的电场强度，在反向电压继续增加到击穿电压的过程中，金属电极层5与外延层2界面的电场强度保持在一定的范围内，此时，第二电介质层3b的厚度与相邻的第二电介质层3b之间的距离决定了肖特基二极管器件的击穿电压。

作为本发明提供的一种肖特基二极管器件的制造方法中一优选实施例，如图3所示，外延层3包括第一外延层3a和第二外延层3b，第一外延层2a位于相邻的第一电介质层3a之间，第二外延层2b位于相邻的第二电介质层3b之间，第一外延层3a具有第一宽度，第二外延层2b具有第二宽度，第二宽度大于第一宽度。具体的，减小第一外延层2a之间的第一宽度可以进一步降低相邻的第一电介质层3a之间的漂移区的耗尽电压，从而降低金属电极层5与第一外延层2a界面的电场强度，降低了肖特基二极管器件的漏电流。

本发明提供的肖特基二极管器件及制造方法中，肖特基二极管器件中包括：半导体衬底1，形成在半导体衬底1上的外延层2；外延层2开设有多个深槽，形成在深槽内壁的电介质层3，形成于深槽内且位于在电介质层3之间的多晶硅4，形成在相邻的深槽之间的外延层2表面的金属电极层5，金属电极层5通过接触孔与多晶硅4相连；电介质层3包括采用第一材料形成的第一电介质层3a和采用第二材料形成的第二电介质层3b，第一电介质层3a靠近深槽开口方向，第二电介质层3b靠近深槽的底部，第一材料的的介电常数大于第二材料的介电常数。具体的，电介质层3位于多晶硅4与外延层2之间，通过电介质层3隔离多晶硅4与外延层2的接触。通过采用高介电常数的第一电介质层3a使得肖特基区的顶部在较低的电压下夹断第一外延层2a形成的漂移区，从而屏蔽金属电极层5与外延层2的界面以使得金属电极层5与外延层2之间的电场强度在反向电压升高过程中保持在较低水平，避免了肖特基二极管在反向电压升高过程中由于金属电极层5与外延层2界面的电场强度过高而导致击穿电压降低的问题，在不降低击穿电压的条件下降低了肖特基二极管的导通电压。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种肖特基二极管器件，其特征在于，包括：

半导体衬底；

形成在所述半导体衬底上的外延层，其中，所述外延层开设有多个深槽；

形成在所述深槽内壁的电介质层；

形成于所述深槽内且位于在所述电介质层之间的多晶硅；及

形成在相邻的所述深槽之间的所述外延层表面的金属电极层，所述金属电极层通过接触孔与所述多晶硅相连；

其中，所述电介质层至少包括采用第一材料形成的第一电介质层和采用第二材料形成的第二电介质层，所述第一电介质层靠近所述深槽开口方向，所述第二电介质层靠近所述深槽的底部，所述第一材料的介电常数大于所述第二材料的介电常数。

2.如权利要求1所述的肖特基二极管器件，其特征在于，所述第一电介质层位于所述深槽的侧壁上方，所述第二电介质层位于所述深槽的侧壁下方及所述深槽的底部。

3.如权利要求1或2所述的肖特基二极管器件，其特征在于，所述第二电介质层的厚度大于所述第一电介质层的厚度。

4.如权利要求1或2所述的肖特基二极管器件，其特征在于，所述电介质层还包括采用第三材料形成的第三电介质层，所述第三材料的介电常数大于所述第二材料的介电常数且小于所述第一材料的介电常数，所述第三电介质层位于所述第一电介质层与所述第二电介质层之间并且与所述第一电介质层和所述第二电介质层接触。

5.如权利要求1或2所述的肖特基二极管器件，其特征在于，所述外延层包括第一外延层和第二外延层，所述第一外延层位于相邻的所述第一电介质层之间，所述第二外延层位于相邻所述的第二电介质层之间，所述第一外延层具有第一宽度，所述第二外延层具有第二宽度，所述第二宽度大于所述第一宽度。

6.如权利要求5所述的肖特基二极管器件，其特征在于，所述第一宽度为所述第二宽度的30％-70％。

7.如权利要求1所述的肖特基二极管器件，其特征在于，所述第一材料为氮化硅，所述第二材料为二氧化硅。

8.一种肖特基二极管器件的制造方法，其特征在于，包括以下步骤：

步骤一、在半导体衬底上通过外延生长形成外延层；

步骤二、在所述外延层上沉积第一掩膜；

步骤三、对所述外延层进行深槽刻蚀，在所述外延层上沉积有所述第一掩膜以外的位置进行刻蚀形成深槽；

步骤四、去除所述第一掩膜，在所述深槽内部表面形成第二电介质层；

步骤五、在形成有所述第二电介质层的深槽中沉积多晶硅；

步骤六、对所述第二电介质层进行刻蚀形成沟槽，在刻蚀形成的沟槽中沉积第一电介质层，所述第一电介质层靠近所述深槽开口方向，所述第二电介质层靠近所述深槽的底部，所述第一电介质层的介电常数大于所述第二电介质层的介电常数；

步骤七、在所述外延层上形成金属电极层，所述金属电极层与所述多晶硅相连。

9.如权利要求8所述的制造方法，其特征在于，所述第二电介质层的厚度大于所述第一电介质层的厚度。

10.如权利要求8所述的制造方法，其特征在于，所述外延层包括第一外延层和第二外延层，所述第一外延层位于相邻的所述第一电介质层之间，所述第二外延层位于相邻的所述第二电介质层之间，所述第一外延层具有第一宽度，所述第二外延层具有第二宽度，所述第二宽度大于所述第一宽度。