KR100223500B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100223500B1
KR100223500B1 KR1019970000593A KR19970000593A KR100223500B1 KR 100223500 B1 KR100223500 B1 KR 100223500B1 KR 1019970000593 A KR1019970000593 A KR 1019970000593A KR 19970000593 A KR19970000593 A KR 19970000593A KR 100223500 B1 KR100223500 B1 KR 100223500B1
Authority
KR
South Korea
Prior art keywords
wiring line
slit
wiring
interlayer insulating
insulating film
Prior art date
Application number
KR1019970000593A
Other languages
English (en)
Other versions
KR970060390A (ko
Inventor
신야 이와사
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR970060390A publication Critical patent/KR970060390A/ko
Application granted granted Critical
Publication of KR100223500B1 publication Critical patent/KR100223500B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

2개 층 이상의 금속 와이어링을 가진 반도체 장치가 공지되는데, 여기서 슬릿이 하단 층인 금속 와이어링내에 형성되며, SOG 막이 슬릿내로 유입되고 SOG 막을 형성한다. 대형 영역의 금속 와이어링 상에 형성된 SOG 막의 막 두께는 작은 영역의 금속 와이어링 상에 형성된 SOG 막의 막 두께와 차이가 거의 없다. 그러므로, 금속 와이어링 사이에 배치된 층간 절연막의 평면도의 기울기는 손상되지 않는다. 내습성 및 이동전자 내성도 손상되지 않는다.

Description

반도체 장치
본 발명은 다중레벨 와이어링 구조를 가진 반도체 장치에 관한 것으로, 특히 다중레벨 와이어링 구조에 대한 층간 절연막의 일부분으로 사용되는 스핀 온 글래스 막(Spin-on-Glass film)[아래부터는 SOG 막으로 칭함]을 가지는 반도체 장치에 관한 것이다.
다중레벨 와이어링 기술은 와이어링 길이 및 와이어링 사이의 기생 정전용량을 줄이는 기능을 하여, 다중레벨 와이어링 구조를 가지는 반도체 장치에 대한 고속 성능을 얻는 것이 가능하다. 또한, 다중레벨 와이어링 기술은 레이아웃 설계 면적을 자유롭게 줄일 수 있으므로, 반도체 소자의 고집적화에 매우 효율적이다.
다중레벨 와이어링 구조는 각각으로부터 하부 및 상부 와이어링 라인 사이의 층간 절연막을 필수적으로 가진다. 소망된 하나 또는 그 이상의 와이어링 층이 관련된 한 접촉 홀을 통해 전기적으로 연결된다. 금속 와이어링 사이에 배치된 층간 절연막은 SOG 막과 같이 평면화 된다.
SOG 막을 사용하는 다중층 와이어링 사이에 배치된 층간 절연막을 평면화하는 종래의 방법이 아래의 도면을 참조로 설명된다.
도5(a) 및 도5(b)는 SOG 막을 사용하는 다중레벨 금속 와이어링 사이에 배치된 층간 절연막의 평면화를 도시한다. 특히, 도5(a)는 전원 와이어링 및/또는 GND 와이어링 등에 사용되는 대형 영역의 금속 와이어링 평면도이다. 도5(b)는 어레이 섹션의 평면도이다.
도6(a) 내지, 도6(d)는 도5(a)이 선 A-A'를 따라 절단한 제조 단계를 도시하는 단면도이며, 도7(a) 내지, 도7(d)는 도5(b)의 선 B-B'를 따라 절단한 제조 단계를 도시하는 단면도이다.
다중층 금속 와이어링을 가지는 반도체 장치를 제조하는 제조 단계가 도6(a) 내지 도6 (d) 및 도7(a)내지 도7(d)를 참조로 아래에 설명된다.
먼저, 금속 와이어링(102)가 절연막(101) 상에 선택적으로 형성된다. 다음으로, 실리콘 2산화막으로 형성된 층간 절연막(103)이 절연막(103) 및 금속 와이어링(102)을 덮도록 형성된다. 그러므로, 금속 와이어링 사이에 배치된 층간 절연막의 평면 정도를 증가시키기 위해서, SOG 막(104)는 층간 절연막(103)의 전체 표면 상에 코팅된다[도6(a) 및 도7(a)]. 동시에, 금속 와이어링(102) 상에 형성된 SOG 막(104)의 막 두께는 금속 와이어링(102)의 영역이 넓어짐에 따라 도6(a) 및 도7(a)에 도시된 것처럼 두꺼워진다. 특히, 도5(b)에 도시된 것처럼 금속 와이어링(102)의 형성되는 영역에서, SOG 막(104)는 SOG 막(104)의 형성 동안 금속 와이어링(102) 사이의 스페이스로 유입되어, 금속 와이어링(102) 상에 배치된 SOG 막(104) 부분의 막 두께는 작아진다. 반면에, 대형 영역의 금속 와이어링(102)의 경우에는 SOG 막(104)가 유입할 공간이 없어서, SOG 막(104)는 대형 막 두께를 가지도록 형성된다.
순차적으로, 결과적 구조는 금속 와이어링(102)의 표면 단계에 대응하는 SOG 막(104)의 각각의 부분들을 남기기 위해서 이방성 건식 에칭을 수행한다[도6(b) 및 도7(b)]. 비평면 표면을 평면화하기 위해서, 다른 SOG 막(105)이 전체 표면 상에 새로 형성되며, 이방성 에칭이 수행되어, 층간 절연막(103)의 평면도를 증가시킨다.[도6(c) 및 도7(c)].
그러므로, 실리콘 이산화막으로 구성된 층간 절연막(106)이 형성되며, 접촉홀(107) 및 금속 와이어링(108)이 형성된다[도6(d) 및 도7(d)].
그러나, 이러한 장치에 있어서, 부가 SOG 막(105)가 형성될 필요가 있고, 이방성 에칭이 층간 절연막의 평면도를 증가시키도록 수행되므로, 제조 단계의 수는 증가한다. 더우기, 건식 에칭이 2번 수행되어, 층간 절연막(103)의 막 두께는 습식저항 특성을 손상시킬 만큼 작다.
또한, 대형 영역의 금속 와이어링에 두꺼운 SOG 막이 형성되므로, 층간 절연막은 이방성 에칭으로는 거의 제거되지 않는다. 결과적으로, 대형 영역의 금속 와이어링 상에 형성된 접촉 홀의 종횡비(aspect ratio)는 크다. 접촉 홀내에 배치된 알루미늄으로 형성된 상단 와이어링의 단계 커버리지가 감소된다. 그러므로, 접촉홀 저항의 증가 및 이동전자(electromigration) 내성의 감소 특성이 생성된다.
본 발명의 목적은 제조 단계의 수를 감소시키고 이동전자 내성외에도 내습성을 증가시키는 금속 와이어링 사이에 배치된 층간 절연막의 평면도를 증가시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 한 특성에 따른 반도체 장치는 2개 이상의 금속층으로 형성된 금속 와이어링, SOG 막, 상기 금속 와이어링 사이를 절연하는 층간 절연막, 및 금속와이어링을 전기적으로 연결하는 접촉 홀을 포함하는데, 여기서 금속 와이어링들 중의 하단층인 금속 와이어링은 슬릿(slit)을 포함한다.
슬릿은 접촉 홀의 부근에 형성된다. 층간 절연막은 플리즈마 산화막으로 형성된다. SOG 막은 SiO2계열 수지 재료로 형성된다.
본 발명의 반도체 장치에 있어서, SOG 막이 금속 와이어링 상에 형성되는 경우, SOG 막은 금속 와이어링내에 형성된 슬릿으로 유입된다. 금속 와이어링이 대형 영역을 가지는 경우, 금속 와이어링상에 형성된 SOG 막의 막 두께는 작다.
이러한 이유로, 미세 금속 와이어링 패턴내에 배치된 금속 와이어링으로 형성된 SOG 막의 막 두께와 대형 영역의 금속 와이어링 상에 형성된 SOG 막의 막두께 사이의 차이는 작다.
도1(a) 및 도1(b)는 본 발명의 실시예에 따른 반도체 장치의 일부분을 도시하는 평면도로서, 특히 도1(a)는 전원 및 GND 와이어링 등에 사용되는 대형 영역의 금속 와이어링의 평면도이고, 도1(b)는 어래이 섹션의 평면도.
도2(a), 도2(b), 및 도2(c)는 도1(a)의 선 A-A'를 따라 절단되어 제조 단계를 도시하는 단면도.
도3(a), 도3(b), 및 도3(c)는 도1(b)의 선 B-B'를 따라 절단되어 제조 단계를 도시하는 단면도.
도4는 본 발명의 다른 실시예에 따른 반도체 장치의 일부분을 도시하는 평면도.
도5(a) 및 도5(b)는 SOG 막을 사용하는 다중레벨 금속 와이어링 사이에 배치된 층간 절연막을 종래식 평면화를 설명하는 평면도로서, 특히 도5(a)는 전원 및 GND 와이어링 등에 사용되는 대형 영역의 금속 와이어링의 평면도이고, 도5(b)는 어래이 섹션의 평면도.
도6(a), 도6(b), 및 도 6(c)는 도5(a)이 선 A-A'를 따라 절단되어 제조 단계를 도시하는 단면도.
도7(a), 도7(b), 도7(c)는 도5(b)의 선 B-B'를 따라 절단되어 제조 단계를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 절연막 2 : 금속 와이어링
3 : 층간 절연막 4 : SOG 막
6 : 층간 절연막 7 : 접촉 홀
9 : 슬릿
본 발명의 실시예를 도시하는 도1 내지 도3에 있어서, 금속과 같은 도전층이 반도체 본체(도시 없음)을 덮는 절연막(1) 상에 형성된다. 이러한 층은 하단 전원 공급 선(2-1) 및 다수의 하단 신호 선(2-2)을 형성하도록 패턴화된다. 동시에, 도1(a) 및 도2(a)에 도시된 것처럼, 다수의 슬릿(9)이 도1(b)에 도시된 신호 선(2-2) 사이의 최소 공간이 예를 들면 0.5㎛인 경우의 횡단 선(2-1)과 같은 동일한 방향의 선(2-1)으로 동시에 형성되며, 슬릿(9)의 각각의 폭은 약 0.5㎛ 내지 1.5㎛의 범위로 세트된다.
두께가 약 500Å인 실리콘 산화막과 같은 층간 절연막(3)의 플라즈마 CVD기술을 사용함에 의해 최종 구조체의 전체 표면 상에 형성된다. SOG 막(4)이 도2(a) 및 도3(a)에 도시된 것과 같이 코팅되고, 슬릿(9)의 오목부는 SOG 막(4)와 함께 매입된다. 다음으로, SOG 막(4)는 약 400℃의 열처리에 의해 보호된다. 슬릿(9)에 의해, 와이어링 선(2-1) 상의 막(4)의 부분과 신호 와이어링 선(2-2) 상의 막(4)의 부분 사이의 두께에는 약간의 차이가 있다. 이는 SOG 막(4)이 일부분이 와이어링(2-1) 상의 SOG 막(4)의 두께를 줄이기 위해서 슬릿(9)으로 유입되기 때문이다.
순차적으로, 금속 와이어링(2)를 덮는 SOG 막(4) 및 층간 절연막(3)은 와이어링 층(2-1 및 2-3)의 각각의 상부 표면이 노출될 때까지 이방성 건식 에칭(도2b) 및 도3(b)에 의해 부분적으로 제거된다. 도2(a), 도2(b) 및 2(c)와 도3(a), 도3(b) 및 도3(c)에 도시된 것처럼, 상술한 것과 같은 선 2-1 및 선 2-2의 각각의 상부 표면을 덮고 있는 SOG 막(4)의 각각의 부분 사이의 두께의 차이가 매우 작으므로, 절연막(3) 및 나머지 SOG 막(4)로 구성된 층간 절연막은 실질적으로 평평하게 제조된다.
그러므로, 예를 들면 약 4000Å 두께를 가진 플라즈마 실리콘 산화막으로 형성된 새로운 층간 절연막(6)이 전체 표면상에 피착된다. 이러한 막(6) 및 막(3)은 접ㅊㄱ 홀(7)을 형성하도록 패턴화된다. 순차적으로, 금속과 같은 도전층이 피착되고 다음으로 상단 전력 공급 선(8-1) 및 다수의 상단 신호 선(8-2)을 형성하도록 패턴화된다.
도4에 있어서, 도시된 장치는 3-레벨 와이어링 구조를 가지며, 도1과 동일 부분은 더 이상의 설명을 생략하기 위해서 동일 참조 번호로 표기되었다. 이 장치에 있ㅇ서, 와이어링 선(2-3), (8-3) 및 (12-3)이 상단 레벨, 중단 레벨 및 상단 레벨로서 형성되었다. 슬릿(9-3) 및 (111-3)이 본 발명에 따라 와이어링 선(2-3) 및 (8-3)으로 각각 형성된다. 따라서, 3-레벨 와이어링 구조의 장치는 상술한 것과 동일한 효과를 가진다.
본 발명은 4-또는 그 이상-레벨 와이어링 구조의 장치에 적용될 수 있다.
상술한 것처럼, 본 발명에 따르면, 대형 영역의 금속 와이어링상에 형성된 SOG 막의 막두께와 미세한 패턴의 금속 와이어링 상에 형성된 SOG 막의 막두께 사이의 차이는 작다. 금속 와이어링 사이에 배치된 층간 절연막에 있어서, 금속 와이어링 사이의 상기 층간 절연의 평면도는 증가될 수 있다.
그러나, 이방성 건식 에칭에 의해 금속 와이어링 상의 SOG 막의 형성 및 제거가 각각 단지 한번만 수행되는 경우, 충분한 평면도가 얻어질 수 있다. 그러므로, 금속 와이어링 사이의 층간 절연막의 형성을 위한 제조 단계의 수는 줄어질 수 있다.
항상 상수의 막 두께를 가지는 층간 절연막을 형성하는 것이 가능하여, 층간절연막의 내습성(耐濕性)은 증가될 수 있다.
상수 막 두께를 가지는 층간 절연막을 형성하는 것이 가능하므로, 동일한 종횡비를 가지는 접촉 홀을 형성하는 것이 가능하다. 그러므로, 알루미늄으로 제조된 상단 와이어링과 같은 금속 와이어링의 단계 커버리지는 상수로 유지될 수 있다. 그러므로, 접촉 홀의 이동전자 내성은 증가될 수 있다.
본 발명은 상술한 실시예에만 국한되는 것이 아니며, 본 발명의 범위 및 기술 사상에서 벗어나지 않고 수정 및 변경될 수 있다는 것은 명백하다.

Claims (8)

  1. 반도체 본체를 덮는 절연막;
    상기 절연막 상에 선택적으로 형성되며 그 위에 걸쳐 연장되는 제1 와이어링 선; 상기 제1 와이어링 선내에 선택적으로 형성된 슬릿(slit); 상기 슬릿을 채우면서, 상기 제1 와이어링 선과 상기 절연층을 덮도록 형성된 층간 절연막(interlayer insulating film); 상기 제1 와이어링 선의 일부를 노출시키도록 상기 층간 절연막내에 선택적으로 형성된 적어도 하나의 접촉 홀(contact hole); 및 상기 슬릿을 통과하면서 상기 제1 와이어링 선을 교차하도록 상기 층간 절연막상에 선택적으로 형성되며, 상기 적어도 하나의 접촉 홀을 통해 상기 제1 와이어링 선의 상기 부분과 전기적으로 접촉하는 제2 와이어링 선을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 슬릿은 상기 제1 와이어링 층 연장(elongating)과 동일한 방향 및 상기 제2 와이어링 층의 폭보다 큰 길이로 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 적어도 하나의 접촉 홀은 상기 슬릿과 상기 제1 와이어링 선의 외곽 주위면 사이의 상기 제1 와이어링 선의 일부분에 위치하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 층간 절연막은 스핀-온-글래스(spin-on-glass) 층을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 절연층; 상기 절연층상에 형성되며 제1 방향으로 연장되는 제1 와이어링 선; 상기 제1 방향의 상기 제1 와이어링 선내에 선택적으로 형성된 제1 슬릿을 포함하고; 상기 제1 와이어링 선은 상기 제1 슬릿과 상기 제1 와이어링 선의 제1 외곽 주위면 사이에 중재된 제1 영역을 가지게 되며; 상기 제1 와이어링 선의 상기 제1 영역의 각각의 부분들을 노출시키도록 상기 제1 와이어링 선의 상기 제1 영역에 걸쳐 상기 층간 절연층내에 선택적으로 형성된 다수의 제1 접촉 홀; 및 상기 층간 절연막상에 선택적으로 형성되며, 상기 제1 슬릿을 교차하도록 상기 제1 방향을 교차하는 제2 방향으로 연장하며, 상기 제1 접촉 홀을 통해 상기 제1 와이어링 선의 상기 제1 영역의 상기 각각의 부분의 각각과 전기적으로 접촉하는 제2 와이어링 선을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제1 슬릿에 형행으로 상기 제1 와이어링 선내에 선택적으로 형성된 제2 슬릿을 포함하며, 상기 제1 와이어링 선은 상기 제1 슬릿과 제2 슬릿 사이에 중재된 제2 영역을 가지며, 상기 제1 와이어링 선의 상기 제2 영역의 각각의 부분들을 노출시키도록 상기 제1 와이어링 선의 상기 제2 영역에 걸쳐 상기 층간 절연막내에 선택적으로 형성된 다수의 제2 접촉 홀을 포함하고, 상기 제2 와이어링 선은 상기 제2 선을 교차하며 상기 제2 접촉 홀을 통해 상기 제1 와이어링 선의 상기 제2 영역의 상기 각각의 부분들의 각각과 전기적으로 접촉하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 제1 와이어링 선은 상기 제2 슬릿과 상기 제1 와이어링 선의 제2 외곽 주의면 사이에 중재된 제3 영역을 가지며, 상기 반도체 장치는 상기 제1 와이어링 선의 상기 제3 영역의 각각의 부분을 노출시키도록 상기 제1 와이어링 선의 상기 제3 영역에 걸쳐 상기 층간 절연막내에 선택적으로 형성된 다수의 제3 접촉 홀을 더 포함하며, 상기 제2 와이어링 선은 상기 제3 접촉 홀을 통해 상기 제1 와이어링 선의 제3 영역의 상기 각각의 부분의 각각과 전기적으로 접촉하는 것을 특징으로 하는 반도체 장치.
  8. 절연층; 상기 절연층상에 선택적으로 형성된 제1 와이어링 선; 상기 제1 와이어링 선내에 선택적으로 형성된 제1 슬릿; 상기 제1 슬릿을 채우면서, 상기 절연층과 상기 제1 와이어링 선을 덮도록 형성된 제1 층간 절연막; 상기 제1 와이어링 선의 제1 부분을 노출시키도록 상기 제1 층간 절연막내에 선택적으로 형성된 제1 접촉 홀; 상기 제1 슬릿을 교차하는 상기 제1 와이어링 선을 교차하도록 상기 제1 층간 절연막 상에 선택적으로 형성되고 상기 제1 접촉 홀을 통해 상기 제1 와이어링선의 상기 제1 부분과 전기적으로 접촉하는 제2 와이어링 선; 상기 제1 및 제2 와이어링 선의 교차부로부터 이격된 상기 제2 와이어링 선내에 선택적으로 형성된 제2 슬릿; 상기 제2 슬릿을 채우면서 상기 제1 층간 절연막과 상기 제1 및 제2 와이어링 선을 덮도록 형성된 제2 접촉 홀; 및 상게 제2 슬릿을 교차하는 상기 제2 와이어링 선을 교차하도록 상기 제2 층간 절연막 상에 선택적으로 형성되고 상기 제3 접촉 홀을 통해 상기 제2 와이어링선의 상기 제2 부분과 전기적으로 접촉하는 제3 와이어링 선을 포함하는 것을 특징으로 하는 반도체 장치.
KR1019970000593A 1996-01-12 1997-01-11 반도체 장치 KR100223500B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8004049A JPH09199587A (ja) 1996-01-12 1996-01-12 半導体装置
JP96-004049 1996-01-12

Publications (2)

Publication Number Publication Date
KR970060390A KR970060390A (ko) 1997-08-12
KR100223500B1 true KR100223500B1 (ko) 1999-10-15

Family

ID=11574058

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970000593A KR100223500B1 (ko) 1996-01-12 1997-01-11 반도체 장치

Country Status (3)

Country Link
US (1) US5955788A (ko)
JP (1) JPH09199587A (ko)
KR (1) KR100223500B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4228418B2 (ja) * 1998-07-30 2009-02-25 沖電気工業株式会社 半導体装置
US6555910B1 (en) * 2000-08-29 2003-04-29 Agere Systems Inc. Use of small openings in large topography features to improve dielectric thickness control and a method of manufacture thereof
US6768206B2 (en) 2002-05-07 2004-07-27 Kabushiki Kaisha Toshiba Organic substrate for flip chip bonding
US6900502B2 (en) * 2003-04-03 2005-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel on insulator device
DE10344605B4 (de) * 2003-09-25 2008-09-18 Infineon Technologies Ag Leitbahn-Verbindungsstruktur sowie zugehöriges Herstellungsverfahren
US7176125B2 (en) * 2004-07-23 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a static random access memory with a buried local interconnect
JP5481928B2 (ja) 2009-05-19 2014-04-23 株式会社リコー 配線層レイアウト方法及び半導体装置
JP2018129481A (ja) * 2017-02-10 2018-08-16 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6049649A (ja) * 1983-08-26 1985-03-18 Fujitsu Ltd 半導体集積回路装置
JPS6216546A (ja) * 1985-07-16 1987-01-24 Toshiba Corp ＧａＡｓ集積回路装置
GB2212659A (en) * 1987-11-20 1989-07-26 Philips Electronic Associated Multi-level circuit cross-overs
JPH02172261A (ja) * 1988-12-25 1990-07-03 Nec Corp 半導体装置の製造方法
JPH0492428A (ja) * 1990-08-08 1992-03-25 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP3004083B2 (ja) * 1991-06-21 2000-01-31 沖電気工業株式会社 半導体装置及びその製造装置
JPH07273195A (ja) * 1994-03-30 1995-10-20 Nec Corp 半導体装置

Also Published As

Publication number Publication date
KR970060390A (ko) 1997-08-12
US5955788A (en) 1999-09-21
JPH09199587A (ja) 1997-07-31

Similar Documents

Publication Publication Date Title
US7067919B2 (en) Semiconductor device
US7821051B2 (en) MIM capacitor and method of fabricating same
US4576900A (en) Integrated circuit multilevel interconnect system and method
US7821078B2 (en) Semiconductor device having resistor elements and method for manufacturing the same
US7205636B2 (en) Semiconductor device with a multilevel interconnection connected to a guard ring
US6495907B1 (en) Conductor reticulation for improved device planarity
KR100373804B1 (ko) 서브미크론상호연결의선택적간극충진을위한2단계마스킹방법
KR100283307B1 (ko) 반도체 장치 및 그의 제조 방법
US20030100181A1 (en) Semiconductor device having multi-layer copper line and method of forming the same
US6255697B1 (en) Integrated circuit devices including distributed and isolated dummy conductive regions
KR100223500B1 (ko) 반도체 장치
US5856707A (en) Vias and contact plugs with an aspect ratio lower than the aspect ratio of the structure in which they are formed
US5924006A (en) Trench surrounded metal pattern
JPH11340320A (ja) 半導体装置
JPH03196662A (ja) 半導体集積回路の配線構造およびその製造方法
US20140353837A1 (en) Semiconductor device and manufacturing method thereof
KR100253311B1 (ko) 반도체 소자의 평탄화 방법
US20030060037A1 (en) Method of manufacturing trench conductor line
KR950009951A (ko) 반도체 집적회로장치의 제조방법
KR0168164B1 (ko) 반도체 소자의 제조방법
KR100485181B1 (ko) 다층 배선의 접촉 구조 및 그 형성 방법
KR100480890B1 (ko) 반도체 장치의 커패시터의 제조방법
KR100422912B1 (ko) 반도체 소자의 접촉부 및 그 형성 방법
KR100545190B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR100529612B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150626

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20160705

Year of fee payment: 18

EXPY Expiration of term