KR100221613B1 - 반도체장치의 제조방법 - Google Patents
반도체장치의 제조방법 Download PDFInfo
- Publication number
- KR100221613B1 KR100221613B1 KR1019960063440A KR19960063440A KR100221613B1 KR 100221613 B1 KR100221613 B1 KR 100221613B1 KR 1019960063440 A KR1019960063440 A KR 1019960063440A KR 19960063440 A KR19960063440 A KR 19960063440A KR 100221613 B1 KR100221613 B1 KR 100221613B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- gate
- gate oxide
- forming
- semiconductor substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 11
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 반도체기판 상의 소정 부분에 소자의 활성영역을 한정하는 필드산화막을 형성하고 상기 반도체기판 상의 활성영역에 게이트산화막을 형성하는 공정과, 상기 게이트산화막 상의 소자의 활성영역내에 채널영역을 한정하는 감광막을 형성하는 공정과, 상기 감광막을 마스크로 사용하여 게이트산화막의 노출된 부분을 소정 두께 식각하고 상기 감광막을 제거하는 공정과, 상기 게이트산화막의 식각된 부분 상에 위치하여 양측 끝 부분이 식각되지 않은 부분과 중첩되도록 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판에 불순물영역을 형성하는 공정을 구비한다. 따라서, 게이트산화막의 두께를 채널영역 상에서 증가시키지 않고 게이트와 불순물영역이 중첩되는 부분에서만 증가시키므로 전류 구동 능력을 저하시키지 않고 기생 커패시턴스를 감소시킬 수 있다.
Description
[발명의 명칭]
반도체장치의 제조방법
[기술분야]
제1도는 종래 기술에 따른 반도체장치의 단면도.
제2a도 내지 b도는 종래 기술에 따른 반도체 장치의 제조공정도.
제3도는 본 발명에 따른 반도체장치의 단면도.
제4도는 본 발명과 종래 기술에 따른 반도체장치의 드레인전류(Id)의 양을 비교한 그래프.
제5도는 본 발명과 종래 기술에 따른 반도체장치의 기생 커패시턴스를 비교한 그래프.
제6a도 내지 c도는 본 발명의 일 실시예에 따른 반도체 장치의 제조 공정도.
제7a도 내지 c도는 본 발명의 다른 실시예에 따른 반도체 장치의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 23 : 필드산화막
25 : 게이트산화막 26 : 감광막
27 : 게이트 29 : 불순물영역
31 : 마스크층
[발명의 상세한 설명]
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 소오스 및 드레인영역을 이루는 불순물영역과 게이트 사이의 기생 커패시턴스를 감소시켜 동작 속도를 향상시킬 수 있는 반도체 장치의 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 게이트의 면적 및 길이가 짧아진다. 그러므로, 반도체장치의 전류 구동 능력을 저하시키지 않기 위해 게이트산화막의 두께를 감소시킨다.
제1도는 종래 기술에 따른 반도체장치의 단면도이다.
종래 기술에 따른 반도체장치는 반도체기판(11) 상에 트랜지스터가 형성되는 활성영역을 한정하는 필드산화막(13)이 선택산화방법인 LOCOS (Local Oxidation of Silicon)방법에 의해 형성된다. 그리고, 반도체기판(11) 상의 활성영역에 게이트산화막(15)가 형성되고, 이 게이트산화막(15) 상에 게이트(17)가 형성된다. 그리고, 게이트(17) 양측의 반도체기판(11)에 이 반도체기판(11)과 반대 도전형의 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 사용되는 불순물영역(19)이 형성된다. 상기에서 게이트(17) 하부의 불순물영역(19) 사이는 전자가 흐르는 채널 영역이 된다.
제2a도 내지 제2b도는 종래 기술에 따른 반도체장치의 제조공정도이다.
제2a도를 참조하면, 반도체기판(11) 표면의 소정 부분에 통상의 선택산화방법인 LOCOS 방법에 의해 필드산화막(13)을 형성하여 소자의 활성영역을 한정한다. 그리고, 반도체기판(11)의 필드산화막(13)이 형성되지 않은 부분을 열산화시켜 게이트산화막(15)을 형성한다.
제2b도를 참조하면, 게이트산화막(15) 상에 불순물이 도핑된 다결정실리콘을 증착하고, 이 다결정실리콘을 포토리쏘그래피(photolithogra- phy) 방법으로 패터닝하여 게이트(17)를 형성한다. 그리고, 게이트(17)를 마스크로 사용하여 반도체기판(11)에 반대 도전형의 불순물을 이온 주입하고 열처리하여 불순물영역(19)을 형성한다.
상술한 종래의 반도체장치는 게이트에 전압을 인가하면 게이트산화막 하부가 반전되어 채널영역이 형성되는 데, 이 때, 소오스 및 드레인영역으로 이용되는 불순물영역 사이에 바이어스(bias)를 인가하면 캐리어들이 가속되어 전류가 흐르게 된다. 이러한 반도체장치는 고집적화 됨에 따라 전류 구동 능력을 저하시키지 않기 위해 게이트산화막의 두께를 감소시킨다.
그러나, 상술한 종래의 반도체장치는 불순물영역을 형성하기 위해 주입된 불순불을 열처리하면 이 불순물이 채널 영역으로 확산된다. 그러므로, 전도성의 게이트와 불순물영역 사이에 절연체인 게이트산화막이 있으므로 기생 커패시턴스가 존재하여 소자의 동작 속도를 저하시키는 분제점이 있었다.
따라서, 본 발명의 목적은 게이트와 불순물영역 사이의 기생 커패시턴스를 감소시켜 소자의 동작 속도가 저하되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조방법은 반도체기판 상의 소정 부분에 소자의 활성영역을 한정하는 필드산화막을 형성하고 상기 반도체기판 상의 활성영역에 게이트산화막을 형성하는 공정과, 상기 게이트산화막 상의 소자의 활성영역 내에 채널영역을 한정하는 감광막을 형성하는 공정과, 상기 감광막을 마스크로 사용하여 게이트산화막의 노출된 부분을 소정 두께 식각하고 상기 감광막을 제거하는 공정과, 상기 게이트산화막의 식각된 부분 상에 위치하며 양측 끝 부분이 식각되지 않은 부분과 중첩되도록 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판에 불순물영역을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제3도는 본 발명에 따른 반도체장치의 단면도이다.
본 발명에 따른 반도체장치는 반도체기판(21)에 트랜지스터가 형성되는 활성영역을 한정하는 필드산화막(23)이 선택산화방법인 LOCOS (Local Oxidation of Silicon)방법에 의해 형성된다. 그리고, 반도체기판(21) 상의 활성영역에 게이트산화막(25)가 형성되고, 이 게이트산화막(25) 상에 게이트(27)가 형성된다. 그리고, 게이트(27) 양측의 반도체기판(21)에 이 반도체기판(21)과 반대 도전형의 불순물이 고농도로 이온주입되고 열처리되어 소오스 및 드레인영역으로 사용되는 불순물영역(29)이 형성된다. 그러므로, 게이트(27) 하부의 불순물영역(29) 사이는 전자가 흐르는 채널 영역이 된다. 상기에서, 게이트산화막(25)은 게이트(27)의 양측 끝 부분과 중첩되는 부분이 가운데 부분의 채널 영역과 중첩되는 부분 보다 두껍게 형성되어 단차를 이룬다.
상기에서, 불순물영역(29) 형성시 이온 주입된 불순물은 열처리할 때 게이트(27) 하부의 채널 영역으로 확산되어 게이트(27)의 양측 끝 부분과 중첩된다. 그러므로, 게이트(27)와 불순물영역(29)이 중첩되는 부분에 기생 커패시터가 형성되는데, 게이트산화막(25)은 게이트(27)와 불순물영역(29)이 중첩되는 부분이 중첩되지 않은 채널 영역 보다 두껍게 형성된다. 즉, 게이트산화막(25)은 게이트(27)와 불순물영역(29)이 중첩되지 않는 채널 영역에서 두께(d1)가 70 ~ 130Å 정도이며, 중첩되는 부분에서 500 ~ 1000Å 정도의 폭(w)을 가지고 두께(d2)가 100 ~ 200Å 정도로 통상적인 두께 보다 30 ~ 70Å 정도가 두껍다. 그러므로, 게이트산화막(25)의 두께를 채널영역 상에서 증가시키지 않고 게이트(27)와 불순물영역(29)이 중첩되는 부분에서만 증가시키므로 전류 구동 능력을 저하시키지 않고 기생 커패시턴스를 감소시킬 수 있다.
제4도는 본 발명과 종래 기술에 따른 반도체장치의 드레인전류(Id)의 양을 비교한 그래프이고, 제5도는 기생 커패시턴스를 비교한 그래프이다.
제4도 및 제5도는 게이트산화막(25)이 게이트(27)와 불순물영역(29)이 중첩되지 않는 채널 영역에서 두께(d1)가 80Å이고, 중첩되는 부분에서 두께(d2)가 130Å 정도이며, 중첩되는 부분의 폭(w)이 700Å일 때 게이트(27)에 인가되는 전압을 변화시키면서 드레인전류(Id)와 기생커패시턴스를 측정한 것이다.
상기에서 드레인전류(Id)는 제4도에 도시된 바와 같이 게이트(27)에 인가되는 전압이 0V에서 3V 정도로 변할 때 까지 차이가 없다가 5V 정도가 되면 본 발명에 따른 반도체장치는 종래 기술에 따른 것 보다 매우 작은 양이 감소된다. 그러나, 기생커패시턴스는 제5도에 도시된 바와 같이 매우 큰 폭으로 감소되는 데, 게이트(27)에 인가되는 전압이 0V일 때 4.3×1016에서 3.1×1016F / ㎝로 감소된다.
제6a도 내지 제6c도는 본 발명의 일 실시예에 따른 반도체장치의 제조공정도이다.
제6a도를 참조하면, 반도체기판(21) 표면의 소정 부분에 통상의 선택산화방법인 LOCOS (Local Oxidation of Silicon)방법에 의해 필드산화막(23)을 형성하여 소자의 활성영역을 한정한다. 그리고, 반도체기판(21)의 필드산화막(23)이 형성되지 않은 부분을 열산화하여 100 ~ 200Å 정도 두께의 게이트산화막(25)을 형성한다.
제6b도를 참조하면, 필드산화막(23) 및 게이트산화막(25) 상에 감광막(26)을 형성한다. 그리고, 게이트산화막(25)이 노출되도록 감광막(26)을 노광 및 현상하여 소자의 활성영역 내에 채널영역을 한정한다. 그 다음, 감광막(26)을 마스크로 사용하여 게이트산화막(25)의 노출된 부분을 30 ~ 70Å 정도의 두께를 식각하여 단차를 이루도록 한다.
제6c도를 참조하면, 감광막(26)을 제거한다. 그리고, 게이트산화막(25) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후 포토리쏘그래피(photolithography) 방법으로 패터닝하여 게이트(27)를 형성한다. 이 때, 게이트(27)를 가운데 부분이 게이트산화막(25)의 식각된 부분에 위치하며 양측 끝 부분이 식각되지 않은 부분과 500 ~ 1000Å 정도로 중첩되도록 형성한다. 그리고, 게이트(27)를 마스크로 사용하여 반도체기판(21)에 이 반도체기판(21)과 반대 도전형의 불순물을 이온 주입하고 열처리하여 소오스 및 드레인영역으로 사용되는 불순물영역(29)을 형성한다. 이 때, 불순물영역(29)은 불순물이 게이트(27) 하부의 채널영역으로 확산되어 게이트산화막(25)이 식각되지 않은 부분 까지 중첩되도록 한다.
제7a도 내지 제7c도는 본 발명의 다른 실시예에 따른 반도체장치의 제조공정도이다.
제7a도를 참조하면, 반도체기판(21) 표면의 소정 부분에 통상의 선택산화방법인 LOCOS (Local Oxidation of Silicon)방법에 의해 필드산화막(23)을 형성하여 소자의 활성영역을 한정한다. 그리고, 반도체기판(21)의 필드산화막(23)이 형성되지 않은 부분을 열산화하여 70 ~ 130Å 정도 두께의 제1게이트산화막(25a)을 형성한다.
제7b도를 참조하면, 필드산화막(23) 및 제1게이트산화막(25a) 상에 질화실리콘을 증착하여 마스크층(31)을 형성한다. 그리고, 마스크층(31)을 필드산화막(23) 및 제1게이트산화막(25a)이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 소자의 활성영역 내에 채널영역을 한정한다. 그 다음, 제1게이트산화막(25a)의 노출된 부분을 30 ~ 70Å 정도의 두께로 산화하여 제2게이트산화막(25b)을 형성한다. 이 때, 마스크층(31)에 의해 채널영역을 한정하는 제1게이트산화막(25a)의 노출되지 않은 부분은 산화되지 않아 제2게이트산화막(25b)가 형성되지 않는다.
제7c도를 참조하면, 마스크층(31)을 제거한다. 그리고, 제1게이트산화막(25a) 상에 제2게이트산화막(25b)과 양측 끝 부분이 500 ~ 1000Å 정도로 중첩되도록 게이트(27)를 형성한다. 그리고, 게이트(27)를 마스크로 사용하여 반도체기판(21)에 이 반도체기판(21)과 반대 도전형의 불순물을 이온 주입하고 열처리하여 소오스 및 드레인영역으로 사용되는 불순물영역(29)을 형성한다.
따라서, 본 발명은 게이트산화막의 두께를 채널영역 상에서 증가시키지 않고 게이트와 불순물영역이 중첩되는 부분에서만 증가시키므로 전류 구동 능력을 저하시키지 않고 기생 커패시턴스를 감소시킬수 있는 잇점이 있다.
Claims (7)
- 반도체기판 상의 소정 부분에 소자의 활성영역을 한정하는 필드산화막을 형성하고 상기 반도체기판 상의 활성영역에 게이트산화막을 형성하는 공정과, 상기 게이트산화막 상의 소자의 활성영역 내에 채널영역을 한정하는 감광막을 형성하는 공정과, 상기 감광막을 마스크로 사용하여 게이트산화막의 노출된 부분을 소정 두께 식각하고 상기 감광막을 제거하는 공정과, 상기 게이트산화막의 식각된 부분 상에 위치하며 양측 끝 부분이 식각되지 않은 부분과 중첩되도록 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판에 불순물영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 반도체기판의 상기 활성영역 상에 상기 게이트산화막을 100 ~ 200Å의 두께로 형성하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 게이트산화막의 노출된 부분을 30 ~ 70Å의 두께로 식각하는 반도체장치의 제조방법.
- 반도체기판 상의 소정 부분에 소자의 활성영역을 한정하는 필드산화막을 형성하고 상기 반도체기판 상의 활성영역에 제1게이트산화막을 형성하는 공정과, 상기 제1게이트산화막 상의 소자의 활성영역내에 채널영역을 한정하는 마스크층을 형성하는 공정과, 상기 제1게이트산화막의 노출된 부분을 산화하여 제2게이트산화막을 형성하는 공정과, 상기 마스크층을 제거하는 공정과, 상기 게이트산화막의 식각된 부분 상에 위치하며 양측 끝 부분이 식각되지 않은 부분과 중첩되도록 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판에 불순물영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 제4항에 있어서, 상기 제1게이트산화막을 70 ~ 130Å의 두께로 형성하는 반도체장치의 제조방법.
- 제4항에 있어서, 상기 마스크층을 질화막으로 형성하는 반도체장치의 제조방법.
- 제4항에 있어서, 상기 제2게이트산화막을 30 ~ 70Å의 두께로 형성하는 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960063440A KR100221613B1 (ko) | 1996-12-10 | 1996-12-10 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960063440A KR100221613B1 (ko) | 1996-12-10 | 1996-12-10 | 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980045262A KR19980045262A (ko) | 1998-09-15 |
| KR100221613B1 true KR100221613B1 (ko) | 1999-09-15 |
Family
ID=19486774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960063440A KR100221613B1 (ko) | 1996-12-10 | 1996-12-10 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100221613B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200669A (ja) * | 1988-02-05 | 1989-08-11 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
| JPH04112579A (ja) * | 1990-08-31 | 1992-04-14 | Nec Corp | Ｍｏｓ型半導体装置 |
-
1996
- 1996-12-10 KR KR1019960063440A patent/KR100221613B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200669A (ja) * | 1988-02-05 | 1989-08-11 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
| JPH04112579A (ja) * | 1990-08-31 | 1992-04-14 | Nec Corp | Ｍｏｓ型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980045262A (ko) | 1998-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0177785B1 (ko) | 오프셋 구조를 가지는 트랜지스터 및 그 제조방법 | |
| US5705839A (en) | Gate spacer to control the base width of a lateral bipolar junction transistor using SOI technology | |
| US20020113277A1 (en) | Sub-critical-dimension integrated circuit features | |
| US6458666B2 (en) | Spot-implant method for MOS transistor applications | |
| KR100221613B1 (ko) | 반도체장치의 제조방법 | |
| JP3283458B2 (ja) | 半導体装置の製造方法 | |
| US6191016B1 (en) | Method of patterning a layer for a gate electrode of a MOS transistor | |
| US20040099891A1 (en) | Sub-critical-dimension integrated circuit features | |
| KR20040085688A (ko) | 초미세 채널을 가지는 ｍｏｓｆｅｔ 소자 및 그 제조 방법 | |
| US6023087A (en) | Thin film transistor having an insulating membrane layer on a portion of its active layer | |
| JPH07302908A (ja) | 半導体装置及びその製造方法 | |
| KR100269602B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100271668B1 (ko) | 폴리 실리콘 박막 트랜지스터 제조방법 | |
| US6858489B2 (en) | Semiconductor device manufacturing method | |
| KR0129960B1 (ko) | 드라이버 집적회로(Driver IC)용 모스 트랜지스터 제조방법 | |
| JPH088401A (ja) | 半導体装置の製造方法 | |
| KR19990050035A (ko) | 트랜지스터의 형성 방법 | |
| JPS6016469A (ja) | Ｍｉｓ半導体装置の製法 | |
| KR100194618B1 (ko) | 모스 트랜지스터의 제조방법 | |
| JPH0778979A (ja) | 半導体装置の製造方法 | |
| KR100260488B1 (ko) | 전계 효과 트랜지스터 제조방법 | |
| JPH05110071A (ja) | 半導体装置 | |
| KR100202642B1 (ko) | 모스형 트랜지스터 및 그 제조 방법 | |
| KR100194655B1 (ko) | 반도체 장치 및 이의 제조방법 | |
| JP3099450B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130524 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20140519 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |