KR100209850B1 - 비비월 주사 비디오 신호와 비월 주사 비디오 신호를 동시에 디스플레이하는 장치 - Google Patents

Abstract

비디오 디스플레이 장치 및 편향 시스템은 제1 비디오 신호와 동기화된다. 비디오 디스플레이 장치는 와이드 디스플레이 포맷비를 가질 수 있다. 검출 회로(820)는 제1 비디오 신호가 하나 이상의 필드 타입을 가지는지의 여부를 판단한다. 멀티플렉서는 동시 비디오 디스플레이에 대한 제1 및 제2 비디오 신호를 결합한다. 비디오 신호 프로세서는 검출 회로(820)에 응답하며 2가지의 동작 방식을 갖는다. 제1 동작 방식에서 제1 비디오 신호가 하나 이상의 필드타입을 가지면 제2 비디오 신호의 모든 필드는 멀티플렉서에 대한 출력이다. 제2 동작 방식에서 제1 비디오 신호가 단 하나의 필드 타입만을 가지면 제2 비디오 신호의 단 하나의 필드 타입만이 멀티플렉서에 대한 입력이다. 비디오 신호 프로세서는 제2 비디오 신호를 저장하기 위한 메모리를 구비한다. 제2 동작 방식중에는 비디오 신호의 단 하나의 필드 타입만이 메모리에 기록 및 판독된다. 제2 동작 방식중에 메모리에 기록된 각 필드는 멀티플렉서에 두 번 판독 출력된다.

Description

비비월 주사 비디오 신호와 비월 주사 비디오 신호를 동시에 디스플레이 하는 장치\

제1도(a) 내지 제1도(f)는 와이드 스크린 텔레비젼의 상이한 디스플레이 포맷을 설명하는 설명도.

제2도는 2f_H의 수평 주사시의 동작에 적합한 본 발명의 특징에 따른 와이드 스크린 텔레비전의 블록도.

제3도는 제2도에 도시된 와이드 스크린 프로세서의 블록도.

제4도는 제3도에 도시된 와이드 스크린 프로세서의 상세 블록도.

제5도는 메인 신호, 보조 신호 및 출력 신호의 경로를 도시한 제4도 게이트 어레이의 블록도.

제6도는 제2도에 도시된 편향 회로용의 결합 블록 및 회로도.

제7도는 비디오 프레임의 수평 라인에 대한 상부/하부 필드 지시기의 대응을 도시한 타이밍도.

제8도 내지 제10도는 상대 진행 운동을 나타내는 비디오 신호를 동시에 디스플레이하기 위한 비월주사 무결성을 유지하는 방법의 설명도.

제11도(a) 내지 제11도(c)는 제12도에 도시된 동작 설명의 파형도.

제12도는 제8도 내지 제11도와 관련하여 설명한 바와 같이 비월 주사 무결성의 유지를 위한 회로 블록도.

제13도는 필드 형태 검출기의 블록도.

제14도는 비월 주사 및 비비월 주사 신호 검출 회로의 블록도.

* 도면의 주요부분에 대한 부호의 설명

244 : 디스플레이 장치 300 : 게이트 어레이

320 : PIP 프로세서 350 : 비디오 RAM

820 : 검출 회로

본 발명은 와이드 디스플레이 포맷비 스크린을 갖는 와이드 스크린 텔레비전과 같은, 비동기 비디오 신호용의 다중 화상 디스플레이를 갖는 텔레비전 분야에 관한 것으로, 특히 비월 주사 및 비비월 주사된 비디오 신호 소스로부터의 비디오 신호를 동시에 디스플레이 할 수 있는 텔레비전에 관한 것이다. 와이드 스크린 텔레비전이란 디스플레이 포맷비 즉, 수평 폭 대 수직 높이의 비가 종래의 디스플레이 포맷비 4:3(43) 보다 큰 예컨대, 16:9(169)인 것을 말한다. 본 발명은 직시 텔레비전(direct television)에 모두 적용될 수 있다.

다중 화상 디스플레이내의 모든 화상, 예컨대, 메인 화상 및 보조 화상의 비월 주사 무결성(Interlace integrity)이 유지되어야만 한다. 종종 상부 및 하부 또는 홀수 및 짝수라고 칭해지는 비월 주사 필드 형태는 동시에 다중 화상 디스플레이내의 모든 화상에 대하여 동일하여야 한다. 보조 채널 비디오의 비월 주사 무결성을 유지하는 것은 메인 신호와 관련하여 비동기적으로 보조 신호 경로내의 비디오 데이터를 판독 및 기록하는데서 비롯되는 문제이다. 디스플레이는 메인 채널 비디오에 동기되기 때문에, 현재 디스플레이 되는 필드 형태, 즉 상부 필드 또는 하부 필드는 메인 신호에 의해 결정될 것이다. 메인 신호와의 동기화를 위한 보조 신호 경로 또는 채널내의 비디오 RAM 메모리에 기억되고 메인 채널 필드의 개시시에 판독되도록 준비되는 필드 형태는 디스플레이 된 필드 형태와 동일할 수도 동일하지 않을 수도 있다. 비디오 RAM에 저장된 보조 신호 필드 형태를 변경시켜 메인 채널 디스플레이의 형태와 일치시키는 것이 필요할 수도 있다.

일반적으로, NTSC 신호에 대한 디지털화 과정은 NTSC 신호의 262.5 라인 필드를 263 라인 상부 필드(U, 홀수 필드라 칭함)와 262 라인 하부 필드(L, 짝수 필드라 칭함)로 양자화시킨다. 이는 수직 동기가 수평동기를 나타내는 펄스로 샘플링 된다는 사실에 기인한다. 상부 필드는 1 내지 263 라인중 홀수 라인을 포함한다. 하부 필드는 2 내지 262 라인중 짝수 라인을 포함한다. 메인 채널 신호와 보조 채널 신호는 비동기이기 때문에 서로에 대하여 전진(process)할 때 U/L 필드 형태는 보조 채널 필드 형태 지시기에 대해 변할 것이다. 필드 반전 회로는 조합된 디스플레이 내에서 비월 주사 무결성이 유지되도록 제1 비디오 신호의 필드 형태를 일치시킬 필요가 있을 때 제2 비디오 신호의 필드 형태를 변화시킬 수 있다.

메인 비디오 소스가 어떤 비디오 게임 및 컴퓨터의 경우처럼 비비월 주사 소스이고 보조 비디오 소스가 비월 주사 소스인 경우, 디스플레이는 메인 신호에 동기되기 때문에 다른 문제가 발생할 수 있다. 비비월 주사 디스플레이는 교번하는 비월 주사 위치에 교번하는 필드를 디스플레이하지 않을 것이다. 즉 각 필드의 라인들이 서로간에 공간적으로 오프셋되어 존재하게 된다. 따라서, 보조 비월 주사 소스의 각 프레임의 상부 및 하부 필드는 비비월 주사된 디스플레이 상에 나타날 때 서로의 상단에 직접 디스플레이될 것이다. 비월 주사 화상은 수직으로 흐려져 일반적으로는 상당히 불만스럽게 된다. 문제는 소형 삽입 화상내 화상(picture-in-picture)(이하, PIP라 함)과 비교하였을 때 나란한(side by side) 디스플레이 상태에서 복잡해진다. 나란한 디스플레이에서 비비월 소스로부터의 메인 화상과 비월 소스로부터의 보조 화상은 실질적으로 비교 가능한 크기이며 통상적인 PIP에 비해 둘다 크다.

본 발명은 비비월 주사 비디오 소스로부터의 신호에 동기된 디스플레이 상에 비비월 주사 비디오 소스로부터의 신호를 디스플레이하는 시스템으로 상기 문제점을 해결해준다. 이 시스템은 와이드 스크린 텔레비전 상에 배열될 수 있는 예컨대, 메인 화상이 비비월 주사 비디오 소스로부터 발생하고 보조 화상이 비월 주사 비디오 소스로부터 발생하는 메인 화상 및 보조 화상의 나란한 디스플레이와 같은 다중 비디오 디스플레이에 특히 적합하다.

본 발명의 장치에 따르면, 메인 화상 채널상의 비비월 주사 비디오 소스로부터의 신호가 검출된다. 이와 같은 검출은 연속적인 필드들이 동일한 필드 형태를 갖는 지를 검출함으로써 실행될 수 있다. 비비월 주사 소스로부터의 신호는 비디오 RAM과 관련 제어 회로의 동작 방식을 변경시키는데 사용될 수 있다. 어느 한 방식에서, 비디오 RAM은 보조 비디오 신호의 연속적인 필드를 기억시키는데 사용될 수 있다. 이들 필드는 메인 화상 채널이 비월 주사 신호인 경우에는 연속적으로 판독될 수 있다.

메인 신호가 비비월 주사되는 경우 비디오 RAM과 제어회로는 다른 방식로 동작할 후 있으며, 비록 모든 필드가 비디오 RAM에 기록될지라도 보조 신호의 격행 필드만이 비디오 RAM으로부터 판독되고 메인 신호와 결합된다. 다른 방법으로는, 격행 필드만 RAM에 기록된 후 비디오 RAM으로부터 판독될 수 있다. 어느 경우에나, 상부 필드(홀수 필드) 또는 하부 필드(짝수 필드)만 비디오 RAM으로부터 판독될 것이다. 이들 각 필드는 동일한 수직 위치에서 2회 판독되고 디스플레이된다. 수직 해상도의 일부 손실이 발생하지만, 수직 흐려짐은 발생하지 않는다. 전반적으로 보조 신호의 화상 품질은 상당히 개선된다.

전체적인 과정은 예컨대, 마이크로프로세서와 같은 중앙 제어 시스템에 의해 제어될 수 있다. 마이크로프로세서는 비비월 주사 신호 소스 검출기를 모니터할 수 있고, 검출 또는 비검출 상태에 따라 비디오 RAM과 관련 제어 회로의 동작 방식을 설정할 수 있으며, 이들은 보조 비디오 신호의 모든 필드나 보조 비디오 신호의 상부 또는 하부 필드만을 동시 디스플레이를 위해 신호를 결합하는 회로에 공급하는 기능을 한다.

본 발명은 비록 종래의 텔레비전에서도 실시 가능하지만, 와이드 스크린 텔레비전, 직시 및 투사 텔레비전에 특히 유용한다. 따라서, 본 명세서에서는 와이드 스크린 텔레비전을 예로서 기술하기로 한다. 본 명세서에 기재되는 특정 와이드 스크린 텔레비전은 PCP/US91/03740(WO 91/19388)에 기재된 와이드 스크린 텔레비전에 대응하는 것이다. 본 명세서에서 간결성을 유지하기 위해 생략하고 있는 다수의 부분들은 상기 PCP/US91/03740에 설명되어 있다. 제1도(b) 내지 제1도(f)는 와이드 스크린 텔레비전에서 실행될 수 있는 단일 및 다중 화상 디스플레이 포맷을 다양하게 조합한 것의 전부가 아닌 일부를 도시하고 있다. 본 명세서의 기재상의 편의를 위해, 비디오 소스 또는 신호에 대한 폭 대 높이의 종래 디스플레이 포맷비는 통상 43으로 간주하고, 반면에 와이드 스크린 디스플레이 포맷비는 통상 169로 간주한다. 그런, 본 발명의 구성은 이러한 정의로 제한되지는 않는다.

제1도(a)는 종래의 43 디스플레이 포맷비를 갖는 직시 텔레비전 또는 투사 텔레비전의 화면을 도시한다. 169 디스플레이 포맷비 화상이 43 디스플레이 포맷비 신호호서 전송될 경우, 스크린의 상단과 하단에 검은 막대 부분이 나타난다. 이것을 보통 문자박스(letterbox) 포맷이라고 지칭한다. 이 경우, 인지 가능한 화상은 전체 이용 가능한 디스플레이 면적보다 약간 작게 나타난다. 이에 대한 대안으로서, 43 디스플레이 포맷의 시청 화면의 수직 범위를 채울 수 있도록, 169 디스플레이 포맷비 소스를 전송 전에 변환시킨다. 그러나, 이 경우에는 스크린의 좌측 및/또는 우측에서 많은 정보가 크로필될 것이다. 또 다른 대안으로서, 문자박스 화상을 수평이 아닌 수직으로 확장시킬 수도 있으나, 수직 확장시킨 결과, 화상에 왜곡이 나타나게 될 것이다. 세가지 대안들 주 그 어느 것도 특별히 관심을 끌지는 못한다.

제1도(b)는 169 스크린을 도시하고 있다. 169 디스플레이 포맷비 비디오 소스는 크로핑 및 왜곡이 없이 전체가 디스플레이된다. 그 자체가 43 디스플레이 포맷비 신호인 169 디스플레이 포맷비 문자박스 화상은 충분한 수직 해상도를 갖는 보다 큰 디스플레이를 제공하기 위해 라인 배가(line doublimg) 또는 라인 부가(line addition)에 의해 순차적으로 주사될 수 있다. 본 발명에 따른 와이드 스크린 텔레비전은 제공되는 소스가 메인 소스인지 보조 소스인지의 여부에 상관없이 외부 RGB 소스건간에 이러한 169 디스플레이 포맷비 신호를 디스플레이할 수 있다.

제1도(c)는 43 디스플레이 포맷비 삽입(inset) 화상이 디스플레이 되는 169 디스플레이 포맷비 메인 신호를 도시하고 있다. 메인 비디오 신호와 보조 비디오 신호가 169 디스플레이 포맷비 소스일 경우, 삽입 화상도 역시 169 디스플레이 포맷비를 가질 수 있다. 삽입 화상은 다수의 상이한 위치에 디스플레이될 수 있다.

제1도(d)는 메인 비디오 신호와 보조 비디오 신호가 동일한 크기의 화상으로 디스플레이 되는 디스플레이 포맷을 도시하고 있다. 각 디스플레이 영역은 169 및 43 포맷비와는 다른 89의 디스플레이 포맷비를 갖는다. 이러한 디스플레이 영역에 수평 또는 수직 왜곡이 없이 43 디스플레이 포맷비 소스를 나타내기 위해서는, 신호가 좌측 및/또는 우측에서 크로핑되어야 한다. 화상의 수평 압착(squeezing)에 의한 약간의 종횡비 왜곡이 허용된다면, 화상의 대부분은 거의 크로핑이 없이 나타내어질 수 있다. 수평 압착은 화상의 물체를 수직 확장시키는 결과를 초래한다. 본 발명에 따른 와이드 스크린 텔레비전은 종횡비 왜곡없이 크로핑을 최대로 하거나 크로핑없이 종횡비 왜곡을 최대로 하는 범위에서 크로핑과 종횡비 왜곡을 임의로 조합할 수 있다.

보조 비디오 신호 처리 경로에서는 데이터 샘플링이 제한되기 때문에, 메인 비디오 신호로부터 생성되는 디스플레이 크기 정도되는 큰 크기의 고해상도 화상을 생성하는 것이 곤란하게 된다. 이러한 곤란한 문제점들을 극복하기 위해 여러 가지 방법이 개발될 수 있다.

제1도(e)는 43 디스플레이 포맷비 화상이 169 디스플레이 포맷비 스크린의 중앙에 디스플레이 되는 디스플레이 포맷을 도시하고 있다 이 경우, 어두운 막대 부분이 스크린 좌우측에 나타난다.

제1도(f)는 하나의 대형 43 디스플레이 포맷비 화상과 3개의 소형 43 디스플레이 포맷비 형상이 동시에 디스플레이 되는 디스플레이 포맷을 도시하고 있다. 대형 화상의 바깥쪽 주변에 있는 소형 화상은 PIP(picture-in-picture)가 아닌 POP(picture-outside-picture)이다. PIP라는 용어는 본 명세서에서 2개의 디스플레이 포맷에 대해 사용된다. 와이드 스크린 텔레비전에 2개의 튜너가 제공될 경우, 즉 2개의 내부 튜너 또는 하나의 내부 튜너와 예를 들어 비디오 카세트 레코더에 설치된 하나의 외부 튜너가 제공될 경우, 디스플레이된 화상 중 2개의 화상은 그 소스에 따라 움직임을 실시간으로 디스플레이할 수 있다. 그외의 화상들은 정지(freeze) 프레임 포맷으로 디스플레이될 수 있다. 튜너 및 보조 신호 처리 경로를 추가하면 3개 이상의 동화상을 제공하는 것이 가능하다. 한쪽의 대형 화상과 다른 쪽의 3개의 소형 화상은 위치가 전환될 수 있다. 다수의 소형 화상이 발생될 수도 있다.

제1도(b)∼제1도(f)에 도시된 여러 종류의 포맷은 나머지 도면에 도시되고 이하에 상세히 설명되는 와이드 스크린 텔레비전에 의해 구현될 수 있다.

제2도에는 2f_H수평 주사로 동작하도록 되어 있고 본 발명의 장치에 따른 와이드 스크린 텔레비전(10)에 대한 전체적인 블록도가 도시되어 있다. 텔레비전(10)은 일반적으로 비디오 신호 입력부(20), 새시(chassis) 또는 TV 마이크로프로세서(216), 와이드 스크린 플로세서(30), 1f_H대 2fH 변환기(40), 편향 회로(50), RGB 인터페이스(60), YUV 대 RGB 변환기(240), 키네스코프 구동기(242), 직시관 또는 투사관(244) 및 전원(70)을 포함한다. 설명의 편의상 여러 회로를 상이한 기능의 블록으로 묶어 놓았지만, 이것은 이러한 회로들의 상호간의 물리적인 위치를 제한하고자 하는 것은 아니다.

비디오 신호 입력부(20)는 상이한 비디오 소스로부터 복수의 복합 비디오 신호를 수신하도록 되어 있다. 비디오 신호는 메인 비디오 신호 및 보조 비디오 신호로서의 디스플레이를 위해 선택적으로 전환될 수 있다. RF 스위치(204)는 2개의 안테나 입력 ANT1과 ANT2를 갖는다. 이들은 옥외 안테나 및 케이블(유선) 수신을 위한 입력을 나타낸다. RF 스위치(204)는 어느 안테나 입력이 제1 튜너(206)와 제2 튜너(208)에 공급되는지를 제어한다. 제1 튜너(206)의 출력은 튜닝(선국), 수평 편향, 수직 편향 및 비디오 제어와 관련된 수많은 기능을 수행하는 원칩(202)에 입력된다. 도시된 특정 원칩은 TA7777 형이다. 제1 튜너(206)로부터 제공되는 신호에 따라 원 칩에서 형성된 기저 대역 비디오 신호 VIDEO OUT는 비디오 스위치(200)와 와이드 스크린 프로세서(30)의 입력단 TV1에 입력된다. 비디오 스위치(200)에 제공되는 다른 기저 대역 비디오 입력은 AUX1과 AUX2로 표시되어 있다. 이들은 비디오 카메라, 레이저 디스크 플레이어, 비디오 테이프 플레이어, 비디오 게임기 등에 사용될 수 있다. 새시 또는 TV 마이크로프로세서(216)에 의해 제어되는 비디오 스위치(200)의 출력은 SWITCHED VIDEO로 표시되어 있다. SWITCHED VIDEO는 와이드 스크린 프로세서(30)에 입력된다.

와이드 스크린 프로세서(30)를 상세히 도시하고 있는 제3도는 참조하면, 와이드 스크린 프로세서의 스위치 SW1는 TV1 신호와 SWITCHED VIDEO 신호중의 하나를 선택하여 SEL COMP OUT 비디오 신호로서 Y/C 복호 회로(210)에 입력한다. Y/C 복호 회로(210)는 적응 라인 콤 필터(adaptive line comb filter)로서 구현될 수 있다. 2개의 추가 비디오 소스 S1과 S2도 역시 Y/C 복호 회로(210)에 입력된다. 각각의 비디오 소스 S1과 S2는 상이한 S-VHS 소스를 나타내며, 이들 각각은 별도의 휘도 신호 및 색도 신호로 구성된다. 일부의 적응 라인 콤 필터에서와 같이, Y/C 복호회로의 일부로서 통합되거나 별도의 스위치로서 실시될 수 있는 스위치는 TV 마이크로프로세서(216)에 응답하여 각각 Y-M 및 C-IN으로 표시된 출력으로서의 한쌍의 휘도 및 색도 신호를 선택한다. 선택된 휘도 및 색도 신호쌍은 그후 메인 신호로 간주되어 메인 신호 경로를 따라 처리된다. _M 또는 _MN을 포함하는 신호 표시는 메인 신호 경로에 관한 것이다. 색도 신호 C_IN는 와이드 스크린 프로세서에서 원 칩으로 반송되어 색차 신호 U_M 및 V_M을 형성한다. 여기서, U는 (R-Y)가 등가 표시이며, V는 (B-Y)와 등가 표시이다. Y_M, U_M 및 V_M 신호는 추가의 신호 처리를 위해 와이드 스크린 프로세서에서 디지털 형태로 변환된다.

와이드 스크린 프로세서(30)의 일부로서의 기능으로 한정된 제2 튜너(208)는 기저 대역 비디오 신호 TV2를 형성한다. 스위치 SW2는 Y/C 복호회로 220에 대한 입력으로서 TV2 신호와 SWITCHED VIDEO 신호중 하나를 선택한다. Y/C 복호 회로(220)는 적응 라인 콤 필터로서 구현될 수 있다. 스위치 SW3와 SW4는 Y/C 복호 회로(220)의 휘도 출력 및 색도 출력과 각각 Y_EXT 및 C_EXT로 표시된 외부 비디오 소스의 휘도 신호 및 색도 신호중의 하나를 선택한다. Y_EXT 신호 및 C_EXT 신호는 S-VHS 입력 S1에 대응한다. Y/C 복호 회로(220)와 스위치 SW3 및 SW4는 일부 적응 라인 콤 필터에서와 같이 결합될 수 있다. 스위치 SW3 및 SW4의 출력은 그후 보조 신호로 간주되어 보조 신호 경로를 따라 처리된다. 선택된 휘도 출력은 Y_A로 표시된다. _A, _AX 및 _AUX를 포함한 신호 표시는 보조 신호 경로에 관한 것이다. 선택된 색도 신호는 색차 신호 U_A 및 V_A로 변환된다. Y_A, U_A 및 V_A 신호는 추가의 신호 처리를 위해 디지털 형태로 변환된다. 비디오 신호 소스를 메인 신호 경로와 보조 신호 경로로 전환함으로써 상이한 화상 디스플레이 포맷의 상이한 부분을 위한 소스 선택을 처리하는데 있어서의 유연성이 최대가 된다.

Y_M에 대응하는 복합 동기 신호 COMP SYNC는 와이드 스크린 프로세서(30)에 의해 동기 분리기(212)에 제공된다. 이 동기 분리기(212)의 수평 동기 성분 H와 수직 동기 성분 V은 수직 카운트 다운회로(214)에 입력된다. 수직 카운트 다운회로(214)는 와이드 스크린 프로세서(30)로 향하는 VERYICAL RESET 신호를 발생한다. 와이드 스크린 프로세서는 RGB 인터페이스(60)로 향하는 내부 수직 리세트 출력신호 INT VERT RST OUT를 발생시킨다. RGB 인터페이스(60)에서의 스위치는 내부 수직 리세트 출력 신호와 외부 RGB 소스의 수직 동기 성분 신호 중 하나를 선택한다. 이 스위치의 출력으로서 선택된 수직 동기 성분 SEL_VERT_SYNC은 평향 회로(50)에 입력된다. 보조 비디오 신호의 수평 및 수직 동기 신호는 와이드 스크린 프로세서에 있는 수평 및 수직 동기 복호 회로(250)에 의해 형성된다.

1f_H대 2f_H변환기(40)는 예를 들어, 각 수평 라인을 두 번 디스플레이하거나 동일 필드의 인접 수평 라인을 보간(interpolation)하여 추가의 수평 라인 세트를 발생함으로써 비월 주사(interlace) 방식의 비디오 신호를 순차 주사인 비비월 주사(noninterlace) 방식의 신호로 변환시키는 기능을 한다. 일부 경우, 인접 필드 또는 인접 프레임간에 검출된 움직임의 레벨에 따라 이전의 라인이 사용될지 또는 보간된 라인이 사용될지의 여부가 결정된다 변환기 회로(40)는 비디오 RAM(420)과 관련하여 동작한다. 비디오 RAM은 순차 디스플레이가 가능하도록 프레임의 하나 또는 그 이상의 필드를 저장하는데 사용될 수 있다. Y_2f_H, U_2f_H및 V_2f_H신호와 같은 변환된 비디오 데이터가 RGB 인터페이스(60)에 공급된다.

제11도에 보다 상세히 도시된 RGB 인터페이스(60)는 디스플레이하기 위한 변환 비디오 데이터 또는 외부 RGB 비디오 데이터 중 하나의 선택이 비디오 신호 입력부에 의해 가능하도록 한다. 외부 RGB 신호는 2f_H주사에 적합한 와이드 디스플레이 포맷비 신호로 간주된다. 메인 신호의 수직 동기 성분은 와이드 스크린 프로세서에 의해 INT VERT RST OUT으로서 RGB 인터페이스에 공급되어, 선택된 수직 동기 성분(fv_m또는 fv_ext) 이 편향 회로(50)에 이용될 수 있게 한다. 와이드 스크린 텔레비전의 동작은 내부/외부 제어 신호 INT/EXT를 발생시킴으로써 사용자가 외부 RGB 신호를 선택할 수 있게 해준다. 그러나, 외부 RGB 신호가 존재하지 않는 경우 외부 RGB 신호 입력을 선택하면, 라스터의 수직 붕괴가 일어날 수 있고, 음극선관 또는 투사관에 손상을 초래살 수도 있다. 따라서, RGB 인터페이스 회로는 존재하지 않는 외부 RGB 입력 신호의 선택을 무효로 하기 위해 외부 동기 신호를 검출한다. 와이드 스크린 프로세서 마이크로 프로세서(WSP μ P: 340)도 역시 외부 RGB 신호에 대한 컬러 및 색조를 제어한다.

와이드 스크린 프로세서(30)는 보조 비디오 신호의 특수한 신호 처리를 위해 PIP 프로세서(320)를 포함한다. 화상내 화상이라는 용어는 때때로 축약하여 PIP 또는 Pix-in-pix로도 표현된다. 게이트 어레이(300)는 제1b도 내지 제1f도의 예에 나타낸 바와 같이 메인 비디오 신호 데이터와 보조 비디오 신호 데이터를 각종의 디스플레이 포맷으로 조합한다 PIP 프로세서(320)와 게이트 어레이(300)는 와이드 스크린 프로세서 마이크로프로세서(340)에 의해 제어된다. 이 WSP 마이크로프로세서(340)는 직렬 버스를 통해 TV 마이크로프로세서(216)에 응답한다. 직렬 버스는 4개의 신호 라인 즉, 데이터, 클록 신호, 인에이블(enable) 신호 및 리세트 신호를 위한 라인을 포함한다. 와이드 스크린 프로세서(30)는 또한 3 레벨 샌드캐슬(sandcastle) 신호로서의 복합 수직 블랭킹(Blanking)/리세트 신호를 발생시킨다. 이와 달리, 수직 블랭킹(소거) 신호 및 수직 리세트 신호는 별개의 신호로서 발생될 수도 있다. 복합 블랭킹 신호는 비디오 신호 입력부에 의해 RGB 인터페이스에 제공된다.

제6도에 보다 상세히 도시된 편향 회로(50)는 와이드 스크린 프로세서로부터 제공되는 수직 리세트 신호, RGB 인터페이스(60)로부터 제공되는 선택된 2f_H수평 동기 신호 및 와이드 스크린 프로세서로부터 제공되는 추가의 제어 신호를 수신한다, 이들 추가의 제어 신호는 수평 위상 맞춤, 수직 크리 조절 및 동서 핀 조절과 관련이 있다. 편향 회로(50)는 2f_H귀선(flyback) 펄스를 와이드 스크린 프로세서(30), 1f_H대 2f_H변환기(40) 및 YUV 대 RGB 변환기(240)에 제공한다.

전체 와이드 스크린 텔레비전에 대한 동작 전압은 AC 메인 전원에 의해 전원 공급되는 전원 공급 장치(70)에 의해 발생된다.

와이드 스크린 프로세서(30)는 제3도에 보다 상세히 도시되어 있다 제3도에 도시된 다수의 소자는 이미 상세하게 설명한 바 있다. 와이드 스크린 프로세서의 주요 구성 요소로는 게이트 어레이(300), PIP 회로(301), 아날로그/디지탈 변환기 및 디지털/아날로그 변환기, 제2 튜너(208), 와이드 스크린 프로세서 마이크 프로세서(340) 및 와이드 스크린 출력 부호화 회로(227)가 있다. 예를 들어 PIP 회로와 같이 1f_H및 2f_H새시 모두에 공통되는 와이드 스크린 프로세서의 추가의 세부 요소는 제4도에 도시되어 있다. 게이트 어레이2(300)는 제5도에 상세히 도시되어 있다.

제2 튜너(208)는 1F 단(224) 및 오디오단(226)과 관련되어 있다. 제2 튜너(208)는 또한 WSP 마이크로프로세서(340)과 관련하여 동작한다. WSP 마이크로프로세서(340)는 입출력 I/O부(340A)와 아날로그 출력부(340B)를 포함한다. 입출력 I/O부(340A)는 색조 및 컬러 제어 신호, 외부 RGB 비디오 소스를 선택하기 위한 INT/EXT 신호 및 스위치(SW1 내지 SW6)에 대한 제어 신호를 제공한다. I/O부는 또한 편향 회로와 음극선관을 보호하기 위하여 RGB 인터페이스로부터의 EXT SYNC DET 신호를 모니터한다. 아날로그 출력부(340B)는 각 인터페이스 회로(254,256,258)를 통해 수직 크기, 동서 조절 및 수평 위상에 대한 제어 신호를 제공한다.

게이트 어레이(300)는 예를 들어 제1도에 구분되어 도시된 각종의 디스플레이 포맷 중 어느 하나로 복합 와이드 스크린 디스플레이를 구현하기 위해 메인 및 보조 신호 경로로부터의 비디오 정보를 합성하는 기능을 한다. 게이트 어레이에 대한 클록 정보는 저역 통과 필터(LPF: 376)와 관련하여 동작하는 위상 동기 루프(PLL: 374)에 의해 제공된다. 메인 비디오 신호는 Y_M, U_M 및 V_M으로 표시된 신호와 같이 YUV 포맷과 아날로그 형태로 와이드 스크린 프로세서에 공급된다. 이들 메인 신호는 제4도에 보다 상세히 도시된 아날로그/디지탈 변환기(342,346)에 의해 아날로그에서 디지털 형태로 변환된다.

컬러 성분 신호는 일반적인 표식 U 및 V 또는 I 및 Q 신호로 참조되며, U 및 V는 각각 R-Y 신호 및 B-Y 신호로 지칭될 것이다. 샘플링된 휘도 대역폭은 시스템 클록율이 1024f_H이고, 이 1024f_H대략 16MHz이기 때문에 8MHz로 제한된다. U 신호 및 V 신호가 와이드 I에 대해 500KHz 또는 1.5MHz로 제한되므로, 단일 아날로그/디지탈 변환기와 아날로그 스위치가 컬러 성분 데이터를 샘플링하기 위해 사용된다. 아날로그 스위치 또는 멀티플렉서(344)에 대한 선택 라인 UV_MUX은 시스템클록을 2로 분주함으로써 유도된 8MHz 신호이다. 1 클럭 폭의 라인 개시 SOL(start of line) 펄스는 이 신호를 각 수평 비디오 라인의 개시시에 0으로 동기적으로 리세트시킨다. UV_MUX 라인은 수평 라인에 걸쳐 각 클록 사이클 상태에서 토글(toggle)된다. 라인 길이가 짝수의 클록 사이클이기 때문에, 일단 초기화되면 UV_MUX의 상태는 중단없이 지속적으로 0,1,0,1,... 상태로 토글할 것이다. 아날로그/디지탈 변환기(342,346)가 각각 1클록 사이클만큼 지연되므로, 아날로그/디지탈 변환기(342,346)로부터의 Y 및 UV 데이터 스트림은 시프트(shift:자리 이동)된다. 이러한 데이터 시프트를 조절하기 위해, 메인 신호 처리 경로(304)로부터의 클록 게이팅 정보도 유사하게 지연되어야 한다. 만일 클록 게이팅 정보가 지연되지 않는다면, UV 데이터는 삭제될 때 정확하게 쌍을 이루지 않을 것이다. 이것은 UV 데이터의 각 쌍이 하나의 벡터를 나타내기 때문에 매우 중요한 문제가 된다. 하나의 백터로부터의 U 엘리멘트는 컬러 시프트를 유발하지 않고서는 다른 벡터로부터의 V 엘리멘트와 쌍을 이룰 수 없다. 그 대신 이전 쌍으로부터의 V 샘플이 현재의 U 샘플과 함께 검출될 것이다. 이러한 UV 멀티플렉싱 방법은 컬러 성분(U,V) 샘플의 모든 쌍에 대해 2개의 휘도 샘플이 있기 때문에 2:1:1로서 관련된다. U 및 V에 대한 나이퀴스트 주파수(Nyquist frequency)는 휘도 나이퀴스트 주파수의 절반으로 감소되는 것이 효과적이다. 따라서, 휘도 성분에 대한 아날로그/디지탈 변환기 출력의 나이퀴스트 주파수는 8MHz인 반면에, 컬러 성분에 대한 아날로그/디지탈 변환기 출력의 나이퀴스트 주파수는 4MHz이다.

PIP 회로 및/또는 게이트 어레이는 데이터 압축에도 불구하고 보조 데이터의 해상도를 보강하기 위한 수단을 포함할 수도 있다. 예를 들어 쌍을 이루고 있는 화소 압축과 디더링(dithering) 및 디디더링(dedithering)을 포함하는 다수의 데이터 감소 및 데이터 복원 방식이 개발되었다. 더욱이, 상이한 비트수를 포함하는 상이한 디더링 시퀀스와 상이한 비트수를 포함하는 상이한 쌍을 이루고 있는 화소 압축이 고려되고 있다. 각각의 특정 종류의 화상 디스플레이 포맷에 대한 디스플레이된 비디오의 해상도를 최대로 하기 위해 다수의 특정 데이터 감소 및 복원 방식중의 한 방식이 WSP 마이크로프로세서(340)에 의해 선택될 수 있다.

게이트 어레이는 FIFO(356,358)로서 실시될 수 있는 라인 메모리와 관련하여 동작하는 보간 회로(interpolator)를 포함한다. 보간 회로와 FIFO는 메인 신호를 요구된 바대로 재샘플링하는데 사용된다. 보간 회로를 추가하면, 보조 신호를 재샘플링할 수 있다. 게이트 어레이 내의 클록 및 동기 회로는 메인 신호와 보조 신호를 조합하여 Y_MX, U_MX 및 V_MX 성분을 갖는 단일의 출력 비디오 신호를 형성하는 데이터 조작을 포함한 메인 및 보조 신호 모두에 대한 데이터 조작을 제어한다. 이들 출력 성분들은 디지털/아날로그 변환기(360, 362, 364)에 의해 아날로그 형태로 변환된다. Y,U 및 V로 표시된 아날로그 형태의 신호는 순차 주사로의 변환을 위해 1f_H대 2f_H변환기(40)에 공급된다. Y,U 및 V 신호는 또한 부호화 회로(227)에 의해 Y/C 포맷으로 부호화되어 패널 잭(panel jack)에서 이용 가능한 와이드 포맷비 출력 신호 Y_OUT_EXT/C_OUT_EXT를 형성한다. 스위치 SW5는 게이트 어레이로부터의 신호 C_SYNC_MN 또는 PIP 회로로부터의 신호 C_SYNC_AUX 중에서 부호화 회로(227)에 대한 동기 신호를 선택한다. 스위치 SW6은 와이드 스크린 패널 출력에 대한 동기 신호로서 Y_M과 C_SYNC_AUX 중 하나를 선택한다.

편향 회로(50)는 제6도에 보다 상세히 도시되어 있다. 상이한 디스플레이 포맷을 구현하는데 필요한 요구된 수직 과주사(overscan)의 양에 따라 라스터의 수직 크기를 조절하기 위한 회로(500)가 제공된다. 도시적으로 설명하자면, 정전 류원(502)은 수직 램프파 커패시터(504)를 충전시키는 일정량의 전류 I_RAMP를 제공한다. 트랜지스터(506)는 수직 램프 커패시터와 병렬로 접속되고, 수직 리세트 신호에 응답하여 커패시터를 주기적으로 방전시킨다. 어떤 조절도 없는 경우, 전류 I_RAMP는 라스터를 위한 초대 이용 가능한 수직 크기를 제공한다. 이것은 제1도(a)에 도시된 바와 같이 확장된 43 디스플레이 포맷비 신호 소스에 의해 와이드 스크린 디스플레이를 채우는데 필요한 수직 과주사의 범위에 일치한다. 더 적은 수직 라스터의 크기가 요구되는 정도까지, 수직 램프파 커패시터(504)가 저속으로 보다 작은 피크 값으로 충전되도록 조절 가능한 전류원(508)은 전류 I_RAMP를 가변량의 전류 I_ADJ로 전환한다. 가변 전류원(508)은 수직 크기 제어 회로에 의해 발생되는 예를 들어 아날로그 형태의 수직 크기 조절 신호에 응답한다. 수직 크기 조절 회로(500)는 전위차계 또는 백 패널 조절 노프(back panel adjustment knob)에 의해 구현될 수 있는 수동의 수직 크기 조절 회로(510)와는 무관하다. 어떤 경우에도, 수직 평향 코일(512)은 적절한 크기의 구동 전류를 수신한다. 수평편향은 위상 조절 회로(518), 동서 핀 보정 회로(514), 2f_H위상 동기 루프(520) 및 수평 출력 회로(516)에 의해 제공된다.

제4도는 제3도에 도시된 와이드 스크린 프로세서(30)를 보다 상세히 도시한 블록도이다. Y_A, U_A 및 V_A 신호는 해상도 처리 회로(370)를 포함할 수 있는 PIP 프로세서(320)에 입력된다. 본 발명의 특징에 따른 와이드 스크린 텔레비전은 비디오 화상을 확장 및 압축시킬 수 있다. 제1도에 별도 부분으로 예시된 여러 종류의 복합 디스플레이 포맷에 의해 실시된 특정 효과는 해상도 처리 회로(370)로 부터의 해상도 처리된 데이터 신호Y_RP, U_RP 및 V_RP를 수신할 수 있는 PIP 프로세서(320)에 의해 나타난다. 해상도 처리 과정이 항상 필요한 것은 아니고 선택된 디스플레이 포맷 동안만 필요하다.

PIP 프로세서(320)는 톰슨 콘슈머 일렉트로닉스 인코오포레이티드사에서 개발된 기본 CPIP 칩의 개선된 변형물로서 실시될 수 있다. 기본 CPIP 칩에 대해서는 인디애나주 인디아나폴리스에 소재한 톰슨 콘슈머 일렉트로닉스, 인코오포레이티드사에서 입수 가능한 The CPC 140 Picture(CPIP) Technical Training Manual이라는 명칭의 간행물에 구체적으로 기술되어 있다. 다수의 특수한 특징 또는 효과가 가능하며 그 일부가 제1도(b) 내지 제1도(f)에 도시되어 있다.

개선된 PIP 프로세서(320)는 비디오 데이터를 복수의 선택 가능한 디스플레이 방식들 중 하나의 방식로 비대칭 압축시키는데 적합하다. 이러한 동작 방식에서, 화상은 수평 방향으로 4:1, 수직 방향으로 3:1 압축된다. 이러한 비대칭 압축 방식에 의해 비디오 RAM에의 저장을 위한 종횡비 왜곡된 화상이 생성된다. 화상에서의 물체는 수평으로 압착된다. 그러나, 이들 화상이 169 디스플레이 포맷비 스크린의 디스플레이를 위해 예를 들어 채널 주사 방식에서와 같이 정상적으로 판독될 경우, 화상은 올바르게 나타난다. 이 때 스크린에는 화상이 전부 채워지게 되며 종횡비에는 왜곡이 나타나지 않는다. 본 발명의 이러한 특징에 따른 비대칭 압축 방식에 의해 외부의 속도 증가 회로 없이도 169 스크린 상에 특수 디스플레이 포맷을 방생할 수 있게 된다.

풀 스크린(full screen) PIP 방식에 있어서, PIP 프로세서는 비안정(free run) 발진기(348)와 함께, 예컨대 적응 라인 콤 필터와 같은 복호 회로로부터 Y/C 입력을 수신하고, 그 신호를 Y, U, V 컬러 성분으로 복호화하여, 수평 및 수직 동기 펄스를 발생시킬 것이다. 이들 신호는 줌 방식, 정지 방식, 채널 주사 방식 등의 여러 가지 풀 스크린 방식을 위해 PIP 프로세서에서 처리된다. 예를 들어, 채널 주사 방식 동안, 비디오 신호 입력부로부터 제공된 수평 및 수직 동기는 샘플링된 신호(상이한 채널)가 동기 펄스와 관련이 없고 조만간 불규칙한 움직임에서 스위칭될 것이기 때문에 많은 불연속성을 가질 것이다. 따라서, 샘플 클록( 및 판독/기록 비디오 RAM 클록)은 비안정 발진기에 의해 결정된다. 정지 방식 및 줌 방식의 경우, 샘플 클록은 이러한 특수 경우에 디스플레이 클록 주파수와 동일하게 되는 유입 비디오 수평 동기로 동기될 것이다.

일반적으로, PIP 프로세서(320)는 비디오 신호를 휘도 신호(Y) 및 색차 신호(U,V)로 디지털화하고 서브 샘플링하여 그 결과를 상술한 바와 같은 1Mbit 비디오 RAM(350)에 저장한다. PIP 프로세서(320)와 관련된 비디오 RAM(350)은 1Mbit의 메모리 용량을 갖는데, 이것은 8 비트 샘플을 갖는 비디오 데이터의 전체 필드를 저장하기에 충분하지는 않은 용량이다. 메모리 용량을 증가시키면, 비용이 상승되고, 보다 복잡한 관리 회로를 필요로 할 것이다. 보조 채널에서의 샘플당 비트수를 작게 하면 시종일관 8비트 샘플로 처리되는 메인 신호와 관련한 양자화 해상도 또는 대역폭이 감소된다. 이러한 대역폭의 실질적인 감소는 보조 디스플레이 화상이 비교적 작을 때는 항상 문제가 되는 것은 아니지만 보조 디스플레이 화상이, 예를 들어 메인 디스플레이 화상과 동일한 크기인 경우와 같이, 큰 경우에는 곤란한 문제가 될 수 있다. 해상도 처리 회로(370)는 보조 비디오 데이터의 양자화 해상도 또는 유효 대역폭을 증가시키기 위한 한가지 이상의 방식을 선택적으로 실행할 수 있다. 예를 들어 쌍을 이루는 화소 압축(paired pixel compression) 방식과 디더링 및 디디더링 방식을 포함한 다수의 데이터 감소 및 데이터 복원 방식이 개발되었다. 디디더링 회로는 이하에 보다 상세히 설명되는 바와 같은 게이트 어레이의 보조 신호 경로에서의 비디오 RAM(350)의 후단에 배치될 것이다. 또한 상이한 비트수를 포함하는 상이한 디더링 및 디디더링 시퀀스와 상이한 비트수를 포함하는 상이한 쌍을 이루는 화소 압축이 실행될 수 있다. 각각의 특수한 종류의 화상 디스플레이 포맷에 대한 디스플레이 비디오의 해상도를 최대로 하기 위해 다수의 특수한 데이터 감소 및 복원 방식 중의 한 방식이 WSP 마이크로프로세서에 의해 선택될 수 있다.

보조 신호의 휘도 및 색차 신호는 8:1:1의 6 비트 Y, U, V 유형으로 PIP 프로세서의 비디오 RAM(350) 형성부에 저장된다. 즉, 각 성분은 6비트 샘플로 양자화된다. 색차 샘플의 쌍 마다에 대해 8개의 휘도 샘플이 존재한다. 간단히 말해서, PIP 프로세서(320)는 유입 비디오 데이터가 유입 보조 비디오 동기 신호에 동기된 640f_H클록율로 샘플링되는 방식로 동작된다. 이 방식에서는 비디오 RAM(350)에 저장된 데이타가 직교적으로 샘플링된다. 데이타가 PIP 프로세서 비디오 RAM(350)으로부터 판독될 경우, 그 데이터는 유입 보조 비디오 신호에 동기된 동일한 640f_H클록을 사용하여 판독된다. 그러나, 이러한 데이터가 직교적으로 샘플링 및 저장되어 직교적으로 돌출될 수 있다고 하더라도, 메인 비디오 소스와 보조 비디오 소스의 비동기적 성질로 인하여 비디오 RAM(350)으로부터 직접 직교적으로 디스플레이될 수는 없다. 메인 비디오 소스와 보조 비디오 소스는 이들이 동일한 비디오 소스로부터의 신호를 디스플레이하는 경우에만 동기될 수 있을 것이다.

PIP 프로세서로부터 출력된 아날로그 형태의 Y, U, V 및 C_SYNC(복합 동기 신호)는 3.58MHz 발진기(380)와 관련하여 동작하는 부호화 회로(366)에 의해 Y/C 성분으로 재부호화될 수 있다. 이 Y/C_PIP_ENC 신호는 Y/C 스위치(도시되지 않음)에 접속될 수 있고, 이로써 재부호화된 Y/C 성분이 메인 신호의 Y/C 성분 대신 사용될 수 있게 된다. 이 점에서, PIP 부호화된 Y, U, V 및 동기 신호는 새시의 나머지 부분에서 수평 및 수직 타이밍의 기초가 된다. 이러한 방식의 동작은 메인 신호 경로에서의 보간 회로 및 FIFO의 동작에 의거하여 PIP에 대해 줌 방식을 실행하는데 적합하다.

게이트 어레이(300)의 메인 신호 경로(304), 보조 신호 경로(306) 및 출력 신호 경로(312)가 제5도에 블록도로 도시되어 있다. 게이트 어레이는 또한 클록/동기 회로(341)와 WSP 마이크로프로세서 복호 회로(310)를 포함한다. WSP DATA로 표시된 WSP 마이크로프로세서 복호 회로(310)의 데이터 및 어드레스 출력 라인은 PIP 프로세서(320) 및 해상도 처리 회로(370)뿐만 아니라 각 메인 회로와 전술된 신호 경로에 공급된다. 게이트 어레이의 일부로서 특정 회로가 형성되는지의 여부는 설명을 용이하게 하기 위한 편리성과 상당한 관련이 있다.

게이트 어레이는 필요할 경우 상이한 화상 디스플레이 포맷을 구현하도록 메인 비디오 채널의 비디오 데이터를 확장, 압축 및 크로핑하는 기능을 한다. 휘도 성분 Y_MN은 휘도 성분의 보간 성질에 좌우되는 시간 길이 동안 선입선출(FIFO)라인 메모리(356)에 저장된다. 합성된 색도 성분 U/V_MN은 FIFO(358)에 저장된다. 보조 신호 휘도 및 색도 성분 Y_PIP, U_PIP, V_PIP은 디멀티플레서(355)에 의해 형성된다. 휘도 성분은 필요한 경우 회로(357)에서 해상도 처리되고, 필요한 경우 출력으로서 신호 Y_AUX를 발생하는 보간 회로(369)에 의해 확장된다.

어떤 경우에는 보조 디스플레이가 제1도(d)의 예에 도시된 바와 같이 메인 신호 디스플레이 정도의 크기가 될 것이다. PIP 프로세서 및 비디오 RAM(350)과 관련된 메모리는 제한되어 있기 때문에, 이러한 큰 디스플레이 영역을 채우기에는 데이터 포인트 또는 화소의 수가 불충분하게 된다. 이러한 상황에서, 해상도 처리회로(357)는 데이터 압축 즉, 데이터 축소 동안 손실된 픽셀을 원래대로 위치시키기 위하여 보조 비디오 신호에 대한 픽셀을 복원하도록 사용될 수 있다. 그 해상도 처리 과정은 제4도에 도시된 회로(370)에 의해 취해진 해상도 처리 과정과 일치할 수도 있다. 예를 들면, 회로(370)로는 디더링 회로가 가능하고, 회로(357)로는 디디더링 회로가 가능한다.

제4도 및 제5도를 참조하면, 보조 비디오 입력 데이터가 640f_H속도로 샘플링되어 비디오 RAM(350)에 저장된다. 보조 데이타는 VRAM_OUT로 표시되는 비디오RAM(350)으로부터 판독된다. PIP 프로세서(320)는 또한 보조 화상을 수평 및 수직으로 뿐만 아니라 비동기적으로 동일한 정수 인수로 감소시킬 수 있다. 보조 채널 데이터는 4 비트 래치(352A, 352B), 보조 FIFO(354), 타이밍 회로(369) 및 동기화 회로(368)를 포함하는 4 비트 대 8 비트 회로(352)에 의해 메인 채널 디지털 비디오로 버퍼링 및 동기화된다. VRAM_OUT 데이터는 디멀티플렉서(355)에 의해 Y(휘도), U, V(컬러 성분) 및 FSW_DAT(고속 스위치 데이터)로 분류된다. FSW_DAT는 필드 형태가 비디오 RAM에 기록되었음을 나타낸다. PIP_FSW 신호는 PIP 회로로부터 직접 수신되어 비디오 RAM으로부터 판독된 필드가 소형 화상 방식 중에 디스플레이되는 지를 결정하도록 출력 MUX 제어 회로(321)에 인가된다.

보조 채널은 640f_H의 샘플율로 샘플링되는 반면 메인 채널은 1024f_H의 샘플율로 샘플링된다. 보조 채널 FIFO(354)는 보조 채널 샘플율에서 메인 채널 클록율로 데이터를 변환시킨다. 이 과정에서, 비디오 신호는 8/5 (1024/640)로 압축된다. 이것은 보조 채널 신호를 정확히 디스플레이 하는데 필요한 4/3 압축보다 더 많은 수치이다. 따라서, 보조 채널은 43 소형 화상을 정확히 디스플레이하기 위해 보간 회로(359)에 의해 확장되어야 한다. 보간 회로(359)는 WSP 마이크로프로세서(340)에 응답하는 보간 제어 회로(371)에 의해 제어된다. 요구되는 보간 회로의 확장량은 5/6이다. 확장 비율 X는 다음 식과 같이 결정된다.

색도 성분 U_PIP 및 V_PIP은 휘도 성분의 보간 성질에 좌우되는 시간 길이 동안 라인 지연 회로(367)에 의해 지연되며, 이 지연 회로는 출력으로서 신호 U_AUX 및 V_AUX를 발생시킨다. 메인 및 보조 신호의 각 Y, U 및 V 성분은 FIFO(354, 356, 358)의 판독 인에이블 신호를 제어함으로써 출력 신호 경로(312)에서의 각 멀티플렉서(315, 317, 319)에서 합성된다. 멀티플렉서(315, 317, 319)는 출력 멀티플렉서 제어 회로(321)에 응답한다. 출력 멀티플렉서 제어 회로(321)는 클록 신호, 라인 개시 신호, 수평 라인 카운터 신호, 수직 블랭킹 리세트 신호 및 PIP 프로세서와 WSP 마이크로프로세서(340)로부터의 고속 스위치의 출력에 응답한다. 멀티플렉싱된 휘도 및 색도 성분 Y_MX, U_MX 및 V_MX는 각 디지털/아날로그 변환기(360, 362, 364)에 각각 공급된다. 디지털/아날로그 변환기 다음에는 제4도에 도시된 바와 같이 각각 저역 통과 필터(361, 363, 365)가 후속된다. PIP 프로세서, 게이트 어레이 및 데이터 감소 회로의 여러 기능들은 WSP 마이크로프로세서(340)에 의해 제어된다. WSP 마이크로프로세서(340)는 직렬 버스에 의해 접속되어 있는 TV 마이크로프로세서(216)에 응답한다. 직렬 버스로는 도시된 바와 같이 데이터, 클록 신호, 인에이블 신호 및 리세트 신호를 위한 라인을 갖는 4개의 와이어 버스가 가능하다. WSP 마이크로프로세서(340)는 WSP 마이크로프로세서 복호 회로(310)를 통해 게이트 어레이의 상이한 회로들과 연결되어 있다.

한 경우에서, 디스플레이된 화상의 종횡비 왜곡을 방지하기 위해 43 NTSC 비디오 신호를 4/3 비율만큼 압축시킬 필요가 있다. 또 다른 경우에서, 비디오 신호는 보통 수직 줌에 의해 일반적으로 수반되는 수평 줌 동작을 실행하도록 확장될 수 있다. 33까지의 수평 줌 동작은 압축을 4/3 이하가 되도록 감소시킴으로써 달성될 수 있다. S-VHS에 대해서는 최대 5.5MHz인 휘도 비디오 대역폭이 1024f_H클록에 대해 8MHz인 나이퀴스트 폴드 오버(Nyquist fold over) 주파수의 상당 퍼센트를 차지하고 있기 때문에, 샘플 보간 회로는 새로운 화소 위치에 대한 유입 비디오를 재계산하는데 사용된다.

제5도에 도시된 바와 같이, 휘도 데이터 Y_MN는 비디오 신호의 압축 또는 확장에 기초한 샘플 값을 검사하는 메인 신호 경로(304)에서의 보간 회로(337)를 통해 경로 설정된다. 스위치, 즉 전송로 선택기(323, 331)의 기능은 FIFO(356) 및 보간 회로(337)의 상대적 위치에 대해 메인 신호 경로(304)의 토폴로지(topology)를 반전시키는 것이다. 특히, 이들 스위치는 보간 회로(337)가 화상 압축을 위해 요구된 바와 같이 FIFO(356)보다 선행할 지 아니면 FIFO(356)가 화상 확장을 위해 요구된 바와 같이 보간 회로(337)보다 선행해야 할 것인지를 선택한다. 스위치(323,331)는 전송로 제어 회로(335)에 응답하며, 전송로 제어 회로(335)는 또한 WSP 마이크로프로세서(340)에 응답한다. 보조 비디오 신호가 비디오 RAM(350)에의 저장을 위해 압축되며 실질적으로 확장만이 필요하다는 사실은 이미 설명하였다. 따라서, 보조 신호 경로에서는 메인 경로에서와 같은 스위칭은 필요치 않다.

FIFO를 사용하여 비디오 압축을 실행하기 위하여, 예컨대 모든 4 번째 샘플마다 FIFO(356)에 기록되는 것이 금지될 수 있다. 이런 식으로 하여 4/3 압축이 행해진다. 보간 회로(337)의 기능은 FIFO로부터의 데이터 판독이 들쭉날쭉하지 않고 원활히 될 수 있도록 FIFO에 기록되는 휘도 샘플을 재계산하는 것이다. 확장은 압축과는 반대의 방법으로 정확히 실행될 수 있다. 압축의 경우에 있어서, 기록 인에이블 신호는 금지 펄스의 형태로 그것에 결부되어 있는 클록 게이팅 정보를 갖는다. 확장 데이터에 있어서는, 클록 게이팅 정보가 판독 인에니블 신호에 인가된다. 이로 인해 클록 게이팅 정보가 FIFO(356)로부터 판독될 때 데이터는 일시 중단될 것이다. 이 경우, 이 과정동안 FIFO(356)의 다음에 위치한 보간 회로(337)의 기능은 샘플링된 데이터를 들쭉날쭉한데서 고르게 재계산하는 것이다. 확장의 경우에, FIFO(356)로부터 판독되고 보간 회로(337)로 클록킹(clocking)되는 동안 데이터가 일시 정지하여야 한다. 이는 데이터가 보간 회로(337)를 통해 연속적으로 클록되는 압축의 경우와는 다르다. 이러한 압축 및 확장의 경우에 있어서, 클록 게이팅 동작은 동기적으로 용이하게 실행될 수 있다. 즉, 시스템 클록 1024f_H의 상승 구간에 기초하여 동작이 일어날 수 있다.

보조 신호의 보간은 보조 신호 경로(306)에서 발생한다. PIP 회로(301)는 유입 비디오 데이터를 저장하도록 6 비트 Y,U,V 8:1:1 필드 메모리인 비디오 RAM(350)을 조정한다. 비디오 RAM(350)은 복수의 메모리 위치에 2개 필드의 비디오 데이터를 유지한다. 각 메모리 위치는 8 비트의 데이터 비트를 유지한다. 각 8 비트 위치에는 하나의 6 비트 Y(휘도) 샘플(640f_H로 샘플링 된) 및 다른 2개의 비트가 있다. 이들 2개의 다른 비트는 고속 스위치 데이터(FSW-DAT), 아니면 U 또는 V 샘플(80f_H로 샘플링된)의 일부를 유지한다. FSW_DAT 값는 어느 유형의 필드가 비디오 RAM에 기록되어 있는지를 나타낸다. 비디오 RAM(350)에 2개 필드의 데이터가 저장되어 있고 전체 비디오 RAM(350)이 디스플레이 기간동안 판독되기 때문에, 디스플레이 주사 동안 2대의 필드 모드가 판독된다. PIP 프로세서(320)는 고속 스위치 데이터를 사용하여 어느 필드가 메모리로부터 판독되어 디스플레이 될지를 결정할 것이다. PIP 회로는 움직임 손상(motion tear) 문제를 해소하기 위해 기록되어 있는 반대의 필드 형태를 항상 판독한다. 판독되는 필드 타입이 디스플레이 되는 필드 형태와 반대 형태일 경우, 비디오 RAM에 저장된 짝수 필드는 이 필드가 메모리로부터 판독될 때 필드의 최상부 라인을 삭제시킴으로써 반전된다. 그 결과, 소형 화상은 움직임 손상없이 정확한 비월주사를 유지한다.

클록/동기 회로(322)는 FIFO(354, 356, 358)를 동작시키는데 필요한 판독, 기록 및 인에이블 신호를 발생시킨다. 메인 채널 및 보조 채널용의 FIFO는 후속 디스플레이를 위해 요구되는 각 비디오 라인의 메인 채널 부분과 보조 채널 부분을 위한 저장 공간에 데이터를 기록하도록 인에이블된다. 메인 채널과 보조 채널 양자의 데이터가 기록되지 않고 메인 채널 또는 보조 채널 중의 한 채널로부터의 데이터가 기록되므로, 각각의 소스로부터의 데이터를 디스플레이의 동일 비디오 라인 또는 복수 비디오 라인으로 합성하는 것이 필요하다. 보조 채널의 FIFO(354)는 보조 비디오 신호에 동기하여 기록되고, 메인 비디오 신호에 동기하여 FIFO(356, 358)에 기록되고, 메인 비디오에 동기하여 메모리로부터 판독된다. 판독 기능이 메인 채널과 보조 채널간의 전후로 전환되는 방식은 선택된 특수 효과의 기능이다.

크로핑되어 나란하게 디스플레이되는 화상(cropped side-byside pictures)과 같은 상이한 특수 효과는 라인 메모리 FIFO에 대한 판독 및 기록 인에이블 제어 신호를 조작함으로써 발생된다. 제1도(d)에 도시된 디스플레이 포맷은 2개의 거의 전체 필드의 화상을 나란하게 디스플레이하는 포맷으로 디스플레이하고자 할 때 특히 바람직하다. 이러한 디스플레이는 예를 들어 169의 와이드 디스플레이 포맷비 디스플레이를 위해 특히 적합하다. 대부분의 NTSC 신호는 43 포맷으로 표시되며, 이 포맷비는 당연히 129 포맷과도 대응한다. 2개의 43 디스플레이 포맷비 NTSC 화상은 화상을 33크로핑하거나 압착하여 종횡비를 왜곡시킴으로써 동일한 169 디스플레이 포맷비 디스플레이로 제공될 수 있다. 사용자의 기호에 따라서, 화상 크로핑 대 종횡비 왜곡의 비는 0내지 33범위내에서 설정될 수 있다. 예를 들어, 2개의 좌우 양측 디스플레이된 화상은 16.7압착 및 크로핑된 형태로 제공될 수 있다.

169 및 43 디스플레이 포맷비 디스플레이는 모두 62.5 ㎲의 공칭 라인 길이를 가지므로, 169 디스플레이 포맷비 디스플레이를 위한 수평 디스플레이 시간은 43 디스플레이 포맷비 디스플레이와 동일하다. 따라서, NTSC 비디오 신호는 왜곡 없이 정확한 종횡비를 유지하기 위해 4/3 비율로 속도 증가되어야 한다. 4/3 비율은 2개의 디스플레이 포맷의 비로 다음과 같이 계산된다.

4/3 =(16/9)/(4/3)

본 발명의 특징에 따라 비디오 신호의 속도를 증가시키기 위해 가변 보간 회로가 이용된다. 종래에는 동일 기능을 실행하기 위해 입력 및 출력에서 상이한 클록율을 갖는 FIFO가 사용되어 왔다. 2개의 NTSC 43 디스플레이 포맷비 신호가 하나의 43 디스플레이 포맷비 디스플레이상에 디스플레이될 경우, 각 화상은 50로 왜곡 또는 크로핑되거나 아니면 50로 왜곡과 크로핑이 조합되어야 한다. 와이드 스크린 응용에 필요한 속도 증가에 필적할 만한 속도 증가는 불필요하다.

일반적으로, 비디오 디스플레이 및 편향 시스템은 메인 비디오 신호에 동기화된다. 메인 비디오 신호는 상술한 바와 같이, 와이드 스크린 디스플레이를 채우기 위해 속도가 증가되어야 한다. 보조 비디오 신호는 제1 비디오 신호와 비디오 디스플레이에 수직으로 동기화되어야 한다. 보조 비디오 신호는 필드 메모리에서의 필드 주기의 일부만큼 지연되어 그 후 라인 메모리에서 확장될 수 있다. 신호를 확장시키기 위해 비디오 RAM(350)을 필드 메모리 및 선입 선출(FIFO) 메모리 소자(354)로서 사용하여 보조 비디오 데이터와 메인 비디오 데이터의 동기화를 실행할 수 있다.

그러나, 판독 및 기록 클록의 비동기적 특성으로 인한 판독/기록 지시기 충돌을 방지할 조치가 필요하다. 판독/기록 지시기 충돌은 새로운 데이터가 FIFO에 기록될 기회를 갖기 전에 이전의 데이터가 FIFO로부터 판독될 때 발생한다. 또한 이전의 데이터가 FIFO로부터 판독될 기회를 갖기 전에 새로운 데이터가 메모리에 기록될 때 판독/기록 지시기 충돌이 일어난다. FIFO의 크기는 판독/기록 지시기 충돌을 방지하는데 필요하다고 생각되는 최소한의 라인 저장 용량과 관련이 있다.

상기 디스플레이가 상기 메인 채널 비디오에 동기되기 때문에, 상부 또는 하부로 디스플레이되는 현재의 필드 형태는 메인 신호에 의해 결정된다. 상기 비디오 RAM(350)내에 저장되고 상기 메인 채널 필드의 개시에 판독될 준비를 하고 있는 필드 형태는 상기 디스플레이된 필드 형태와 동일할 수도 있고 그렇지 않을 수도 있다. 상기 메인 채널 디스플레이의 필드 형태를 일치시키기 위해 상기 비디오 RAM(350)내에 저장된 보조 필드 형태를 변경시키는 것이 필요할 수도 있다.

PIP 프로세서(320)와 게이트 어레이(300)는 NTSC 신호의 262.5 라인 플드를 263 라인 상부 필드(종종 홀수 필드로 칭함)와 262 라인의 하부 필드(종종 짝수 필드로 칭함)로 양자화시킨다. 이는 수직 동기화 성분이 수평 동기를 나타내는 펄스와 함께 샘플링되기 때문이다. 이는 제7도에 도시되어 있다. 상부/하부(홀수/짝수) 필드 형태 지시기는 상부 필드에 대한 값 1을 갖고 하부 필드에 대한 값 0을 갖는다. 상부 필드는 1 내지 263 라인중 홀수 라인을 포함한다. 하부 필드는 2 내지 262 라인중 짝수 라인을 포함한다. 제8도에서 제1 필드 형태 지시기 U/L MAIN SIGNAL는 메인 비디오 채널의 필드 형태를 나타낸다. 신호 HSYNC_AX는 보조 채널의 각 라인에 대해 수평 동기 신호를 나타낸다.

상기 필드 형태 지시기 U/L(A)는 각 보조 채널 라인이 정상적으로 기록된 경우 상기 비디오 RAM(350)내에 저장되는 필드 형태를 나타낸다. 본문에서 정상이라는 용어는 상부 필드가 수용되어 복호화될 때 1 내지 263 라인중 홀수 라인이 상기 비디오 RAM(350)내에 기록되는 것을 나타내는데 사용된다. 상기 필드 형태 지시기 U/L(B)은 상부 필드의 제1 라인이 상부 필드의 수용 중에 비디오 RAM(350)에 기록되지 않는 경우에 비디오 RAM(350)내에 저장된 필드 형태를 나타낸다. 대신에, 상기 제1 라인은 실제로 하부 필드의 최종 라인(번호 262)에 부가된다. 이는 라인 2가 프레임내의 제1 디스플레이 라인이 되고 라인 3이 제2 디스플레이 라인이 되기 때문에 상기 필드 형태를 효과적으로 반전시킨다. 현재 수용된 상부 필드는 하부 필드 및 이와 반대로 된다. 상기 필드 형태 지시기 U/L(C)은 상부 필드의 최종 라인이 하부 필드의 수용중에 비디오 RAM(350)에 부가되는 경우에 상기 비디오 RAM(350)내에 저장되는 필드 형태를 나타낸다. 이는 라인 263이 제1 디스플레이 라인이 되고 라인 1이 제2 디스플레이 라인이 되기 때문에 효과적으로 상기 필드 형태를 반전시킨다.

방식 B 및 C에서의 라인의 가산 및 감산은 보조 채널 화상을 저하시키지 않는데, 이는 상기 라인들이 수직 리트레이스 또는 과주사 중에 발생하기 때문이다. 제10도에는 디스플레이되는 라인의 순서가 도시되어 있는데, 여기에서 실선은 상부 필드 라인으로 나타내고 점선은 하부 필드 라인을 나타낸다.

상기 메인 및 보조 채널 신호들이 진행됨에 따라, 상기 U/L MAIN SIGNAL은 상기 보조 채널 U/L(A,B,C) 필드 형태 지시기에 대해 왼쪽 또는 오른쪽으로 시프팅된다. 상기 도면에 도시된 위치에 있어서, 데이터는 방식 A를 사용하여 비디오 RAM(350)에 기록되어야만 하는데, 이는 결정 에지가 영역 A내에 존재하기 때문이다. 방식 A는 PIP 프로세서가 수직 동기 성분을 수신할 때, PIP 프로세서가 V_SYNC_MN(메인 채널 수직 동기 성분)으로 개시하여 상기 비디오 RAM(350)으로부터 판독되도록 디스플레이에 의해 요구되는 필드 형태와 동일한 필드 형태를 비디오 RAM(350)에 기록하기 때문에 적합하다. 상기 신호들이 진행됨에 따라, 상기 방식은 들의 상대 위치에 따라 변화된다. 상기 유효한 방식들은 제8도의 상단에 도시되어 있고, 제9도의 표에 도시되어 있다. 방식 B와 C 사이에는 중첩부가 존재하며, 이는 시간의 대부분의 방식 B가 유효하고 방식 C도 또한 유효하며 그와 반대의 경우가 있기 때문이다. 이는 262 라인 중 2 라인을 제외한 모든 라인이 그러하다. 방식 B와 C 중 하나의 방식은 둘 다 유효할 때 이용될 수 있다.

제12도에서는 본 발명에 따라 비월 주사 무결성을 유지시키기 위한 회로(700)의 불록도가 도시되어 있다. 회로(700)의 출력 신호는 제9도에 도시된 바와 같이 비디오 RAM(350), 보조 신호 경로내의 FIFO(354) 및 메인 신호 경로애의 FIFO(356)에 대한 기록 및 판독 리세트 제어 신호이다. 메인 비디오 신호의 필드 형태는 한 쌍의 신호, 즉 VSYNC_MN 및 HSYNC_MN으로부터 결정된다. 보조 비디오 신호의 필드 형태는 상응하는 한 쌍의 신호, 즉 VSYNC_AX 및 HSYNC_AX로부터 결정된다. 각각의 쌍의 신호들은 게이트 어레이내에 세트되는 소정의 위상 관계를 갖는다. 상기 관계는 제11도(a) 내지 제11도(c)에 도시되어 있으며, 이는 두쌍의 신호에 적용된다. 각각의 경우에 있어서, HSYNC는 구형파이며, 상기 신호의 상승 에지는 각 신호의 수평 라인의 개시에 대응한다. 각각의 경우에 VSYNC 필드당 단 하나의 상승 에지를 갖는데, 이것은 각 신호의 수직 필드의 개시에 대응한다. 각 쌍의 신호의 상승 에지간의 관계는 회로(700)에 의해 테스트되어 어떤 단계가 상기 보조 신호의 필드 형태를 상기 메인 신호의 필드 형태에 일치시키는데 필요한 지를 결정한다. 애매한 점을 방지하기 위해서, 상기 한쌍의 메인 신호의 선행 에지는 수평 라인 주기의 1/8 보다 더 근접하지 않는다. 상기 한 쌍의 보조 신호의 선행 에지는 수평 라인 주기의 1/10보다 더 근접하지 않는다. 이는 상호간에 대해 상기 선행 에지의 지터(jitter)를 방지해준다. 이와 같은 관계는 게이트 어레이내의 타이민 회로에 의해 확실하게 된다.

상기 메인 신호쌍 VSYNC_MN 및 HSYNC_MN은 2개의 D형 플립/플롭을 포함하는 제1 필드 형태 검출 회로(702)의 입력이다. 한가지 경우에 있어서, HSYNC_MN은 클록 입력인 VSYNC_MN에 의해 샘플링된다. 상기 플럽/플롭의 출력은 임의적 일지라도, 상부 필드 형태에 대해 논리 HI 및 하부 필드 형태에 대해 논리 LO가 될 수 있은 메인 신호에 대한 상부/하부 필드 지시기 UL/MN이다. 다른 경우에 있어서, VSYNC_MN은 HSYNC_MN에 의해 샘플링된다. 이로써 출력 V_H가 제공되는데, 이는 수평으로 동기화된 수직 성분이다.

보조 신호쌍 VSYNC_AX 및 HSYNC_AX는 또한 2개의 D형 플립/플롭을 포함하는 제1 필드 형태 검출 회로(710)의 입력이다. 한가지 경우에 있어서, HSYNC_AX는 클록 입력인 VSYNC_AX에 의해 샘플링된다. 상기 플립/플롭의 출력은 임의적일지라도, 상부 필드 형태에 대해 논리 HI 및 하부 필드 형태에 대해 논리 LO가 될 수 있는 상기 보조 신호에 대한 상부/하부 필드 지시기 UL_AX이다. 다른 경우에 있어서, VSYNC_AX는 HSYNC_AX에 의해 샘플링된다. 이로써 출력 V_H가 제공되는데, 이는 수평으로 동기화된 수직 성분이다.

제11도(b)에 도시된 바와 같이, 상기 수평 라인 주기의 제1 반주기에서 필드 에지의 상스 개시가 일어나는 경우, 상기 필드는 하부 또는 짝수의 필드 형태이다. 제11도(c)에 도시된 바와 같이, 상기 수평 라인 주기의 제2 반주기에서 필드 에지의 상승 개시가 일어나는 경우, 상기 필드는 상부 또는 홀수의 필드 형태이다.

메인 신호에 대한 V_H와 HSYNC_MN은 출력 신호(WR_RST_FIFO_MN, RD_RST_FIFO_MN, RD_RST_FIFO_AX)의 위상 관계를 적절하게 되도록 수평라인 주기 지연을 제공하는 지연 회로(704, 706, 708)의 입력이다. 지연의 2 대 3 수평 라인 주기는 기록 및 판독 지시기 사이에 제공된다.

상기 상부/하부 형태 지시기 UL/MN은 제8도의 상단에 도시된 U/L MAIN SIGNAL에 대응하고 UL_SEL 비교기(714)의 한 입력이 된다. 비교기(714)의 또 다른 입력은 UL_AX 테스트 발생기(712)에 의해 제공된다. 상기 테스트 발생기(712)는 입력으로서 UL_AX 필드 지시기 뿐만 아니라 클록 입력으로서 HSYNC_AX를 갖는다. 상기 테스트 발생기(712)는 제8도의 하단에 도시된 신호U/L(A), U/L(B) 및 U/L(C)를 제공하는데, 이는 세 개의 가능한 방식(A, B, C)에 대응한다. 각각의 신호 U/L(A), U/L(B) 및 U/L(C)은 또한 제8도에 도시되어 있는 UL_MN의 결정 에지 시간에 UL_MN과 비교된다. UL_MN이 U/L(A)과 일치하는 경우, 필드 형태들은 일치되고 비월 주사 무결성을 유지하기 위한 동작이 필요없게 된다. UL_MN이 U/L(B)과 일치하는 경우, 상기 필드 형태들은 일치되지 않는다. 비월 주사 무결성을 유지하기 위해 한 라인에 의해 상부 필드를 기록하는 것을 지연시키는 것은 필수적이다. UL_MN이 U/L(C)과 일치하는 경우, 상기 필드 형태들은 일치되지 않는다. 비월 주사 무결성을 유지하기 위해서 한 라인에 의해 하부 필드를 기록하는 것을 진행하는 것이 필요하다.

이와 같은 비교의 결과는 RST_AX_SEL 선택 회로(718)의 입력이 된다. 또 다른 입력은 RST_AX_GEN 발생기(716)에 의해 발생된 세 개의 수직 동기 신호(RST_A, RST_B, RST_C)가 된다. 상기 세 개의 수직 동기 신호(RST_A, RST_B, RST_C)는 보정 동작이나 무보정 동작을 수행하고 싱기 비교기(714)의 출력에 따른 비월 주산 무결성을 유지하기 위해서 상호간에 대해 서로 다른 위상을 갖는다. 지연 회로(722)는 선택된 수직 동기 신호를 보조 비디오 입력으로 재동기화시켜 WR_RST_VRAM_AX를 방생시킨다. 지연 회로(720)는 RD_RST_VRAM_AX와 WR_RST_FIFO_AX를 발생하기 위한 유사한 기능을 수행한다. 제8도에 도시된 바와 같이 방식 B 와 C는 대부분의 시간에 중첩된다. 실제로는 각 525 비교중 단지 두 비교만이 어떤 다른 것보다는 방식 B 또는 C 중 오직 한 방식만을 요구한다. 상기 비교기(714)는 방식 B 와 C 모두 유효할 때 방식 B 상에 방식 C를 제공하도록 배치될 수 있다. 이와 같은 선택은 임의적으로 또는 다른 회로에 기초될 수 있다.

메인 비디오 소스가 일부 비디오 게임 및 컴퓨터에서처럼 비비월주사 소스이고 보조 비디오 소스가 비월 주사 소스이면 디스플레이가 메인 신호로 동기되기 때문에 문제가 발생할 수 있다. 비비월 주사 디스플레이는 교호하는 비월 주사 위치에 교호 필드릉 디스플레이하지 않을 것이다. 즉 각 필드의 라인들은 공간적으로 오프셋되어 서로의 사이에 존재하게 된다. 본 발명의 장치에 따르면 메인 화상 채널상의 비비월 주사 비디오 소스로부터의 신호가 검출된다. 이와 같은 검출은 연속적인 필드들이 동일한 필드 형태를 갖는지를 검출함으써 실행될 수 있다.

비비월 주사 소스로부터의 신호는 비디오 RAM과 관련 제어 회로의 동작 방식을 변경시키는데 사용될 수 있다. 어떤 방식에서 비디오 RAM은 보조 비디오 신호의 연속적인 필드를 저장하는데 사용될 수 있다. 이들 필드는 메인 화상 채널 이 비월 주사 신호인 경우에는 연속적으로 판독될 수 있다.

메인 신호가 비비월 주사가 되면 비디오 RAM 및 제어 회로는 다른 방식으로 동작할 수 있는데, 비록 모든 필드가 비디오 RAM에 기록되더라도 보조 신호의 그밖의 다른 모든 필드만이 비디오 RAM으로부터 판독되고 메인 신호와 결합된다. 다른 방법으로는, 그 밖의 다른 모든 필드만 비디오 RAM에 기록된 후 비디오 RAM으로부터 판독될 수 있다. 상기 두 경우에, 상부 필드(홀수 필드) 또는 하부 필드(짝수 필드)만 비디오 RAM으로부터 판독될 것이다. 이들 각 필드는 동일한 수직 위치에서의 2회 판독되고 디스플레이될 것이다.

마이크로프로세서는 비비월 주사된 신호 소스 검출기를 감시하여 검출 또는 비검출 상태에 따라 비디오 RAM과 관련 제어회로의 동작 방식을 설정할 수 있으며, 이들은 보조 비디오 신호의 모든 필드 또는 보조 비디오 신호의 하부 필드만을 동시 디스플레이 신호를 결합하는 회로에 공급하는 기능을 한다.

제13도를 참조하면 V_SYNC는 그 상승 에지가 비디오 신호의 수직 동기의 시작에 대응하는 처리된 수직 동기 펄스이다. H_SYNC 신호는 그 상승 에지가 비디오 신호의 수평 동기 펄스의 선행 에지에 대응하는 처리된 수평 동기 펄스이다. 제11도(c)에 도시된 바와 같이 홀수 필드는 V_SYNC가 H_SYNC의 상승 에지 바로 앞에 발생할 때 검출된다. 짝수 필드는 제11도(b)에 도시된 바와 같이 V_SYNC가 H_SYNC의 상승 에지 앞의 라인의 1/2 이상으로 발생할 때 검출된다.

필드 형태 검출기(800)는 펄스 발생기(802)와 D형 플립/플롭(810)을 포함한다. 펄스 발생기(802)는 토우 게이트 플립/플롭(tow gated flip-flop)(804, 806)과 AND 게이트(808)를 포함한다. V_SYNC 신호는 플립/플롭(804)에 대한 입력이다. 플립/플롭(804)의 출력 Q 는 플립/플롭(806)과 AND 게이트(808)의 입력이다. 플립/플롭(804, 806, 810)은 1024f_H로 클록된다. 펄스 발생기의 출력 Q는 수직 동기의 개시 시에 나타나는 1클록 폭의 펄스이다. 이 1클록 폭의 펄스는 플립/플롭(810)에 대한 인에이블(EN) 입력이다. 상기 펄스는 플립/플롭(810)의 입력 D에 있는 H_SYNC 신호를 샘플링한다. 플립/플롭(810)의 출력 Q는 상부.하부(U/L) 필드 형태 지시기이다.

제14도에는 비월 주사 신호 및 비비월 주사 신호를 검출하기 위한 회로(820)가 도시도어 있다. 회로(820)는 필드 형태 검출기(800), D 형 플립/플롭(822) 및 배타(또는 XOR) 게이트(824)를 포함한다. 플립/플롭(810)의 출력 Q는 플립/플롭(802)의 출력 Q에 의해 인에이블(EN)되며 플립/플롭(822)에 대한 입력 D이다. 플립/플롭(810)의 출력 Q는 U/L 필드 형태 지시기이다. 플립/플롭(810)의 출력 Q와 플립/플롭(822)의 출력 Q는 XOR 게이트(824)에 대한 입력이다. 플립/플롭(822)은 이전 필드의 필드 형태를 저장하기 위한 것이다. XOR 게이트(824)는 현재 필드의 필드 형태와 저장된 이전 필드의 필드 형태를 비교한다. 만약 필드 형태가 동일하면 XOR 게이트(824)의 출력은 비비월 주사 비디오 소스를 나타내는 LO로 될 것이고, 필드 형태가 다르면 XOR 게이트(824)의 출력은 비비월 주사 비디오 소스를 나타내는 HI로 될 것이다.

TV 마이크로프로세서(216)는 직렬 TV 버스를 통해 비월 주사된 출력 신호의 상태를 판독한다. 마이크로프로세서는 통상 새로운 채널로 변경시킨 후(디스플레이가 동기화되는) 메인 비디오 신호가 비월 주사되는지 비비월 주사되는지를 결정할 수 있다. 만약 메인 비디오 신호가 비월 주사되면, PIP 프로세서(320)는 보조 비디오 신호의 모든 필드를 판독 및 기록함으로써 동작하도록 지시될 수 있다. 비월 주사 무결성은 제7도 내지 제11도와 관련하여 설명한 바와 같이 유지될 수 있다. 만약 마이크로프로세서가 메인 비디오 신호가 비비월 주사된 것으로 결정하면, PIP 프로세서(320)는 그 밖의 다른 모든 필드만을 비디오 RAM(350)에 기록하도록 명령을 받게 된다. 하나의 필드 형태만 기록되기 때문에 단 하나의 필드 형태만 판독될 수 있다. 이러한 각 필드는 2회 판독된다. 보조 채널은 비비월 주사된 비디오롤 변환된다. 결국 이러한 비비월 주사 비디오는 비월 주사 보조 화상일 때보다 비비월 주사 디스플레이 상의 보조 화상일 때 훨씬 더 바람직한 화상을 얻게 해준다.

Claims (14)

1. 제1 비디오 신호(Y_MN, U_MN, V_MN)로 동기화되는 비디오 디스플레이 수단(244)과, 상기 비디오 디스플레이 수단 상에서 동시 디스플레이로 제2 비디오 신호(Y_AUX, U_AUX, V_AUX)와 상기 제1 비디오 신호를 결합하는 수단(300)을 구비하고, 상기 제2 비디오 신호가 하나 이상의 필드 형태를 갖는 장치에 있어서, 상기 제1 비디오 신호가 하나 이상의 필드 형태(U/L)를 갖는지를 검출하는 수단(820)과; 상기 검출수단(820)에 응답하여 상기 제1 비디오 신호가 하나 이상의 필드 형태를 가질 때 상기 제2 비디오 신호의 모든 필드가 상기 동시 디스플레이를 위해 상기 결합수단(300)에 대한 출력으로 되는 제1 동작 방식과, 상기 제1 비디오 신호가 단하나의 필드 형태만을 가질 때 상기 제2 비디오 신호의 단 하나의 필드 형태만이 상기 동시 디스플레이를 위해 상기 결합수단(300)에 대한 출력으로 되는 제2 동작 방식을 갖는 비디오 신호 처리 수단(320)을 구비하는 것을 특징으로 하는 장치.
2. 제1항에 있어서, 상기 제1 동작 방식 중에 상기 디스플레이 수단 (244)과 함께 상기 제2 비디오 신호의 비월 주사 무결성을 유지하도록 동작 가능한 수단(700)을 추가로 구비하는 것을 특징으로 하는 장치.
3. 제1항에 있어서, 상기 비디오 신호 처리 수단(320)은 상기 제2 비디오 신호를 상기 제1비디오 신호와 동기화시키는 것을 특징으로 하는 장치.
4. 제1항에 있어서, 상기 제2 비디오 신호를 저장하는 수단(350)을 추가로 구비하며, 상기 비디오 신호의 하나의 필드 형태만 상기 제2동작 방식 중에 상기 저장 수단에 기록 및 판독되는 것을 특징으로 하는 장치.
5. 제4항에 있어서, 상기 제2 동작 방식중에 상기 저장 수단(350)에 기록된 각 필드는 상기 결합 수단으로 2회 판독되는 것을 특징으로 하는 장치.
6. 제1항에 있어서, 상기 제2비디오 신호를 저장하는 수단(350)을 추가로 구비하며, 상기 비디오 신호의 하나의 필드 형태는 상기 제2 동작 방식 중에 상기 저장 수단에 1회 기록되고 상기 저장 수단으로부터 2회 판독되는 것을 특징으로 하는 장치.
7. 제1항에 있어서, 상기 디스플레이 수단(244)은 와이드 디스플레이 포맷비를 갖는 것을 특징으로 하는 장치.
8. 제1 비디오 신호(Y_MN, U_MN, V_MN)로 동기화되는 비디오 디스플레이 수단(244)과, 상기 비디오 디스플레이 수단 상에서 동시 디스플레이로 제2 비디오 신호OY_AUX, U_AUX, C_AUX)와 상기 제1 비디오 신호를 결합하는 수단(300)을 구비하고, 상기 제2 비디오 신호가 홀수 및 짝수의 비월 주사 필드를 갖는 장치에 있어서, 상기 제1 비디오 신호가 비월 주사되는지 비비월 주사 되는지를 검출하는 수단(820)과; 상기 검출 수단에 응답하여 상기 제1 비디오 신호가 비월 주사될 때 상기 제2 비디오 신호의 홀수 필드 및 짝수 필드가 상기 동시 디스플레이를 위해 상기 결합 수단(300)에 대한 출력으로 되는 제1 동작 방식과, 상기 제1 비디오 신호가 비비월 주사될 때 상기 제2 비디오 신호의 모든 홀수 필드 또는 모든 짝수 필드만이 상기 동시 디스플레이를 위해 상기 결합수단(300)에 대한 출력으로 되는 제2 동작 방식을 갖는 비디오 신호 처리 수단(320)을 구비하는 것을 특징으로 하는 장치.
9. 제8항에 있어서, 상기 제1 동작 방식 중에 상기 디스플레이 수단(244)과 함께 상기 제2 비디오 신호의 비월 주사 무결성을 유지하도록 동작 가능한 수단(700)을 추가로 구비하는 것을 특징으로 하는 장치.
10. 제8항에 있어서, 상기 비디오 신호 처리 수단(320)은 상기 제2비디오 신호를 상기 제1 비디오 신호와 동기화시키는 것을 특징으로 하는 장치.
11. 제8항에 있어서, 상기 제2 비디오 신호를 저장하는 수단(350)을 추가로 구비하며, 상기 비디오 신호의 격행 필드만 상기 제2 동작 방식 중에 상기 저장 수단에 기록 및 판독되는 것을 특징으로 하는 장치.
12. 제11항에 있어서, 상기 제2 동작 방식 중에 사기 저장 수단(350)에 기록된 각 필드는 상기 결합 수단으로 2회 판독되는 것을 특징으로 하는 장치.
13. 제8항에 있어서, 상기 제2 비디오 신호를 저장하는 수단(350)을 추가로 구비하며, 상기 비디오 신호의 격행 필드는 상기 제2 동작 방식 중에 저장 수단에 1회 기록되고 상기 저장 수단으로부터의 2회 판독되는 것을 특징으로 하는 장치.
14. 제8항에 있어서, 상기 디스플레이 수단(244)은 와이드 디스플레이 포맷비를 갖는 것을 특징으로 하는 장치.