KR100209725B1 - 커패시터의 구조 및 제조방법 - Google Patents

Abstract

본 발명은 커패시터에 관한 것으로 특히, 스토리지 노드를 극대화하도록 한 커패시터의 구조 및 제조방법에 관한 것이다.

이와같은 본 발명의 커패시터의 구조는 기판; 상기 기판의 표면에 일정한 간격으로 제1, 제2콘택홀을 갖고 형성되는 제1, 제2절연막; 상기 제1, 제2콘택홀 내부에 형성되는 제1, 제2도전용 플러그; 상기 제1도전용 플러그와 제2절연막상의 일정부분에 형성되는 제1스토리지 노드; 상기 제1스토리지 노드상의 일정부분과 상기 제2도전용 플러그상에 형성되는 제3, 제4도전용 플러그; 상기 제3, 제4도전용 플러그상에 형성되는 제2스토리지 노드; 상기 제1, 제2스토리지 노드를 포함한 전면에 형성되는 유전체막과 플레이트 전극을 포함하여 구성됨을 특징으로 한다.

Description

커패시터의 구조 및 제조방법

본 발명은 커패시터에 관한 것으로 특히, 스트리지 노드를 극대화하도록 한 커패시터의 구조 및 제조방법에 관한 것이다.

이하, 첨부된 도면을 참조하여 종래의 커패시터의 구조 및 제조방법을 설명하면 다음과 같다.

제1도는 종래의 커패시터 구조를 나타낸 구조단면도이고, 제2a도-제2d도는 종래의 커패시터의 제조방법을 나타낸 공정단면도이다.

즉, 종래의 커패시터의 구조는 제1도에 도시된 바와같이 반도체 기판(11)상에 제1절연막(12)이 노드 콘택홀(13)을 갖고 형성되고, 상기 노드 콘택홀(13)내부와 그에 인접한 상기 제1절연막(12)상의 일정한 부분에 제1폴리 실리콘 패턴(14a)이 형성된다.

이어, 상기 제1폴리 실리콘 패턴(14a) 양측에 일정 높이의 기둥모양으로 제2폴리 실리콘(17)이 형성된다.

그리고 상기 제1, 제2폴리 실리콘층(14a, 17)의 표면에 유전체막(18) 및 플레이트 전극(19)이 형성된 구조를 갖는다.

여기서, 상기 제1, 제2폴리 실리콘층(14a, 17)은 스토리지 전극이 된다.

상기와 같은 구조를 갖는 종래의 커패시터 제조방법은 먼저, 제2a도에 도시된 바와같이 반도체 기판(11)상에 제1절연막(12)을 형성한다.

그리고 상기 제1절연막(12)상에 제1감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 제1절연막(12)을 선택적으로 제거하여 상기 반도체 기판(11)의 표면이 일정부분 노출되도록 노드 콘택홀(13)을 형성한다.

제2b도에 도시된 바와같이 상기 노드 콘택홀(13)을 포함한 전면에 제1폴리 실리콘막(14)을 형성하고, 상기 제1폴리 실리콘막(14)상에 제2절연막(15)을 형성한다.

그리고 상기 제2절연막(15)상에 감광막(16)을 도포한 후, 노광 및 현상공정으로 패터닝(Pattering)한다.

제2c도에 도시된 바와같이 상기 패터닝된 감광막(16)을 마스크로 하여 상기 제2절연막(15)과 제1폴리 실리콘막(14)을 선택적으로 제거하여 제2절연막 패턴(15a)과 제1폴리 실리콘 패턴(14a)을 형성한다.

그리고 상기 감광막(16)을 제거하고, 상기 제2절연막 패턴(15a)을 포함한 전면에 제2폴리 실리콘막(도면에 도시하지 않음)을 형성한다.

이어, 상기 제2절연막 패턴(15a)과 제1폴리 실리콘 패턴(14a)의 양측면에만 남도록 상기 제2폴리 실리콘막을 에치백(Etch Back)하여 노드필라(Node Pillar)(17)를 형성한다.

제2d도에 도시된 바와같이 습식식각(Wet Etch) 공정으로 상기 제2절연막 패턴(15a)을 제거하고, 상기 노드필라(17)와 제1폴리 실리콘 패턴(14a)상의 전면에 커패시터 유전체막(18)과 플레이트 전극(19)을 차례로 형성한다.

여기서, 상기 제1폴리 실리콘 패턴(14a)과 노드필라(17)는 스토리지 노드이다.

그러나 이와같은 종래의 커패시터의 구조 및 제조방법에 있어서 다음과 같은 문제점이 있었다.

즉, 제한된 스페이스 내에서 충분한 커패시터의 면적확보가 어렵다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 제한된 스페이스(Space)내에서 스토리지 노드 면적을 극대화하도록 한 커패시터의 구조 및 제조방법을 제공하는데 그 목적이 있다.

제1도는 종래의 커패시터의 구조를 나타낸 구조단면도.

제2a도-제2d도는 종래의 커패시터의 제조방법을 나타낸 공정단면도.

제3도는 본 발명의 커패시터의 구조를 나타낸 구조단면도.

제4a도-제4h도는 본 발명의 커패시터의 제조방법을 나타낸 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

21 : 반도체 기판 22 : 제1절연막

23 : 질화막 24 : 제1콘택홀

25 : 제2콘택홀 26 : 제1폴리 플러그

27 : 제2폴리 플러그 28 : 제1폴리 실리콘막

28a : 제1폴리 실리콘 패턴 29 : 감광막

30 : 제2절연막 31 : BPSG층

32 : 감광막 33 : 제3콘택홀

34 : 제4콘택홀 35 : 제3폴리 플러그

36 : 제4폴리 플러그 37 : 제2폴리 실리콘막

37a : 제2폴리 실리콘 패턴 37b : 제3폴리 실리콘 패턴

38 : 유전체막 39 : 플레이트 전극

상기와 같은 목적을 달성하기 위한 본 발명의 커패시터의 구조는 기판; 상기 기판의 표면에 일정한 간격으로 제1, 제2콘택홀을 갖고 형성되는 제1, 제2절연막; 상기 제1, 제2콘택홀 내부에 형성되는 제1, 제2도전용 플러그; 상기 제1도전용 플러그와 제2절연막상의 일정부분에 형성되는 제1스토리지 노드; 상기 제1스토리지 노드상의 일정부분과 상기 제2도전용 플러그상에 형성되는 제3, 제4도전용 플러그; 상기 제3, 제4도전용 플러그상에 형성되는 제2스토리지 노드; 상기 제1, 제2스토리지 노드를 포함한 전면에 형성되는 유전체막과 플레이트 전극을 포함하여 구성되며, 상기와 같은 구조를 갖는 본 발명의 커패시터 제조방법은 기판을 준비하는 단계; 상기 기판상에 제1, 제2절연막을 형성하는 단계; 상기 제1, 제2절연막을 선택적으로 제거하여 상기 기판의 표면이 노출되도록 제1, 제2콘택홀을 형성하는 단계; 상기 제1, 제2콘택홀 내부와 제2절연막 표면 높이로 제1, 제2도전용 플러그를 형성하는 단계; 상기 제1도전용 플러그와 제2절연막상의 일부에 제1스토리지 노드를 형성하는 단계; 상기 제1스토리지 노드 표면의 일정부분과 제2도전용 플러그상에 제3, 제4도전용 플러그를 형성하는 단계; 상기 제3, 제4도전용 플러그상에 일정한 간격을 갖는 제2스토리지 노드를 형성하는 단계; 상기 제1, 제2스토리지 노드를 포함한 전면에 유전체막과 플레이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 커패시터의 구조 및 제조방법을 상세히 설명하면 다음과 같다.

제3도는 본 발명의 커패시터의 구조단면도이고, 제4a도-제4h도는 본 발명의 커패시터의 제조방법을 나타낸 공정단면도이다.

본 발명의 커패시터의 구조는 제3도에 도시된 바와같이 반도체 기판(21)상에 제1, 제2콘택홀(24,25)을 갖고, 제1, 제2절연막(22,23)이 형성되고, 상기 제1, 제2콘택홀(24,25) 내부와 상기 제2절연막(23)의 표면 높이로 제1, 제2폴리 플러그(26,27)가 형성된다.

그리고 상기 제1폴리 플러그(26)와 제2절연막(23)상의 일부에 제1폴리 실리콘 패턴(28a)이 형성되며, 상기 제1폴리 실리콘 패턴(28a)상의 일부와 상기 제2폴리 플러그(27)상에 제3, 제4폴리 플러그(35,36)가 형성된다.

또한, 상기 제3, 제4폴리 플러그(35,36)상에 일정한 간격을 갖고 제2, 제3폴리 실리콘 패턴(37a, 27b)이 형성되고, 상기 제1, 제2, 제3폴리 실리콘 패턴(28a, 37a, 37b)을 포함한 전면에 유전체막(38)과 플레이트 전극(39)이 형성된다.

상기와 같은 구조를 갖는 본 발명의 커패시터의 제조방법은 먼저, 제4a도에 도시된 바와같이 반도체 기판(21)상에 제1절연막(22)과 질화막(23)을 차례로 형성한다.

그리고 상기 질화막(23)상에 제1감광막(도면에 도시하지 않음)을 도포한후, 사진석판술 및 식각공정으로 상기 질화막(23)과 제1절연막(22)을 선택적으로 제거하여 제1, 제2콘택홀(24,25)을 형성한다.

제4b도에 도시된 바와같이 상기 제1, 제2콘택홀(24,25)을 포함한 전면에 5000-10000Å 두께로 폴리 실리콘을 형성하고, 상기 제1, 제2콘택홀(24,25)의 내부와 상기 질화막(23)의 표면과 동일 높이가 되도록 선택적으로 제거하여 제1, 제2폴리 플러그(26,27)를 형성한다.

제4c도에 도시된 바와같이 상기 제1, 제2폴리 플러그(26,27)을 포함한 전면에 1000-2000두께로 스토리지 노드용 제1폴리 실리콘막(28)을 형성한다.

이어, 상기 제1폴리 실리콘막(28)상에 감광막(29)을 도포한 후, 상기 감광막(29)을 노광 및 현상공정으로 패터닝한다.

제4d도에 도시된 바와같이 상기 패터닝된 감광막(29)을 마스크로 하여 상기 제1폴리 실리콘막(28)을 선택적으로 제거하여 제1폴리 실리콘 패턴(28a)을 형성한다.

이어, 상기 감광막(29)을 제거하고, 상기 제1폴리 실리콘 패턴(28a)을 포함한 전면에 제2절연막(30)을 형성하고, 상기 제2절연막(30)상에 BPSG층(Boron Phosp horus Silicate Glass)(31)을 형성한다.

제4e도에 도시된 바와같이 상기 BPSG층(31)상에 감광막(32)을 도포한 후, 노광 및 현상공정으로 패터닝한다.

그리고 상기 패터닝된 감광막(32)을 마스크로 하여 상기 제1폴리 실리콘 패턴(28a)의 표면 일부와 상기 제2폴리 플러그(27)의 표면이 노출되도록 선택적으로 제거하여 제3, 제4콘택홀(33,34)을 형성한다.

제4f도에 도시된 바와같이 상기 감광막(32)을 제거하고, 상기 제3, 제4콘택홀(33,34)을 포함한 전면에 5000-10000두께로 폴리 실리콘막(도면에 도시하지 않음)을 형성한다.

이어, 상기 제3, 제4콘택홀(33,34) 내부와 상기 BPSG층(31)의 표면과 동일한 높이가 되도록 선택적으로 제거하여 제3, 제4폴리 플러그(35,36)를 형성한다.

그리고 상기 제3, 제4폴리 플러그(35,36)를 포함한 전면에 1000-2000두께로 스토리지 노드용 제2폴리 실리콘막(37)을 형성한다.

제4g도에 도시된 바와같이 상기 제2폴리 실리콘막(37)상에 감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 제2폴리 실리콘막(37)을 선택적으로 제거하여 일정한 간격을 갖고, 상기 제3, 제4폴리 플러그(35,36)상과 BPSG층(31)상의 일부에 남도록 제2, 제3폴리 실리콘 패턴(37a, 37b)을 형성한다.

제4h도에 도시된 바와같이 상기 BPSG층(31)과 제2절연막(30)을 습식식각으로 제거하고, 상기 제1, 제2, 제3폴리 실리콘 패턴(28a, 37a, 37b)을 포함한 전면에 커패시터 유전체막(38)과 플레이트 전극(39)을 형성한다.

이상에서 설명한 바와같이 본 발명의 커패시터의 구조 및 제조방법은 스토리지 노드를 분리공정으로 진행하여 제한된 스페이스 내에서 효율적인 노드면적을 증대시키므로써 커패시터의 집적도를 향상시킬 수 있는 효과가 있다.

Claims (7)

1. 기판; 상기 기판의 표면에 일정한 간격으로 제1, 제2콘택홀을 갖고 형성되는 제1, 제2절연막; 상기 제1, 제2콘택홀 내부에 형성되는 제1, 제2도전용 플러그; 상기 제1도전용 플러그와 제2절연막상의 일정부분에 형성되는 제1스토리지 노드; 상기 제1스토리지 노드상의 일정부분과 상기 제2도전용 플러그상에 형성되는 제3, 제4도전용 플러그; 상기 제3, 제4도전용 플러그상에 형성되는 제2스토리지 노드; 상기 제1, 제2스토리지 노드를 포함한 전면에 형성되는 유전체막과 플레이트 전극을 포함하여 구성됨을 특징으로 하는 커패시터의 구조.
2. 제1항에 있어서, 상기 제1,제2스토리지 노드는 상기 제1, 제2, 제3, 제4폴리 플러그에 의해 전기적으로 연결됨을 특징으로 하는 커패시터의 구조.
3. 제1항에 있어서, 상기 제2폴리 플러그와 제4폴리 플러그는 동일한 폭으로 형성됨을 특징으로 하는 커패시터의 구조.
4. 제1항에 있어서, 상기 제1, 제2폴리 플러그는 상기 제1, 제2콘택홀 내부와 상기 제2절연막과 동일 높이로 형성됨을 특징으로 하는 커패시터의 구조.
5. 기판을 준비하는 단계; 상기 기판상에 제1, 제2절연막을 형성하는 단계; 상기 제1, 제2절연막을 선택적으로 제거하여 상기 기판의 표면이 노출되도록 제1, 제2콘택홀을 형성하는 단계; 상기 제1, 제2콘택홀 내부와 제2절연막 표면 높이로 제1, 제2도전용 플러그를 형성하는 단계; 상기 제1도전용 플러그와 제2절연막상의 일부에 제1스토리지 노드를 형성하는 단계; 상기 제1스토리지 노드 표면의 일정부분과 제2도전용 플러그상에 제3, 제4도전용 플러그를 형성하는 단계; 상기 제3, 제4도전용 플러그상에 일정한 간격을 갖는 제2스토리지 노드를 형성하는 단계; 상기 제1, 제2스토리지 노드를 포함한 전면에 유전체막과 플레이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 커패시터의 제조방법.
6. 제5항에 있어서, 상기 제1, 제2스토리지 노드는 1000-2000두께의 폴리 실리콘으로 형성함을 특징으로 하는 커패시터의 제조방법.
7. 제5항에 있어서, 상기 제3, 제4도전용 플러그의 형성방법은 상기 제1스토리지 노드을 포함한 전면에 제2절연막을 형성하는 단계; 상기 제1스트리지 노드 표면의 일부분과 제2도전용 플러그가 노출되도록 제3, 제4콘택홀을 형성하는 단계; 상기 제3, 제4콘택홀을 포함한 전면에 도전층을 형성하는 단계; 상기 도전층을 상기 제3, 제4콘택홀 내부에만 남도록 선택적으로 제거하는 단계를 포함하여 형성함을 특징으로 하는 커패시터의 제조방법.