KR100206681B1 - 디스크 컨트롤러 - Google Patents

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KR100206681B1
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나오다까 간노
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

라이트 또는 리드될 테이타의 동기 및 재동기 마크 검출 실패 상태 신호의 공급에 응답하여, 재동기 마크 검출 윈도우 확장 수단은 동기 또는 재동기 검출 성공 상태 신호의 발생 순간보다 앞서도록 재동기 마크 검출 윈도를 오픈하는 타이밍에 선행함으로써, 다음 재동기마크의 검출 가능성을 향상시키는 디스크 컨트롤러에 관한 것이다.

Description

디스크 컨트롤러
제1도는 본 발명의 하나의 실시예를 도시한 블럭도.
제2도는 전송 기능부(11A)의 구조를 도시한 블럭도.
제3도는 프로그램(13A)의 처리를 도시한 흐름도.
제4도는 전송 기능부(11A)의 검출 상태 판정부(15)와 출력 컨트롤러(17A, 18)의 회로 구조를 도시한 도면.
제5도는 재동기 마크 검출 실패인 경우의 동작을 도시한 흐름도.
제6도는 본 발명의 제2 실시예를 도시한 블럭도.
제7도는 전송 기능부(11B)의 구조를 도시한 블럭도.
제8도는 DMA 컨트롤러(25A)의 구조를 도시한 블럭도.
제9도는 프로그램(13B)에 의한 동작을 도시한 흐름도.
제10도는 이 실시예의 동작을 도시한 흐름도.
제11도는 본 발명의 제3 실시예를 도시한 블록도.
제12도는 FIFO(26A)의 구조를 도시한 도면.
제13도는 이 실시예의 동작 타이밍도.
제14도는 종래 광자기 디스크장치의 디스크 컨트롤러의 블럭도.
제15도는 포맷터(21)의 블록도.
제16도는 프로그램(13)에 따른 흐름도.
제17도는 출력 컨트롤러(17) 및 전송 기능부(11)의 마크 검출/판정부(141)의 회로 구조도.
제18도는 재동기 마크 검출 실패인 경우의 동작 타이밍도.
제19도는 IOS 규격에 의해 규정된 MO 디스크의 테이타 포맷의 일예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : CPU 2, 2A, 2B, 2C : 디스크 컨트롤러
3 : 디스크 드라이브 4 : 버퍼 메모리
5 : SCSI 버스 6 : 버스
11, 11A, 11B, : 전송 기능부 21, 21A, 21B : 포맷터
22 : SCSI 컨트롤러 23 : 디스크 인터페이스
24 : 에러 검출/정정부 25 : DMA 컨트롤러
본 발명은 디스크 컨트롤러에 관한 것으로, 특히 독출 테이타 동기 신호 검출 특성을 개선한 광자기 디스크 컨트롤러에 관한 것이다.
높은 기록 밀도 및 또 다른 테이타 기록이 가능한 기록 매체로서 광자기 디스크를 사용하는 광자기 디스크 장치는 테이타 처리 및 오디오 비디오(AV) 처리를 위한 파일로서 기대된다 제19도는 130 및 90 mm 광자기 디스크의 종래 섹터 포맷을 도시한 것이다. 도시한 바와 같이, 1섹터는 프리 포맷 에리어 및 MO 에리어를 포함한다. 광자기 디스크 제조시 기록되는 프리포맷 에리어(preformat area)에는, 섹터와 어드레스 마크 등의 ID 정보 및 트랙과 섹터 번호를 포함하는 테이타가 기록된다. MO 에리어는 사용자 테이타 에리어이다. 이 에리어에 기록된 테이타중에는 사용자 테이타, 사용자 테이타 기록시 동기를 위해 사용자 테이타 앞에 위치한 동기 마크 및 소정의 간격으로 사용자 테이타에 재동기를 위해 삽입된 재동기 마크가 있다. 이들 광자기 디스크의 변조 시스템에 관한 것, 즉 2-7 변조 시스템 및 동기/재동기 마크 검출 동작은 예를 들면, Optical Disc Techniques, supervised by Morio Onoe, Radio Giho Sha, 1988, pp. 181-187 and 268-269에 기재되어 있다. 기재된 내용중, 본 발명에 직접 관계된 것만을 설명한다. 광자기 디스크 장치는 장치의 디스크 드라이브를 제어하고 테이타 기록 및 판독을 위한 인터페이스로서 기능하는 광자기 디스크 컨트롤러를 구비한다.
제14도는 종래 광자기 디스크 장치의 디스크 컨트롤러와 이에 결합되는 여러장치를 함께 블럭도로 도시한 것이다. 디스크 컨트롤러(2)는 버스(6)을 거쳐 외부CPU(1), 기록 매체로서 디스크형 파일을 구동하는 구동 기구 및 기록/판독 헤드를 구비하고 광자기 디스크에 테이타를 기록하고 그곳으로부터 테이타를 판독하는 디스크 드라이브(3), 광자기 디스크에 그리고 그곳으로 부터의 기록 및 판독 테이타를 일시 유지하는 버퍼 메모리(4), 및 디스크 컨트롤러(2)를 호스트 시스템(도시하지 않음)에 접속하는 SCSI 버스(5)에 접속되어 있다.
디스크 컨트롤러(2)는 판독 테이타 DR을 파라렐(parallel) 테이타 DP로 변환 하는 포맷터(21), SCSI 버스(5)에 접속된 호스트 시스템으로 부터 커맨드를 수신하기 위해 SCSI 버스(5)에 접속된 SCSI 컨트롤러(22), 디스크 드라이브(3)에 접속되고 판독된 2-7 변조 판독 테이타 DMR을 NRZ형식 판독 데이타 DR로 변환하는 디스크 인터페이스(23), 테이타 판독시에 테이타 에러를 검출하여 정정하거나 또는 테이타 기록시 에러 검출/정정 코드를 발생하는 에러 검출/정정부(24), 포맷터(21)로부터의 파라렐 테이타 DP 출력을 일시 저장하는 FIFO(26), 및 FIFO(26)과 버퍼 메모리(4) 사이에서 그리고 SCSI 컨트롤러(22)와 버퍼 메모리(4) 사이에서 테이타 전송을 실행하는 DMA 컨트롤러(25)를 포함한다.
제15에 도시한 바와 같이, 포맷터(21)는 문헌 1, 2에 기재된 바와 같이, 130 mm 디스크에 대응하는 512 및 1024 바이트/섹터와 90 mm 디스크에 대응하는 512바이트/섹터 등의 여러 가지 포맷에 유연하게 반응하도록 판독 테이타 및 더미데이타의 고속 전송을 위한 데이타 전송 기능부(11)를 포함한다.
제15를 참조하면, 전송 기능부(11)는 마크 검출/판정부(141)를 갖는 CPU (14)를 구비하고, 상기 마크 검출/판정부에는 동기 마크 검출 성공 및 실패 상태 테이타 S11 및 S12와 재동기 마크 검출 성공 및 실패 상태 테이타 R13 및 R14가 공급되어 이들 마크의 검출 결과로서 판정 타겟 섹터를 검출한다. 전송 기능부(11)는 CPU(14)의 동작 프로그램(13), 더미 테이타 DD를 발생하는 더미 테이타 발생기(12), NR 테이타 동기 클럭 CKN을 주파수 분주하여 클럭 펄스의 소정의 회수, 일반적으로 1 바이트(8 비트)마다 판독 테이타 전송 타이밍 신호 DRT를 발생하는 분주기(16), 파라렐 테이타 DP 또는 더미 테이타 DD의 공급에 응답하여 출력 테이타 DT를 출력하는 출력 컨트롤러(17), 테이타 DT를 일시 저장하고 출력 테이타 DO를 출력하는 출력 버퍼(19), 및 판독 테이타 DR을 파라렐 테이타 DP로 변환하는 시프트 레지스터(20)을 더 포함한다. 전송 기능부(11)는 동기 및 비동기 마크의 검출 결과 판정, 타겟 섹터의 검출, 테이타의 전송 등의 동작을 실행한다.
이하, 제14도 및 제15에 따라 종래 디스크 컨트롤러의 디스크 드라이브(3)를 거쳐 디스크상에 기록된 테이타의 판독 동작을 설명한다. 먼저, CPU(1)가 SCSI 컨트롤러(22)에 의해 SCSI 버스(5)를 거쳐 공급된 판독 커맨드의 수신을 검출할 때, 판독 커맨드 테이타의 테이타 열로부터의 판독 타겟에 대해 처리될 섹터의 번호 및 트랙 및 섹터의 번호 등의 파라미터를 추출한 후, 이들 파라미터를 포맷터(21), DMA 컨트롤러(25), 디스크 인터페이스(23), 에러 검출/정정부(24) 및 FIFO(26)의 각각의 레지스터에 설정하여 디스크 컨트롤러(2)를 기동한다.
문헌3에 기재되어 있는 바와 같이, 디스크 인터페이스(23)는 섹터 마크 검출 윈도우 WSE를 오픈하여 클럭 CK2와 동시에 디스크 드라이브(3)로 부터 공급된 2-7 변조된 판독 테이타 DR2의 섹터 마크 검출 동작을 시작한다. 섹터 마크 검출시, 윈도우 WSE는 크로즈되고 섹터 마크 검출 성공 상태 테이타 SSM은 포맷터(21)로 공급된다. 그후, 섹터 마크 및 그 섹터 마크에 이어지는 판독 테이타 DR2를 NRZ 형식의 판독 테이타로 변환하고, NRZ 형식의 테이타의 동기를 위한 클럭 CNK 및 판독 테이타 DR을 출력하여 포맷터(21)로 공급한다. 그와 동시에, 어드레스 마크 검출 윈도우 WA가 크로즈되고, 어드레스 마크는 판독 테이타 DR2로 부터 검출된다.
어드레스 마크 검출시, 윈도우 WA가 크로즈되고 어드레스 마크 검출 성공 상태 테이타 SAM이 포맷터(21)로 공급된다. 상기 동작은 판독 타겟 디스크의 섹터 포맷에 따라 반복된다. 그후, 섹터 및 어드레스 마크의 검출 동작은 포맷터(21)이 타겟 섹터 검출 성공 상태 테이타 TSD를 출력할 때까지 디스크 인터페이스(23)에 의해 반복된다.
제16도를 참조하면, 프로그램(13)에 따른 동작은 다음과 같이 실행된다. 먼저, 단계P1에서 동기 마크 검출이 성공하였는 가의 검사가 이루어진다. 동기 마크 검출이 성공하였으면, 단계 P2가 실행되어 정상 테이타가 전송된다. 그렇지 않으면, 단계 P3이 실행되어 더미 테이타가 전송된다. 그후, 단계 P4에서 재동기 마크 검출이 성공하였는 가가 검사된다. 재동기 마크 검출이 성공하였으면, 단계 P5에서 정상 테이타 전송이 실행된다. 그렇지 않으면, 단계 P6에서 더미 테이타의 전송이 실행된다. 그후, 단계 P7에서, 1섹터 테이타의 전송이 완료하였는 가의 검사가 이루어진다. 전송이 아직 완료되지 않았으면, 루틴은 단계 P4로 되돌아간다.
완료하였으면, 루틴이 끝난다. 프로그램(13)이 CPU(14)에 의해 실행되고 어드레스 마크 검출 성공 상태 테이타 SAM이 섹터 마크 검출 성공 상태 테이타 SSM 다음에 입력될 때, 포팻터(21)는 이미 설정되어 있는 타겟 섹터의 트랙 및 세터 ID를 디스크로 부터 판독된 ID 와 비교하여 타겟 섹터의 검색을 시작한다. 타겟 섹터 검출이 성공하였으면, 타겟 섹터 검출 성공 상태 테이타 TSD가 디스크 인터페이스(23)로 공급된다. 디스크 인터페이스(23)는 타겟 섹터 검출 성공 상태 테이타 TSD에 따라 포맷터(21)에 의한 타겟 섹터 검출 성공의 인식에 응답하여 동기 마크 검출 윈도우 WS를 오픈하고, 판독 테이타 DR2로 부터의 동기 마크 검출 동작을 실행하며, 동기 마크 검출의 성공에 응답하여 포맷터(21)로 동기 마크 검출 성공 상태 테이타 S11을 출력한다. 포맷터(21)에서, 전송 기능부(11)의 시프트 레지스터(20)는 클럭 CNK와 동기하여 공급된 판독 테이타 DR을 파라렐 테이타 DR로 연속해서 변환하고 파라렐 테이타 DR을 출력 컨트롤러(17)로 공급한다. 마크 검출/판정부(141)로 부터 출력된 판독 테이타 출력 허가 신호 ARD 및 판독 테이타 전송 타이밍 신호 DRT가 동시에 액티브일 때, 출력 컨트롤러(17)가 출력 버퍼(19)에 파라렐 테이타 DP를 공급하는 것에 의해, 동기와 비동기 마크 사이의 테이타가 출력 테이타 DO로서 출력된다.
포맷터(21)의 테이타 출력 동작과 동시에, 판독 테이타 전송 타이밍 신호 DRT가 카운트되고, 테이타 전송의 횟수가 동기와 비동기 마크사이 또는 제1 재동기 마크와 제2 재동기 마크사이의 테이타 수에 따르는 경우, 테이타 전송 완료 상태 테이타 SED가 발생된다. 테이타 전송 완료 상태 테이타 SED에 발생의 응답하여, 디스크 인터페이스(23)는 동기 마크 검출 윈도우 WR을 오픈하여 재동기 마크 검출을 실행한다. 재동기 마크 검출이 성공하면, 재동기 마크 검출 성공 상태 테이타 R13이 포맷터(21)로 공급된다. 재동기 마크 검출 성공 상태 테이타 R13의 수신에 응답하여, 포맷터(21)는 동기 마크에 이어지는 테이타의 전송과 마찬가지로 재동기 마크에 이어지는 테이타의 전송을 실행하고, 1섹터의 테이타 전송이 완료될 때까지 재동기 마크 검출 및 테이타 전송을 반복해서 실행한다.
디스크 인터페이스(23) 및 포맷터(21)의 동작과 동시에, 에러 검출 정정부(24) 섹터 단위로 버퍼메모리(4)에 전송되는 테이타에 대하여 에러 검출 및 정정을 실행하고, 처리될 섹터 수의 테이타에 대한 판독 처리가 완료될 때까지 그 동작을 반복해서 실행한다.
디스크 인터페이스(23)가 동기 또는 재동기 마크 검출에 실패하는 경우, 에러 정정에 의해 발생된 테이타를 기록하는 에리어를 마련해야 하고, 이 에리어에서, 예를 들면, 일본국 특허 공개 공보 평성1-124158호에 기재된 광 디스크 처리 장치에서와 같이 기록된 두 개의 연속 재동기 마크사이의 간격에 대응하는 양의 더미 테이타가 기록된다. 결국, CPU(14)는 더미 테이타 출력 허가 신호 ADD를 액티브로 설정하고 이 액티브 신호를 출력 컨트롤러(17)에 출력된다. 출력 컨트롤러(17)는 판독 테이타 전송 타이밍 신호 DRT에 기초한 포맷 출력 테이타 DO로서 더미 테이타 발생기(12)로 부터의 더미 테이타 DD의 출력 동작을 실행한다.
제17도는 출력 컨트롤러(17) 및 전송 기능부(11)의 마크 검출/판정부(141)의 회로 구조를 도시한 것이다. 마크 검출/판정부(141)는 동기 및 재동기 마크 검출 실패 상태 테이타 S12와 R14를 OR하여 더미 테이타 출력 허가 신호 ADD를 발생하는 OR게이트 G41, 및 동기 및 재동기 마크 검출 성공 상태 테이타 S11과 R13을 OR하여 판독 테이타 출력 허가 신호 ARD를 발생하는 OR 게이트 G42를 갖는다. 출력 컨트롤러(17)는 더미 및 판독 테이타를 출력 허가 신호 ADD 및 ARD의 공급에 응답하여 공급되는 더미 및 파라렐 테이타 DD 및 DR을 각각 출력하는 게이티드 버퍼(gated buffer) B71, 및 B72, 판독 테이타 전송 타이밍 신호 DRT의 공급에 응답하여 전송 테이타 DT로서 게이티드 버퍼 B71과 B72의 출력중 어느 하나를 출력하는 게이티드 버퍼 B73, 및 판독 테이타 전송 타이밍 신호 DT를 카운트하여 테이타 전송 완료 상태 테이타 SED를 발생하는 카운터 C71을 갖는다.
동작시, 동기 및 재동기 마크 검출 실패 상태 테이타 S12 및 R14는 OR 게이트 G41로 입력되고, 동기 및 재동기 마크 검출 성공 상태 테이타 S11 및 R13은 OR 게이트 G42로 입력된다. OR 게이트 G41 및 G42의 출력에 기초하여, 동기 및 재동기 마크 검출 상태가 판정된다. 동기 및 재동기 마크 검출 실패인 경우, 버퍼 B71을 인에이블하는 OR 게이트 G41로 부터의 더미 테이타 출력 허가 신호 ADD가 액티브로 되어 더미 테이타 DD가 출력된다. 검출 성공인 경우, 버퍼 B72를 인에이블 하는 판독 테이타 출력 허가 신호 ARD가 액티브로 되어, 파라렐 테이타 DP가 출력 된다. 또한, 카운터 C71에 의해 수신된 판독 테이타 전송 타이밍 신호 DRT가 카운트 된다. 카운트가 동기 마크와 제1 재동기 마크사이 또는 두 개의 연속하는 재동기 마크사이의 테이타의 바이트수와 동일하게 될 때, 캐리가 발생되어 테이타 전송 완료 상태 테이타 SED로서 출력된다. 테이타 판독시, 테이타 검출/정정부(24)는 버퍼 메모리(4)에 기록된 테이타, 즉 MO 에리어에 기록된 테이타중에서 사용자에 의해 기록된 테이타에 대하여 에러 검출 및 정정의 동작을 실행하고, 동기 및 재동기 마크에 관한 에러 검출 및 정정은 본 발명에 중요하지 않으므로, 설명을 생략한다.
이하, 재동기 마크가 파괴된 것으로 가정하여, 종래 디스크 컨트롤러(2)가 재동기 마크 검출에 실패한 경우의 동작을 설명한다. 먼저, 디스크 인터페이스(23)가 판독 테이타 RD2로 부터 재동기 마크를 검출할 수 없을 때, 재동기 마크 검출 윈도우 WR의 폭을 증가시켜 다음 입력 재동기 마크 검출의 가능성을 향상시키는 대책에 관한 처리 및 포맷터(21)에 의한 FIFO(26)로의 더미 테이타 전송의 처리는 예를 들면, 일본국 특허 공보 평성3-81219호에 기재된 디지탈 신호 재생 시스템에서와 같이 재동기 마크 검출 실패시의 상황에 의존하여 실행된다. 이들 처리에 관하여, 재동기 마크 검출 성공 상태 테이타 R13의 발생 직후 FIFO(26)로의 판독 테이타 RD의 전송 동작을 시작할 필요가 있고 판독 테이타 DR의 완료후 테이타 전송 완료 상태 테이타 SED가 발생될 때만 재동기 검출 윈도우 WR을 오픈하는 것이 가능하므로, 더미 테이타 전송에 우선권을 준다.
상기 조건하에서, 더미 테이타 전송에 필요한 시간 및 테이타 포맷상의 재동기 마크 간격, 즉 디스크 컨트러롤러(23)로 공급되는 두 개의 연속하는 재동기 마크사이의 테이타 입력 시간을 검토 한다.
재동기 마크 검출 실패인 경우의 동작 타이밍도를 도시한 제18를 참조하면, 재동기 마크 검출 실패 상태 테이타 R14는 재동기 마크 검출 윈도우 WR의 끝에서 발생되고, 포맷터(21)은 정상 재동기 마크 검출의 경우에서와 같이, 입력 테이타의 바이트마다 FIFO(26)로의 더미 테이타 전송 동작을 실행한다. 따라서, 대부분의 재동기 마크 간격은 (e)에 도시한 바와 같이, 더미 테이타 전송 타임에 의해 점유 된다. 또한, 디스크 인터페이스(23)가 다음 재동기 마크 검출에 성공할 때 발생되는 정상 테이타 전송 동작을 가정하면, 포맷터(21)는 더미 테이타 전송 완료후 테이타 전송 완료 상태 테이타 SED를 출력한 후, 재동기 마크 성공 또는 실패 상태 테이타 R13 또는 R14를 기다린다. 한편, 디스크 인터페이스(23)는 테이타 전송 완료 상태 테이타 SED를 확인한후, (e) 및 (b)에 도시한 바와 같이, 재동기 마크 검출 윈도우 WR을 오픈한다. 따라서, 다음 재동기 마크 검출 성공 가능성을 향상시키도록 윈도우 폭이 증가되도록 더미 테이타 전송 실행중 조기에 윈도우 WR을 오픈 하는 동작을 실행하려할 때, 테이타 전송 완료 상태 테이타 SED가 발생되지 않았으므로, 더미 테이타 전송이 완료될 때까지 윈도우 WR는 오픈될 수 없다.
재동기 마크 검출 샐패인 경우, 상기한 종래의 디스크 컨트롤러는 포맷터에 의해 FIFO로의 더미 테이타 전송의 처리를 실행하고, 테이타 전송 완료 테이타의 발생으로 인한 더미 테이타 전송 완료시까지 재동기 마크 검출 윈도우를 오픈하는 것이 불가능하기 때문에 원도우의 폭을 작게 설정할 수 밖에 없다. 따라서, 다음 재동기 마크 검출 가능성이 줄어든다. 또한, 재동기 마크 검출 실패 가능성의 재방생의 증가로 인해, 버퍼 메모리에 기록되는 더미 테이타가 양이 에러 검출량의 증가로 인해 증가되어, 에러 검출/정정에 대한 부담이 더 높아져 버린다. 또한, 동기 마크 검출 실패시, 테이타의 판독 및 기록에 관한 관련된 섹터의 신뢰성이 너무 낮아져 사용에 적합하지가 않음을 알 수 있다. 따라서, 그 섹터는 결함있는 섹터로서 취급되고, 그의 이어지는 사용이 금지되므로, 디스크의 이용 효율이 저하된다.
본 발명의 목적은 상기 문제점을 해소할 수 있는 디스크 컨트롤러를 제공하는 것이다.
본 발명에 따르면, 블럭 단위로 테이타를 기록하고 판독하는 기록 매체로서 디스크형 파일을 구동하는 구동 기구, 및 기록/판독 헤드를 구비하는 디스크 드라이브 컨트롤러 수단, 소정의 포맷으로 포맷된 기록 타겟 테이타로서 기록 테이타를 상기 디스크 드라이브 수단에 공급하고 그곳으로 부터 판독 신호를 수신하는 디스크 인터페이스 수단, 입력으로 부터 기록 테이타 신호를 발생하고 상기 기록 테이타 신호를 상기 테이타 인터페이스 수단으로 공급하며, 상기 디스크 인더페이스 수단으로 부터 판독 신호를 수신하고 그 신호를 소정의 판독 신호로서 출력하는 테이타 포맷팅 수단, 상기 판독 테이타를 버퍼 메모리 저장하기 위해 상기 판독 테이타를 일시 유지하는 FIFO 수단, 및 상기 버퍼 메모리로의 테이타 전송을 제어하는 DMA 컨트롤러 수단을 포함하며, 상기 디스크 인더페이스 수단은 동기화를 위한 동기 마크의 성공 및 실패에 각각 대응하고 상기 판독 테이타의 테이타 에리어의 시작을 나타내는 제1 및 제2 동기 마크 검출 상태 신호를 발생하고 또한 상기 판독 테이타의 각 사이클마다 각각 삽입된 재동기화를 위한 재동기 마크중 첫 번째 하나의 성공 및 실패에 각각 대응하는 제1 및 제2 재동기 마크 검출 상태 신호를 발생하는 동기/재동기 마크 검출 상태 신호 발생 수단, 및 상기 판독 테이타의 전송 종료를 지시하는 테이타 전송 종료 상태 신호의 공급에 응답하여 상기 제2 재동기 마크를 검출하기 위해 재동기 마크 검출 윈도우를 오픈하는 검출 윈도우 오픈 수단을 구비하고, 상기 테이타 포맷팅 수단은 상기 제1 동기 마크 검출 상태 신호의 공급에 응답하여 상기 제1 재동기 마크와 상기 동기 마크 사이의 소정의 제1 수의 판독 테이타와 상기 제1과 다음 제2 재동기 마크 사이의 제1 수의 판독 테이타를 상기 FIFO수단으로 소정의 제1 전송 속도로 전송하고 상기 제1 수의 테이타의 전송이 끝날때마다 테이타 전송 종료 상태 신호를 발생하는 판독 데이타 전송 수단을 구비하고, 상기 디스크 컨트롤러는 상기 제1 동기 또는 재동기 마크 검출 상태 신호의 발생 순간에 대하여 상기 제2 동기 및 재동기 마크 검출 상태 신호의 공급에 응답하여 상기 제2 재동기 마크의 검출을 위한 재동기 마크 검출 윈도우를 오픈하는 타이밍에 선행하여 상기 검출 윈도우 오픈 수단을 제어하는 재동기 마크 검출 윈도우 확장 수단을 더 포함하는 디스크 컨트롤러가 제공된다.
상기 테이타 포맷팅 수단은 상기 재동기 마크 검출 윈도우 확장 수단이 상기 판독 테이타를 대신하는 더미 테이타를 발생하도록 하는 더미 테이타 발생 수단, 상기 제2 도기 및 재동기 마크 검출 상태 신호의 공급에 응답하여 상기 동기 및 재동기 마크의 검출 실패 판정시 검출 실패 신호를 발생하는 검출 실패 판정 수단, 및 상기 검출 실패 신호의 공급에 응답하여 상기 제1 전송 속도 보다 빠른 제2 전송 속도로 상기 더미 테이타를 전송하고 소정수의 더미 테이타 전송이 종료할 때 마다 테이타 전송 종료 상태 신호를 발생하는 더미 테이타 전송 수단을 구비한다.
상기 DMA 콘트롤러 수단은 상기 검출 실패 신호의 공급에 응답하여 소정의 값에 대응하는 양만큼 판독 테이타를 저장하는 버퍼 메모리내의 전송 어드레스 값을 갱신하는 전송 어드레스 갱신 수단, 및 상기 제1 동기 및 재동기 마크 검출 상태 신호의 공급에 응답하여 상기 FIFO 수단에서 상기 버퍼 메모리로의 판독 테이타 전송을 제어하는 DMA 콘트롤러 수단을 구비한다.
상기 FIFO 수단은 상기 재동기 마크 검출 윈도우 확장 수단이 판독 테이타를 대신하는 더미 테이타를 발생하게 하는 더미 테이타 발생 수단, 상기 제2 동기 및 재동기 마크 검출 상태 신호의 공급에 응답하여 상기 동기 및 재동기 마크의 검출 실패 판정시 검출 실패 신호를 발생하는 검출 실패 판정 수단, 및 상기 검출 실패신호가 있는 지의 여부에 응답하여 내부 메모리 수단으로 더미 테이타 및 판독 테이타를 선택적으로 공급하는 선택 출력 수단을 포함한다.
상기 디스크 콘트롤러는 상기 더미 테이타 전송 수단에 의해 수신된 클럭 신호의 소정의 카운트마다 상기 제2 전송 속도에 대응하는 더미 테이타 전송 타이밍 신호를 발생하는 분주 수단, 및 상기 검출 실패 신호 및 상기 더미 테이타 전송 타이밍 신호의 공급에 응답하여 상기 더미 테이타의 출력을 제어하는 더미 테이타 출력 제어 수단을 더 포함한다.
본 발명의 다른 특징에 따르면, 동기 또는 재동기 검출 성공 상태 신호의 발생 순간 보다 앞서도록 재동기 마크 검출 윈도우를 오픈하는 타이밍에 선행하여 기록 또는 판독될 테이타의 동기 및 재동기 마크 검출 실패 상태 신호의 공급에 응답하는 재동기 마크 검출 윈도우 확장 수단을 포함하는 디스크 컨트롤러가 제공된다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면으로 부터 더욱 명확하게 될 것이다.
제1도는 본 발명의 하나의 실시예를 도시한 블럭도로서, 종래 예와 동일한 구성 요소에는 동일한 부호를 붙이고 있다. 디스크 컨트롤러(2A)는 종래 구조에서와 같은 SCSI 컨트롤러(22), 디스크 인터페이스(23), 에러 검출/정저부(24), DMA 컨트롤러(25) 및 FIFO(26)에 부가하여, 포맷터(21)에 대체되며 고속 더미 테이타 전송을 허용하는 전송 기능부(11A)를 구비하는 포맷터(21A), 종래 기술에서와 같이 외부 버스(6)에 접속된 CPU(1), 디스크 드라이브(3), 버퍼 메모리(4) 및 SCSI 버스(5)를 포함한다.
제2도는 전송 기능부(11A)의 구조를 도시한 블럭도이다. 전송 기능부(11A)는 종래의 전송 기능부(11)에서와 같이 더미 테이타 발생기(12), 출력 버퍼(19) 및 시프트 레지스터(20)에 부가하여, 동기 마크 검출 성공 및 실패 상태 테이타 S11 및 S12와 재동기 마크 검출 성공 및 실패 상태 테이타 R13 및 R14가 공급되고 이들 마크의 검출 결과로 부터 검출상태를 인식하는 CPU(14A), 프로그램(13)을 대신하는 CPU(14A)의 동작 프로그램(13A), 분주기(16)를 대신하고 더미 및 판독 테이타 각각의 타이밍 신호 DDT 및 DRT를 공급하는 분주기(16A), 출력 컨트롤러(17)를 대신하고 공급된 판독 테이타 출력 허가 신호 ARD에 응답하여 파라렐 테이타 DP를 출력하는 출력 컨트로러(17A), 및 공급된 더미 테이타 출력 허가 신호 ADD에 응답하여 더미 테이타 DD를 출력하는 더미 테이타 배타적 출력 컨트롤러(18)를 포함한다.
분주기(16A)는 클럭 CKN을 분주하여 종래 기술에서와 같이 8비트 테이타마다 판독 테이타 전송 타이밍 신호 DRT를 발생하고, 예를 들면, 4비트 테이타마다 발생된 타이밍 신호 DRT의 주파수 1/n 주파수 (n은 1보다 큰 정수, 예를 들면 2)로 더미 테이타 전송 타이밍 신호 DDT를 발생한다.
이하, 제1도, 제2도 및 프로그램(13A)의 처리의 흐름도를 도시한 제3도에 따라 이 실시예의 디스크 드라이브(3)를 거쳐 디스크상에 기록된 테이타를 판독하는 동작을 설명한다.
먼저, 종래 기술에서와 같이, CPU(1)가 SCSI 컨트롤러(22)에 의해 판독 동작 커맨드의 수신을 검출할 때, 판독 타겟 트랙 및 섹터 번호, 포맷터(21A), DMA 컨트롤러(25), 디스크 인터페이스(23), 에러 검출/정정부(24) 및 FIFO(26)내의 각 레지스터의 처리 섹터수 등의 파라미터를 설정하고, 디스크 컨트롤러(2A)를 기동한다. 포맷터(21A)의 전송 기능부(11A)에서는 CPU(14A)가 프로그램(13A)에 따라 동작을 실행하고, 검출 상태 판정부(15)가 판독 테이타 출력 허가 신호 ARD를 액티브로 하고 동기 마크 검출 성공 상태 테이타 S11의 발생에 응답하여, 그것을 출력 컨트롤러(17A)로 공급한다.
판독 테이타 출력 허가 신호 ARD의 입력에 응답하여, 출력 컨트롤러(17A)는 출력 버퍼(19)로의 전송 테이타 DT로서, 분주기(16A)로 부터 공급된 각 타이밍 신호 DRT에 대하여 시프트 레지스터(20)로 부터 공급된 파라렐 테이타 DP를 출력하고, 전송 테이타 DT는 출력 버퍼(19)에서 FIFO(26)로 포맷터(21A)의 출력 테이타 DO로서 공급된다.
동기와 재동기 마크사이의 테이타 바이트수를 갖는 테이타 DO가 포맷터(21A)에서 FIFO(26)로 전송될 때, 테이타 전송 종료 상태 테이타 SED가 디스크 인터페이스(23)로 공급된다. 테이타 전송 종료 상태 테이타 SED에 응답하여, 디스크 인터페이스(23)는 재동기 마크 검출 윈도우 WR를 오픈하여 재동기 마크검출을 실행한다. 재동기 마크 검출이 성공할 때, 재동기 마크 검출 성공 상태 테이타 R13이 포맷터(21A)로 공급된다. 재동기 마크 검출 성공 상태 테이타 R13에 응답하여, 포맷터(21A)는 동기 마크에 대응하는 테이타의 상기 전송과 같이 재동기 마크에 이어지는 테이타 입력의 전송을 실행하고, 1섹터 테이타의 전송 완료시까지 재동기 마크 검출 및 테이타 전송을 반복한다.
이하, 종래 기술에서와 같은 처리를 갖는 프로그램(13A)의 흐름도인 제3도에 따라 프로그램(13A)의 동작을 설명하고, 동일한 부분에는 동일한 부호를 붙인다.
먼저, 단계 P1에서 동기 마크로 검출이 성공하였는 가의 검사가 이루어진다. 성공하였으면, 단계 P2에서 정상 테이타 전송이 실행된다. 실패하면, 단계 P3이 실행되어 다음에 기술하는 처리에서 고속 더미 테이타 전송이 이루어진다. 단계 P4에 있어서, 재동기 마크 검출이 성공하였는 가의 검사가 이루어진다. 성공하였으면, 단계 P5에서 정상 테이타 전송이 실행된다. 실패하면, 단계 P6에서 고속 더미 테이타 전송이 실행된다. 단계 P7에 이어서, 1섹터 테이타의 전송이 완료되었는 가의 검사가 이루어진다. 아직 완료되지 않았으면, 프로그램은 단계 P4로 복귀한다.
완료하였으면, 프로그램이 끝난다. 단계 P1. P2, P4, P5 및 P7은 종래 처리와 마찬가지이다.
제4도는 전송 기능부(11A)의 출력 컨트롤러(17A, 18) 및 검출 상태 판정부(15)의 회로 구조를 도시한 것이다. 검출 상태 판정부(15)는 동기 및 재동기 마크 검출 실패 상태 테이타 S12 및 R14가 공급되어 더미 테이타 출력 허가 신호ADD가 발생되는 OR게이트 G51 및 동기 및 재동기 마크 검출성공 상태 테이타 S11 및 R13이 공급되어 판독 테이타 출력 허가 신호 ARD RK 발생되는 OR 게이트 G51을 갖는다. 출력 컨트롤러(17A)는 판독 테이타 출력 허가 신호 ARD 및 판독 테이타 전송 타이밍 신호 DRT가 공급되는 OR게이트 G71, OR게이트 G71 의 출력의 공급에 응답하여 수신된 파라렐 테이타 DP를 출력하는 게이티드 버퍼 B71, 및 판독 테이타 전송 타이밍 신호 DRT를 카운트하여 테이타 전송 종료 상태 테이타 SED를 발생한는 카운터 C71를 갖는다.
출력 컨트롤러(18)는 더미 테이타 출력 허가 신호 ADD 및 더미 테이타 전송 타이밍 신호 DDT가 공급되는 OR 게이트 G81, OR 게이트 G81의 출력의 공급에 응답하여 수신된 더미 테이타 DD를 출력하는 게이티드 버퍼 B81, 및 타이밍 신호 DDT를 카운트하여 테이타 전송 종료 상태 테이타 SED를 발생하는 카운터 C81를 갖는다.
이 실시예의 전송 기능부(11A)는 판독 및 더미 테이타에 공통인 종래 출력 컨트롤러(17) 대신에 판독 및 더미 테이타 각각의 전용인 출력 컨트롤러(17A, 18)를 구비하고 타이밍 신호 DRT 및 DDT가 이들 출력 컨트롤러(17A, 18)를 제어하기 위해 판독 및 더미 테이타 전송을 위해 개별적으로 발생된다는 점에서 종래의 전송 기능부(11)와 다르다.
동작시, 종래와 같이, 동기 및 재동기 검출 실패 상태 테이타 S12 및 R14는 OR 게이트 G51로 입력되고, 동기 및 재동기 마크 검출 성공 상태 테이타 S11 및 R13은 OR 게이트 G52로 입력된다. 동기 및 재동기 마크 검출 결과 상태는 OR게이트 G51 및 G52의 출력으로 부터 판정된다. 검출 성공인 경우, 판독 테이타 허가 신호ARD가 액티브로 되어 파라렐 테이타 DP가 출력된다. 검출 실패인 경우, 더미 테이타 허가 신호 ADD가 액티브로 되어 터미 데이타 DD가 출력된다.
제5도는 재동기 마크 검출 실패인 경우의 동작을 도시한 흐름도이다. 종래와 같이, 디스크 드라이브(3)로 부터 테이타를 판독하는 동작에 있어서, 포맷터(21A)가 타겟 섹터를 검출하여 타겟 섹터 검출 상태 테이타 TSD를 출력한후 재동기 마크 검출 실패의 경우, 디스크 인터페이스(23)는 (d)에 도시한 바와 같이, 재동기 마크 검출 윈도우 WR의 끝에서 재동기 마크 검출 실패 상태 테이타 R14를 출력한다. CPU(14A)가 이 재동기 마크 검출 실패 상태 테이타 R14의 발생을 확인 할 때, 검출 상태 판정부(15)는 그의 고속 더미 테이타 전송 커맨드를 사용하여 프로그램(13A)을 실행함으로써, 더미 테이타 출력 허가 신호 ADD를 액티브로 하고 그것을 출력 컨트롤러(18) 공급한다. 더미 테이타 출력 허가 신호 ADD의 액티브에 응답하여, 출력 컨트롤러(18)는 더미 테이타 발생기(12)로 부터 출력되는 더미 테이타 DD를 분주기(16A)로 부터의 더미 테이타 전송 타이밍 신호 DDT가 입력될때마다 출력 버퍼(19)로 출력한다. 상술한 바와 같이, 타이밍 신호 DDT는 8비트마다 판독 테이타 전송 타이밍 신호 DRT의 주파수의 1/n, 즉 여기서는 1/2, 즉 4비트 테이타마다 공급된다. 따라서, 재동기 마크 검출 실패시, 더미 테이타 DD를 n, 즉 여기서는 성공시 속도의 2배 속도로 전송할 수 있다. 즉, 테이타 전송 종료 상태 테이타 SED는 두 개의 연속하는 재동기 마크사이의 소정의 바이트수에 대응하여 더미 테이타 DD 전송의 종료 타이밍에서 출력된다. 따라서, 더미 테이타 전송 타임의 저감이 실현되고, 테이타 전송 기능부(11A)가 종래 테이타 전송 기능부(11)에 비해 조기에 디스크 인터페이스(23)로 테이타 전송 종료 상태 테이타 SED를 출력하는 것에 의해, 재동기 마크 검출 윈도우 WR이 조기에 오픈된다. 그 결과, 판독 테이타 RD로 부터 재동기 마크를 신뢰성 있게 검출할 수 있다.
동기 마크 검출 실패의 경우에도, 이 실시예의 테이타 전송 기능부(11A)를 사용하여, 제5도의 (b)에 도시한 바와 같이 종래보다 조기에 재동기 마크 검출 윈도우 WR 을 오픈할 수 있다. 따라서, 재동기 마크 검출 신뢰성을 향상시킬 수 있고 섹터에 기록된 테이타의 판독이 신뢰성 있게 된다. 또한, 에러 검출/정정부(24)의 기능을 조합하여 사용하는 것에 의해, 동기 마크 검출 실패에 대하여 더미 테이타 세트를 갖는 테이타 열의 복구를 얻을 수 있다. 더미 테이타 전송시에 사용되는 타이밍 신호 DDT의 분주비 n의 상한은 DMA 컨트롤러(25)의 제어하에 FIFO(26)에서 버퍼 메모리(4)로의 테이타 전송 속도 및 FIFO(26)에 보존될 수 있는 테이타량(즉, FIFO(26)의 단수)에 의해 제한된다.
제6도는 본 발명의 제2 실시예를 도시한 것으로, 제1도와 동일한 구성요소에는 동일한 부호를 붙인다. 이 실시예의 디스크 컨트롤러(2B)는 제1 실시예의 디스크 컨트롤러(2A)와 다음과 같이 다르다. 포맷터(11A) 대신 포맷터(21B)가 사용되고, 이 포맷터는 판독 테이타 배타 출력 컨트롤러(17A)를 갖는 전송 기능부(11B)를 구비하고, DMA 컨트롤러(25) 대신에 DMA 컨트롤러(25A)를 사용하고, 이 DMA 컨트롤러는 섹터포맷을 고려하여 버퍼 메모리(4)의 어드레스로 정상 테이타만을 전송하고 FIFO(26)에서 버퍼 메모리(4)로 어떠한 더미 테이타도 전송하지 않는다. 구체적으로, 본 발명은 제1 실시예에서, 포맷터(21A)에 의해 전송된 더미 테이타 DD가 에러 검출/정정부(24)에 의해 정상 테이타로 결국 재기록되고, 디스크 포맷상의 대응하는 어드레스에 정상 테이타가 있는 한 정상 에러 검출 및 정정을 실행하는 두가지를 고려한다. 제1 실시예에서는 포맷터(21A)가 DMA 컨트롤러(25)를 거쳐 버퍼 메모리(4)로의 더미 테이타 전송을 실행하지만, 이 실시예에서는 포맷터(21B)가 정상 테이타만을 전송하므로, 디스크 컨트롤러(2B)의 부담이 경감된다.
제7도는 전송 기능부(11B)의 구조를 도시한 블럭도이다. 전송 기능부(11B)는 종래에서와 같이 마크 검출 판정부(141)를 가는 CPU(14), 분주기(16), 제1 실시예와 같은 출력 컨트롤러(17A), 종래 및 제1 실시예와 같은출력 버퍼(19), 시프트 레지스터(20), 및 프로그램(13) 및 (13A)를 대신항는 프로그램(13B)를 구비한다.
제8도는 DMA 컨트롤러(25A)의 구조를 도시한 블럭도이다. 도시한 바와 같이, DMA 컨트롤러(25A)는 제1 실시예의 검출 상태 판정부(15)와 마찬가지로, 동기 및 재동기 마크 검출 실패 상태 테이타 S12 및 R14의 공급에 응답하여 동기/재동기 마크 검출 실패를 결정하고, 전송 어드레스 사이즈 선택 및 필요한 산술 연산을 지시하는 전송 어드레스 사이즈 선택/산술 연산 신호 SAS를 출력하는 검출 상태 판정부(51), 전송 어드레스 사이즈 선택/산술 연산 신호 SAS에 응답하여 전송 어드레스에 대하여 소정의 가산을 실행하는 전송 어드레스 가산기(52), 신호 SAS에 응답하여 전송 어드레스를 선택하는 전송 어드레스 선택기(53), 재동기 마크 간격에 대응하는 바이트수를 소정의 값 SRM으로 설정하는 재동기 마크 간격 설정 레지스터(54), DMA 컨트롤러 본체로서 기능하는 DMA 컨트롤러 코어부(56), 전송 어드레스 사이즈 카운터(57), 전송 어드레스 사이즈 감산기(58), 및 전송 어드레스 사이즈 선택기(59)를 구비한다.
제9도는 동일한 참조 부호가 붙은 제1 실시예 및 종래 기술에서와 같은 처리를 갖는 프로그램(13B)에 의한 동작을 도시한 흐름도이다. 프로그램(13B)에 의한 동작은 다음과 같이 실행된다. 먼저, 단계 P1에서 동기 마크 검출이 성공하였는가가 검사된다. 동기 마크 검출이 성공하였으면, 단계 P2에서 정상 테이타 전송이 실행된다. 그렇지 않으면, 단계 S11이 실행되어 재동기 마크 검출이 성공하였는가가 검사된다. 재동기 마크 검출이 성공하였으면, 단계 P5에서 정상 테이타 전송이 실행된다. 그렇지 않으면, 단계 P7이 실행되어 1섹터 테이타의 전송이 종료하였는 가가 검사된다. 테이타 전송이 종료하지 않았으면, 프로그램은 단계 P4로 복귀한다. 종료하였으면, 프로그램이 끝난다. 단계 P1, P2, P5 및 P7은 종래 기술 및 제1 실시예와 마찬가지이다.
이하, 제6도 내지 제9도와 제10도의 동작 타이밍도에 따라 이 실시예의 동작을 설명한다. 제1 실시예와 같이, 동기 또는 재동기 마크 검출의 실패인 경우, 포맷터(21B)의 전송 기능부(11B)의 CPU(14)가 프로그램 (13A)에 따라 재동기 마크 검출 실패 상태 테이타 R14가 액티브인 것을 검출할 때, 디스크 인터페이스(23)는 동기 도는 재동기 마크 검출 실패 상태 테이타 S12 또는 R14를 포맷터(21B) 및 DMA 컨트롤러(25A)로 공급하고, (e)에 도시한 바와 같이, 더미 테이타 전송의 실행없이 테이타 전송 종료 상태 테이타 SED를 출력하며, 디스크 인터페이스(23)로 부터의 재동기 마크 검출 성공 상태 R13의 발생을 기다린다. 또한 재동기 마크 검출 성공인 경우, 포맷터(21B)는 제1 실시예에서와 같이 동작한다.
한편, 검출 상태 판정부(51)가 동기 또는 재동기 마크 검출 실패 상태 테이타 S12/R14의 발생을 검출할 때, DMA 컨트롤러(25A)는 전송 어드레스 사이즈 선택/산술 연산 신호 SAS를 액티브로 하고 이 액티브 신호를 전송 어드레스 가산기(52), 전송 어드레스 선택기(53), 전송 어드레스 사이즈 감산기(58) 및 전송 어드레스 사이즈 선택기(59)로 공급한다. 수신된 전송 어드레스 사이즈 선택/산술 연산신호 SAS가 액티브로 될 때, 전송 어드레스 가산기(52)는 전송 어드레스 선택기(53)에 합 어드레스 테이타 AS를 출력한다. 이 합 어드레스 테이타 AS는 DMA 컨트롤러 코어부(56)로 부터의 카운트 타이밍 신호CT1을 사용하는 전송 어드레스 카운터(55)의 카운트값CV와 두개의 연속하는 재동기 마크사이의 간격에 대응하는 바이트수가 설정되어 있는 재동기 마크간격 설정레지스터(59)의 설정값 SRM의 합이다. 신호 SAS가 인액티브일 때, 전송 어드레스 선택기(53)는 전송 어드레스 TA로서 카운트 CV를 출력한다. 신호 SAS가 액티브일 때, 합 어드레스 테이타 AS는 전송 어드레스 카운터(55)로 전송 어드레스 TA로서 출력된다.
신호 SAS가 액티브로 될 때, 전송 사이즈 감산기(58)는 타이밍 신호 CT2를 사용하여 DMA컨트롤러 코어부(56)로 부터 출력된 전송 어드레스 사이즈 테이타 ST1에서 설정값 SRM을 감산한 결과로서 전송 어드레스 사이즈 테이타 ST2를 전송 어드레스 사이즈 선택(59)로 출력한다. 전송 어드레스 사이즈 선택기(59)는 신호 SAS가 인액티일때 전송 어드레스 사이즈 ST1을, 신호 SAS가 액티브일 때 전송 어드레스 사이즈 ST2를 선택적으로 출력하고, 출력된 전송 어드레스 사이즈 테이타는 전송 어드레스 사이즈 카운터(57)로 공급된다.
동기 및 재동기 마크 검출 성공 상태 테이타 S11과 R13중의 어느 하나가 액티브로 될 때, DMA 컨트롤러 코어부(56)는 전송 어드레스 테이타 카운터(55)로 부터의 전송 어드레스 테이타 TAD 및 전송 어드레스사이즈 카운터(57)로 부터의 전송 어드레스 사이즈 테이타 ST4를 사용하여 FIFO(26)에서 버퍼 메모리(4)로의 테이타 전송을 실행한다. 동기 및 재동기 마크 검출 성공 상태 테이타 S11 및 R13이 모두 인액티브일 때, (c), (d), (f) 및 (g)에 도시한 바와 같이, 테이타 전송은 실행되지 않는다.
상술한 바와 같이, 다음 재동기 마크 검출 성공시, DMA 컨트롤러(25A)는 FIFO(26)로 부터 판독된 정상 테이타의 전송을 위해 버퍼 메모리(4)의 수신지 어드레스를 발생하는 것에 의해, 섹터 포맷을 고려하여 버퍼 메모리(4)의 어드레스로 유일한 정상 테이타의 전송을 실행한다. 따라서, 이 실시예에서는 FIFO(26)에서 버퍼 메모리(4)로의 불필요한 더미 테이타 전송이 제거되므로, 제1 실시예보다 조기에, 즉 동기/재동기 마크검출 실패 상태 테이타 S12/R14의 발생과 거의 동시에 테이타 전송 종료 상태 테이타 SED의 발생이 가능하다. 따라서, 재동기 마크 검출 윈도우WR을 더욱 더 넓게 오픈시키는 것이 가능하다.
또한, 이 실시예에서는 DMA 컨트롤러(25A)의 전송 어드레스 산출이 가산 방향으로 설정되고 전송 어드레스 사이즈의 산출이 감산 방향으로 설정되는 경우에 있어서 설명하였다. 전송 어드레스 및 전송 어드레스 사이즈의 산출 처리를 가산 또는 감산의 조합으로 설정하여 동일한 기능을 얻을 수 있다.
제11도는 본 발명의 제3 실시예를 도시한 것으로, 제1 및 제2 실시예와 동일한 부분에는 동일한 부호를 붙인다. 이 실시예의 디스크 컨트롤러(2C)는 포맷터(11A) 대신에 포맷터(21B) 및 FIFO(26) 대신에 FIFO(26A)를 구비하는 점에서 상기 제1 실시예의 디스크 컨트롤러(2A)와 다르다. 제1 실시예에서는 DMA 컨트롤러(25)가 버퍼 메모리(4)로의 더미 테이타 전송을 실행하도록 포맷터(21A)가 이루어졌지만, 이 실시예에서는 FIFO(26A)가 더미 테이타 발생기(91)를 갖고, 포맷터(21B)는 DMA 컨트롤러(25)가 정상 및 더미 테이타 모두를 전송하게 한다.
제12도는 FIFO(26A)의 구조를 도시한 것이다. FIFO(26A)는 더미 테이타 발생기(62) 및 검출 상태 판정부(61)를 구비하고, 이들 요소는 제1 실시예의 더미 테이타 발생기(12) 및 검출 상태 판정부(15)와 각각 유사하다. FIFO(26A)는 선택된 테이타 DOS 로서 더미 테이타 DD와 출력 테이타 DO중의 어느 하나를 출력하는 출력 테이타 선택기(63), FIFO의 본체로서의 FIFO 코어부(64), 및 출력 버퍼(65)를 더 구비한다.
이하, 제11도 및 제12도와 제13도의 동작 타이밍도에 따라 이 실시예의 동작을 설명한다. 먼저, 동기 또는 재동기 마크 검출 실패시, 디스크 인터페이스(23)는 동기 또는 재동기 마크 검출 실패 상태 테이타 S12 및 R14 를 포맷터(21B) 및 FIFO(26A)로 출력한다. 이때, 포맷터(21B)는 어떠한 더미 테이타도 송출하지 않지만, 테이타 전송 종료 상태 테이타 SED를 액티브로 하고 그것을 디스크 인터페이스(23)으로 공급하여 디스크 인터페이스(23)가 다음 재동기 마크 검출 성공 상태 테이타 R13을 기다리게 한다.
한편, FIFO(26A)에 대하여, 더미 테이타 발생기(62)는 동기와 이어지는 재동기 마크사이의 테이타 바이트수, 즉 두개의 연속하는 재동기 마크사이의 테이타 바이트수에 대응하는 더미 테이타 DD를 발생하여 발생된 더미 테이타를 출력 테이타 선택기(63)로 공급한다.
동기 및 제동기 검출 실패 상태 테이타 S12와 R14중의 어느 하나가 액티브로 될 때, 검출 상태 판정부(61)는 출력 테이타 선택 신호 SD를 액티브로 한다. 선택 신호 SD가 액티브일 때, 더미 테이타 DD는 선택된 테이타 DOS 로서 출력 테이타 선택기(63)를 거쳐 FIFO 코어부(64)로 공급된다. 신호 SD가 인택티브일 때, 포맷터(21B)로 부터의 출력 테이타 DO는 마찬가지로 공급된다. FIFO 코어부(64)로 공급된 선택 테이타 DOS가 출력 테이타 DO1로서 출력 버퍼(65)에 공급될 때 그리고 FIFO 코어부(64)로 부터 출력된 테이타 출력 허가 신호 ADO가 액티브로 될 때, 테이타 DOS는 테이타 전송 버스(27)로 출력된다. 한편, 종래에는 DMA 컨트로롤러(25)가 FIFO(26A)에서 버퍼 메모리(4)로 정상 및 더미 테이타가 전송되게 한다.
이 실시예의 상기 동작에 있어서, 포맷터(21B)에 의한 FIFO(26A)로의 더미 테이타 전송 시간은 거의 제로로 된다. 따라서, 테이타 전송 종료 상태 테이타 SED를 동기/재동기 마크 검출 실패 상태 테이타 S12/R14의 발생과 대략 동일한 타이밍에서 발생할 수 있고, 이는 제1 실시예의 경우보다 더 빠른 것이고, 이에 의해서 재동기 마크 검출 윈도우를 더 넓게 오픈할 수 있다.
상술한 바와 같이, 본 발명에 따른 디스크 컨트롤러는 동기 및 재동기 마크 검출 실패 상태 신호의 공급에 응답하여, 동기 또는 재동기 검출 성공 상태 신호의 발생 순간보다 재동기 마크 검출 윈도우의 오픈 타이밍이 선행하도록 검출 원도우 제어 수단을 제어하는 재동기 마크 검출 윈도우 확장 수단을 구비한다. 따라서, 재동기 마크 검출 실패후 다음 재동기 마크의 검출 가능성을 향상시킬 수 있다.
또한, 버퍼 메모리에 기록될 더미 테이타의 양을 줄일 수 있으므로, 에러 검출/정정부의 부감이 경감된다. 또한, 재동기 마크 검출 성공 가능성이 향상되므로, 동기 마크 검출 실패에 대응하는 섹터의 사용을 허용할 수 있으며, 이에 따라 디스크 이용 효율을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

Claims (13)

  1. 디스크 컨트롤러에 있어서, 디스크 기록 매체 및 기록/판독 헤드를 구동하기 위한 구동 기구; 소정의 포맷으로 포맷된 기록 타겟 테이타로서의 기록 테이타 신호를 디스크 드라이브 컨트롤러 수단에 공급하여 이로부터 판독 신호를 수신하기 위한 디스크 이터페이스 수단; 및 상기 기록 테이타 신호를 입력부로부터 발생하고 상기 기록 테이타 신호를 상기 디스크 인더페이스 수단에 공급하여 이 디스크 인더페이스 수단으로부터 상기 판독 신호를 수신하여 상기 판독 신호를 소정의 판독 신호로서 출력하기 위한 테이타 포맷팅 수단; 상기 판독 테이타를 버퍼 메모리에 보유하기 위한 선입선출 수단(FIFO); 및 상기 버퍼 메모리에의 테이타 전송을 제어하기 위한 디렉트-메모리-억세스(DMA)컨트롤러 수단을 구비하는 디스크 드라이브 컨트롤러 수단을 포함하고,상기 디스크 인터페이스 수단은 판독 테이타 에리어의 시작을 나타내며 동기화를 위한 동기 마크의 성공 및 실패에 각각 대응하는 1 및 제2 동기 마크 검출 상태 신호를 발생하고 또한 상기 판독 테이타의 각 사이클마다 각각 삽입된 재동기화를 위한 재동기 마크중 첫 번째 것의 성공 및 실패에 각각 대응하는 제1 및 제2 재동기 마크 검출 상태 신호를 발생하는 동기/재동기 마크 검출 상태 신호 발생 수단, 및 상기 판독 테이타의 전송 종료를 지시하는 테이타 전송 종료 상태 신호에 응답하여 제2 재동기 마크를 검출하기 위해 재동기 마크 검출 윈도우를 오픈하는 검출 윈도우 오픈 수단을 포함하고, 상기 테이타 포맷팅 수단은 상기 제1 동기 마크 검출 상태 신호의 공급에 응답하여 상기 제1 재동기 마크와 상기 동기 마크 사이의 소정의 제1 개수의 판독 테이타와 상기 제1 재동기 마크와 다음 제2 재동기 마크 사이의 상기 제1 개수의 판독 테이타를 상기 FIFO수단으로 소정의 제1 전송 속도로 전송하고 상기 제1 개수의 테이타의 각 전송이 끝날 때 마다 테이타 전송 종료 상태 신호를 발생하는 판독 테이타 전송 수단을 포함하고, 상기 디스크 컨트롤러는, 상기 제2 동기 및 재동기 마크 검출 상태 신호의 공급에 응답하여 상기 제2 재동기 마크의 검출을 위한 재동기 마크 검출 윈도우를 오픈하는 타이밍을 상기 제1 동기 또는 재동기 마크 검출 상태 신호의 발생 순간에 대하여, 앞당기도록 상기 검출 윈도우 오픈 수단을 제어하는 재동기 마크 검출 윈도우 확장 수단; 상기 재동기 마크 검출 윈도우 확장 수단이 상기 판독 테이타와 대체되는 더미 테이타를 발생하도록 하는 더미 테이타 발생 수단, 상기 동기 및 재동기 마크의 검출 실패 판정시 검출 실패 신호를 발생하는 검출 실패 판정 수단, 및 상기 검출 실패 신호의 공급에 응답하여 상기 제1 전송 속도 보다 빠른 제2 전송 속도로 상기 더미 테이타를 전송하고 소정수의 더미 테이타 전송이 종료할 때 마다 테이타 전송 종료 상태 신호를 발생하는 더미 테이타 전송 수단을 더 포함하는 것을 특징으로 하는 디스크 컨트롤러.
  2. 제1항에 있어서, 상기 재동기 검출 윈도우 확장 수단은, 상기 동기 및 재동기 마크의 검출 실패를 판정할 때 검출 실패 신호를 발생하는 검출 실패 판정수단; 소정의 값에 대응하는 양만큼 판독 테이타를 저장하는 버퍼 메모리내의 전송 어드레스 값을 갱신하는 전송 어드레스 갱신 수단; 및 상기 FIFO 수단에서 상기 버퍼메모리로의 판독 테이타 전송을 제어하는 DMA 제어 코어 수단을 구비하는 상기 DMA 컨트롤러 수단을 포함하는 것을 특징으로 하는 디스크 컨트롤러.
  3. 제1항에 있어서, 상기 재동기 마크 검출 윈도우 확장 수단은, 판독 테이타에 대체되는 더미 테이타를 발생하는 더미 테이타 발생 수단, 상기 제2 동기 및 재동기 마크 검출 상태 신호의 공급에 응답하여 상기 동기 및 재동기 마크의 검출 실패 판정시 검출 실패 신호를 발생하는 검출 실패 판정 수단, 및 상기 검출 실패 신호가 있는 지의 여부에 응답하여 내부 메모리 수단으로 더미 테이타 및 판독 데이타를 선택적으로 공급하는 선택 출력 수단을 구비하는 상기 FIFO 수단을 포함하는 것을 특징으로 하는 디스크 컨트롤러.
  4. 제1항에 있어서, 상기 더미 테이타 전송 수단에 의해 수신된 클럭 신호의 소정의 카운트마다 상기 제2 전송 속도에 대응하는 더미 테이타 전송 타이밍 신호를 발생하는 분주 수단, 및 상기 검출 실패 신호 및 상기 더미 테이타 전송 타이밍 신호의 공급에 응답하여 상기 더미 테이타의 출력을 제어하는 더미 테이타 출력 제어 수단을 더 포함하는 것을 특징으로 하는 디스크 컨트롤러.
  5. 디스크 컨트롤러용 전송 기능 장치에 있어서, 디스크 판독시에 상기 디스크 컨트롤러가 동기 마크 또는 재동기 마크를 검출했는지의 여부를 판정하여, 동기 마크 또는 재동기 마크가 검출된 경우 성공 신호를 출력하고 동기 마크 또는 재동기 마크가 검출되지 않은 경우 실패 신호를 출력하는 검출 상태 판정 수단; 상기 성공 신호에 응답하여 상기 디스크로부터 판독된 테이타를 출력 버퍼에 전송하는 제1 출력 컨트롤러; 및 상기 실패 신호에 응답하여 상기 출력 컨트롤러보다 더 빠르게 상기 출력 버퍼에 더미 테이타를 전송하는 제2 출력 컨트롤러를 포함하는 디스크 컨트롤러용 전송 기능 장치.
  6. 제5항에 있어서, 상기 제1 출력 컨트롤러와 상기 제2 출력 컨트롤러에 접속되어 있으며, 상기 제1 출력 컨트롤러가 상기 디스크로부터 판독된 테이타를 제1 테이타 전송 속도로 전송하게 하는 제1 타이밍 신호를 출력하고, 상기 제2 출력 컨트롤러가 상기 더미 테이타를 상기 제1 테이타 전송 속도보다 더 빠른 제2 테이타 전송 속도에서 전송하게 하는 제2 타이밍 신호를 출력하기 위한 분주기를 더 포함하는 디스크 컨트롤러용 전송 기능 장치.
  7. 제5항에 있어서, 상기 검출 상태 판정 수단은, 동기 마크 검출 신호와 재동기 마크 검출 신호 중 하나에 응답하여 상기 성공 신호를 발생하기 위한 제1 로직 수단; 및 동기 마크 검출 실패 신호와 재동기 마크 검출 실패 신호 중 하나에 응답하여 상기 실패 신호를 발생하기 위한 제2 로직 수단을 포함하는 디스크 컨트롤러용 전송 기능 장치.
  8. 제7항에 있어서, 상기 제1 로직 수단은 OR 게이트를 포함하는 디스크 컨트롤러용 전송 기능 장치.
  9. 제7항에 있어서, 상기 제2 로직 수단은 OR 게이트를 포함하는 디스크 컨트롤러용 전송 기능 장치.
  10. 제6항에 있어서, 상기 제1 출력 컨트롤러는 상기 성공 신호와 상기 제1 타이밍 신호를 수신하여 상기 디스크로부터 판독된 테이타를 상기 출력 버퍼에 전송하는 버퍼 게이트를 인에이블링하기 위한 로직 수단; 및 상기 제1 타이밍 신호를 카운트하여 소정의 카운트에서 데이타 전송 완료 신호를 출력하기 위한 카운터를 포함하는 디스크 컨트롤러용 전송 기능 장치.
  11. 제10항에 있어서, 상기 로직 수단은 AND 게이트를 포함하는 디스크 컨트롤러용 전송 기능 장치.
  12. 제6항에 있어서, 상기 제2 출력 컨트롤러는 상기 성공 신호와 상기 제1 타이밍 신호를 수신하여 더미 테이타를 상기 출력 버퍼에 전송하는 버퍼 게이트를 인에이블링하기 위한 로직 수단; 및 상기 제1 타이밍 신호를 카운트하여 소정의 카운트에서 데이타 전송 완료 신호를 출력하기 위한 카운터를 포함하는 디스크 컨트롤러용 전송 기능 장치.
  13. 제12항에 있어서, 상기 로직 수단은 AND 게이트를 포함하는 디스크 컨트롤러용 전송 기능 장치.
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