KR100206052B1 - 촛점 보정용 파라볼릭파 정형 회로 - Google Patents

촛점 보정용 파라볼릭파 정형 회로 Download PDF

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마사키 코바야시
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키가부시키가이샤
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Abstract

촛점 보정용 파라볼릭 파형의 필요 부분만을 출력할 수 있는 촛점 보정용 파라볼릭파 정형 회로는, 클리핑 레벨 조정용의 가변 전압 조정 저항 및 다이오드로 구성된 클리핑 회로를 이용하여, 비디오 신호의 블랭킹 시간 주기동안 수평 주사 주기를 갖는 파라볼릭파를 증폭하는 출력 증폭기의 출력 파형을 클리핑하도록 구성된다.

Description

촛점 보정용 파라볼릭파 정형 회로
제1a도는 본 발명의 제1실시예의 촛점 보정용 파라볼릭파 정형 회로를 도시한 회로도.
제1b도는 제1a도의 가변 저항의 정면도.
제2도는 제1a도의 파라볼릭파 정형 회로의 출력 파형과 비디오 신호간의 관계를 도시한 타이밍도.
제3도는 제1a도의 파라볼릭파 정형 회로의 조정가능한 저항에 의해 설정된 클리핑 레벨의 변화를 도시하는 그래프도.
제4도는 본 발명의 제2실시예의 촛점 보정용 파라볼릭파 정형 회로를 도시한 회로도.
제5도는 제4도의 출력 파형과 비디오 신호간의 관계를 도시한 타이밍도.
제6도는 본 발명의 제3실시예의 촛점 보정용 파라볼릭파 정형 회로를 도시한 회로도.
제7도는 제4도의 출력 파형과 비디오 신호간의 관계를 도시한 타이밍도.
제8도는 본 발명에서 제4실시예의 촛점 보정용 파라볼릭파 정형 회로를 도시한 회로도.
제9도는 제8도의 동작을 도시한 타이밍도.
제10도는 종래의 촛점 보정용 회로를 도시한 회로도.
제11a도 및 제11b도는 각각 제10도의 입력 파형과 출력 파형을 도시한 파형도.
제12a도 및 제12b도는 제10도의 회로 특성을 설명하는 파형을 도시한 파형도.
* 도면의 주요부분에 대한 부호의 설명
13 : 연산 증폭기 16 : 저항
17 : D/A 컨버터
[발명 분야]
본 발명은 CRT 디스플레이 모니터, 텔레비젼 디스플레이 등으로서 사용된 음극선관(이후, CRT로 언급)을 이용하는 디스플레이 유닛의 촛점 보정 회로를 개선하는 것에 관한 것이다.
[종래 기술의 설명]
이른바, 수직 수평 주사 주기와 동일 주기의 파라볼릭 파형을 갖는 촛점 보정 신호는 CRT의 표면 중앙 및 그 주위에 대한 집속 정도를 균일화하는데 사용된다.
제10도는 심사되지 않은 실용 출원 제105264/89호(지까이-헤이 1-105264)로 공고된 CRT용 촛점 보정 회로를 도시한 회로도이다. 도면에서, 도면부호 (51)는 입력 단자를, (52)는 출력 단자를 나타낸다.
회로 동작은 도면을 참조하여 설명한다. 제11a도에 도시된 편향을 위한 톱니파 신호(4)가 제10도의 회로의 입력 단자(51)에 입력될 때, 톱니파 신호(4)의 진폭이 작다면, 제11b도의 파형(6)을 갖는 신호가 다이너믹 촛점 신호로서 회로의 출력 단자(52)상에 얻어지며, 신호(4)의 진폭이 크다면, 파형(7)을 갖는 신호가 얻어진다.
회로의 출력 전압은 입력 신호의 AC 진폭이 소정의 값보다 클 때 하강하기 시작하며, 다이오드(D1)는 출력 전압이 제11b도의 A지점에서 (V1-Vf)이 될 때 턴온한다(여기서, V1은 제10도의 적분 회로의 입력 단자의 DC 바이어스 전압이며, Vf는 다이오드(D1)의 순방향 하강 전압임). 결과적으로, 집적 회로(IC1)는 전압 팔로워(followr)로서만 동작하여 (V1-Vf)인 전압을 출력한다. 즉, 출력 신호의 전압이 (V1-Vf)보다 낮을 때, 다이오드(D1)는 회로로부터 일정한 전압 (V1-Vf)를 출력하도록 턴온한다. 그 후, 출력 신호의 전압이 제11b도의 B 지점에서 상승하기 시작할 때, 다이오드(D1)는 즉시 턴오프하며, 집적 회로(IC1)는 적분 회로로서 동작한다.
출력 단자(52)상의 전압의 최소값은 적분용 캐패시터(C2) 및 다이오드(D1)의 영향으로 약 (V1-Vf)로 고정되며, 이로써, 플라이백 라인 주기동안의 클램핑 동작에 필요한 량만큼 피크가 클리핑되는 파형을 갖는 다이너믹 촛점 신호가 얻어질 수 있다.
플라이백 라인 주기동안 원래의 파형으로 출력될 제11b도의 파형(3)이 상기 설명된 회로 구성에 의해 출력은 되지 않고 클리핑되기 때문에, 그 다음 단계 후의 회로는 클리핑되지 않은 파형을 갖는 다이너믹 촛점 신호를 수신하기 위한 범위보다 더 작은 다이너믹 범위를 갖는 증폭기를 사용하여 구성될 수 있다.
클리핑 레벨은 제11a도에 도시된 플라이백 라인 주기보다 더 짧은 클리핑 시간 간격을 갖도록 결정한다. 따라서, 상기 회로가 적용된 CRT가, 고정 포맷을 갖는 특정의 개인용 컴퓨터 등에 접속되도록 사용되는한 문제는 없다. 그러나, 제12a도 및 제12b도에 도시된 바와 같이, 수평 주사 주파수가 폭넓게 변하는 소위 멀티스캔 또는 자동 트랙킹의 포맷을 갖는 장치에 접속되도록 사용된다면, 클리핑 레벨은 제12a도에 도시된 최단의 플라이백 라인 주기로 조정됨으로써 결정될 수 밖에 없다.
만일, 이와 같이 결정된 클리핑 레벨을 갖는 촛점 보정 회로를 갖춘 CRT가 제12b도에 도시된 바와 같이 더 긴 시간 간격 또는 플라이백 라인 주기를 갖는 장치에 사용된다면, 클리핑 시간 간격은 짧아져서 클리핑 효과를 경감시킨다. 수직 파라볼릭 파형은 주사 시간보다 더 짧은 플라이백 라인 시간을 갖기 때문에 상기 문제점은 거의 문제시되지 않는다.
종래의 촛점 보정 회로가 상기 언급된 바와 같이 구성되므로, 다른 수평 주사 주파수를 갖는 다양한 개인용 컴퓨터에 적용될 수 있는 모니터(또는 자동 트래킹 모니터)에 사용된 회로는, 최단의 플라이백 라인 주기를 갖는 장치에 적합하도록 설계된다. 따라서, 더 긴 플라이백 라인 주기를 갖는 컴퓨터에 모니터가 적용된다면, 불필요한(waste) 진폭이 발생되어, 기대된 효과를 얻는 것이 불가능해지는 문제가 있었다.
종래의 회로는 클리핑이 소정의 타이밍으로 조정되는 것이 아니라 레벨로 조정되기 때문에, 클리핑 레벨 조정하여 용이하지 않은 또따른 문제가 있었다.
[발명의 개요]
본 발명은 다양한 플라이백 라인 주기를 갖는 장치에 적용될 때 CRT에 불필요힌 전압 진폭을 제공하지 않는, 비디오 신호의 블랭킹 시간에 따라 파라볼릭 파형의 클리핑 레벨을 변경하는 수단을 갖춘 촛점 보정용 파라볼릭파 정형 회로를 제공하는 것을 목적으로 한다.
본 발명의 또다른 목적은 그 보정이 공장에서 정확하고 신속하게 조정될 수 있기 때문제, 촛점 보정이 필요한 주기동안만 파리볼릭파를 출력하는 촛점 보정용 파라볼릭파 정형 회로를 제공하는 것이다.
본 발명의 또다른 목적은 스태틱 집속 전극에 영향주지 않는 촛점 보정용 파라볼릭파 정형 회로를 제공하는 것이다.
본 발명의 또다른 목적은 파라볼릭 파형을 출력하는데 필요한 전력 공급 전압을 더욱 낮출 수 있는 진폭이 작은 파라볼릭 파형을 출력하는 촛점 보정용 파라볼릭파 정형 회로를 제공하는 것이다.
본 발명의 제1실시예에 따라, 상기 목적을 달성하기 위해, 수동으로 파라볼릭 파형의 클리핑 레벨을 조정하는 클리핑 레벨 수동 조정 수단을 갖춘 촛점 보정용 파라볼릭파 정형 회로가 제공되는 것이다.
상기 언급된 바와 같이, 본 발명의 제1실시예에 따른 촛점 보정용 파라볼릭파 정형 회로에 있어서, 클리핑 레벨 수동 조정 수단은 비디오 신호가 디스플레이될 때가 아닌 임의의 주기동안 파라볼릭 파형을 클리핑 회로에 의해 클리핑할 수 있다.
본 발명의 제2실시예에 따라, 수평 주사 주파수 또는 수평 주사 주기의 눈금을 갖는 조정가능의 저항을 사용하는 촛점 보정용 파라볼릭파 정형 회로가 제공되어 있다.
상기 언급된 바와 같이, 본 발명의 제2실시예에 따른 촛점 보정용 파라볼릭파 정형 회로는 수평 주사 주파수 또는 수평 주사 주기의 눈금을 갖는 조정가능한 저항에 의해, 파라볼릭 파형이 클리핑되는 레벨을 용이하게 조정한다.
본 발명의 제3실시예에 따라, D/A 컨버터 및 CPU를 포함하는 클리핑 레벨 자동 조정 수단을 갖춘 촛점 보정용 파라볼릭파 정형 회로가 제공되어 있다.
상기 언급된 바와 같이, 본 발명의 제3실시예에 따른 촛점 보정용 파라볼릭파 정형 회로에서, 클리핑 레벨 자동 조정 수단은 D/A 컨버터 및 CPU를 사용하여 클리핑 레벨을 최적 레벨로 자동으로 조정할 수 있다.
본 발명의 제4실시예에 따라, 블랭킹 펄스가 출력되는 동안 파라볼릭 파형을 유지하는 홀딩(holding) 회로를 갖춘 촛점 보정용 파라볼릭파 정형 회로가 제공되어 있다.
상기 언급된 바와 같이, 본 발명의 제4실시예에 따른 촛점 보정용 파라볼릭파 정형 회로에서, 홀딩 회로는 블랭킹 펄스가 출력될 때 그 레벨로 파라볼릭 파형을 유지하며, 결과적으로 추가의 레벨 조정이 불필요하게 된다.
본 발명의 제5실시예에 따라, 지연 회로를 포함하는 홀딩 회로를 갖춘 촛점 보정용 파라볼릭파 정형 회로가 제공된다.
상기 언급된 바와 같이, 본 발명의 제5실시예에 따른 촛점 보정용 파라볼릭파 정형 회로에 있어서, 홀딩 회로내의 지연 회로는 블랭킹 펄스가 출력될 때에 앞선 시간에서의 레벨로 파라볼릭 파형을 유지하며, 결과적으로는, 동작이 더욱 안정된 회로가 얻으질 수 있다.
본 발명의 제6실시예에 따라, 블랭킹 펄스가 종료될 때의 시간에서의 레벨로 파라볼릭 파형을 유지하는 수단을 갖춘 촛점 보정용 파라볼릭파 정형 회로가 제공되어 있다.
상기 언급된 바와 같이, 본 발명의 제6실시예에 따른 촛점 보정용 파라볼릭파 정형 회로는 블랭킹 펄스가 종료된 후의 상태를 유지할 수 있으며, 결과적으로, 더욱 안정된 동작의 회로가 얻어진다.
본 발명의 상기 및 또다른 목적은 도면을 참조한 상세한 설명에서 더욱 분명해질 것이다. 그러나, 도면은 본 발명의 한정을 위한 것이 아니라, 단지 설명을 위한 것이다.
[양호한 실시예의 상세한 설명]
본 발명의 양호한 실시예는 도면을 참조하여 설명된다. 후술된 실시예의 동일 소자에 대해서는 동일 도면 부호를 사용하며 그 중복된 설명은 생략한다.
[실시예 1]
제1a도는 실시예 1의 구성을 도시한 회로도이다. 제1a도에 있어서, 도면 부호 (11)은 수직 주사 주기를 갖는 파라볼릭파(parabolic-wave)를 출력하는 증폭기를 나타낸다. 도면 부호 (12)는 수평 주사 주기를 갖는 파라볼릭파를 출력하는 증폭기를 나타낸다. 도면 부호 (13)은 수직 주사 주기 및 수평 주사 주기를 각각 갖는 파라볼릭파들을 가산하는 연산 증폭기를 나타낸다. 도면 부호 (14)는 높은 주파수 임피던스를 줄이기 위한 캐패시터를 나타낸다. 도면 부호 (15)는 증폭기(12) 및 캐패시터(14)의 출력 단자간에 접속된 다이오드를 나타낸다.
도면 부호 (16)은 클리핑 레벨을 수동으로 조정하는 수단으로서의 레벨 조정가능 저항을 나타내며, 가변 저항이 레벨 조정가능 저항으로서 사용된다. 수평 주사 주파수 fH를 나타내는 눈금이 제1b도의 저항(16) 주위에 표시되어 있다. 다른 수평 주파수로 주사하기 위한 조정은 이 눈금을 활용하여 쉽게 이루어진다. 제1b도에서, 도면 부호 (16a)는 저항(16)의 슬라이딩 접촉부를 회전시키기 위한 리세스(recess)를 나타낸다. 제3도는 저항(16)에 의해 수평 주사 주파수에 설정된 클리핑 레벨 VD의 예를 도시한 것이다. 저항(16) 주위에 표시된 눈금은 수평 주사 주기일 수도 있다.
다음은 그 동작을 설명한다. 제1a도에서, 수직 주사 주기를 갖는 파라볼릭파를 출력하는 증폭기(11) 및 수평 주사 주기를 갖는 파라볼릭파를 출력하는 증폭기(12)로부터의 파라볼릭파 출력들은 연산 증폭기(13)에 의해 가산된다. 이 경우, 제2도에 도시된 파라볼릭파는 제1a도의 A점에서 출력된다. 즉, 증폭기(12)로부터의 파라볼릭 파형 출력의 피크는 제2도에 도시된 바와 같이, 캐패시터(14), 다이오드(15), 저항(R1,R2) 및 레벨 조정가능한 저항(16)으로 구성된 클리핑 회로에 의해 클리핑된다. 클리핑 레벨 VD는 다음 식(1)에 의해 표현된다. 즉,
VD=VCC*(R2+저항(16)의 R2측의 저항갑)/(R1+R2+저항(16)의 저항값)…(1)
식 (1)로부터, 클리핑 레벨 VD의 값은 저항(16)의 조정된 저항값을 선택함으로써 조정될 수 있으며, 블랭킹 시간에 따라 클리핑되도록 파라볼릭 파형이 조정될 수 있다.
[실시예 2]
본 발명의 또다른 실시예는 제4도 및 제5도에 도시되어 있다. 제4도는 제2실시예의 구성을 도시한 회로도이다. 제4도에서, 도면 부호 (20)은 클리핑을 위한 DC 전압 레벨을 출력하는 D/A 컨버터를 나타내며, 도면 부호 (17)은 D/A 컨버터(17)에 신호를 공급하는 CPU를 나타낸다. 도면 부호 (19)는 CPU(17)에 접속된 개인용 컴퓨터로부터 전송된 수평 주사 주파수 또는 수평 주사 주기의 데이타를 나타내며, 도면 부호 (21)은 D/A 컨버터(20)에 전송될 데이타를 나타낸다. 증폭기(12)로부터 출력된 파라볼릭 파형은 D/A 컨버터(20)로부터의 전압 출력의 클리핑 레벨 VD에서 클리핑된다. CPU(17)는 클리핑 레벨 VD를 제어하는 D/A 컨버터(20)를 제어한다.
개인용 컴퓨터에 접속될 멀티스캔 모니터의 수평 주사 주파수가 다양하기 때문에, CPU(17)는 D/A 컨버터(20)로 클리핑 레벨 VD를 제어하기 위해 모든 개인용 컴퓨터에 대해 다른 블랭킹 시간을 결정한다. 이러한 제어를 위해 필요한 데이타는 미리 CPU(17)내의 메모리(18)에 기억되며, 그 데이타의 특성은 실시예 1의 제3도에 도시되어 있다.
CPU(17), 메모리(18) 및 D/A 컨버터(20)는 클리핑 레벨을 자동적으로 조정하는 수단으로 구성된다.
제5도는 조정된 파라볼릭 전압 파형과 비디오 신호간의 관계를 도시한다.
[실시예 3]
제6도는 실시예 3의 구성을 도시한 회로도이며, 제7도는 비디오 신호와 제7도의 출력 파형간의 관계를 도시한 타이밍도이다. 제6도에서, 도면 부호 (24)는 스위칭 회로를 구성하는 전계 효과 트랜지스터들을 나타낸다. 도면 부호 (25)는 전압 레벨을 유지하는 홀딩(holding) 캐패시터를 나타내며, 도면 부호 (23)은 제3실시예가 적용된 CRT의 플라이백 라인을 삭제하기 위한 블랭킹 펄스를 나타낸다.
FET(24) 및 홀딩 캐패시터(25)로 구성된 홀딩 회로를 가산용 연산 증폭기(13)의 출력을 홀딩한다. 플라이백 라인을 삭제하는데 사용된 블랭킹 펄스(23)는 홀딩 주기를 결정하는데 사용될 수 있다. 제6도의 A점에서의 파라볼릭 전압 파형(1)의 피크는 제7도에 도시된 바와 같이 클리핑된다. 보다 구체적으로, 파형(1)은 그 피크값에 도달하기 전에 클리핑된다.
실시예 3에서는 출력파형의 레벨이 아닌 출력 파형의 타이밍에 따라 출력 파형을 클리핑하므로, 레벨 조정이 불필요해지는 결과를 얻는다. 홀딩 회로는 수직 파라볼릭 신호와 수평 파라볼릭 신호가 가산된 후 그 회로 위치에 삽입되지만, 수평 파라볼릭 신호가 출력되는 위치에 홀딩 회로를 삽입함으로써 동일 효과가 얻어질 수 있다.
[실시예 4]
블랭킹 펄스가 출력될 때의 시간 길이와 파라볼릭 파형이 클리핑될 때의 시간 길이는 제6도의 회로에서 완전히 동일하지만, 파라볼릭 파형이 클리핑되는 시간의 길이는 블랭킹 펄스(23)의 시간 길이보다 조금 더 길다. 왜냐하면, 제7도에 도시된 바와 같이 블랭킹 시간의 길이가 블랭킹 펄스(23)의 시간 길이보다 조금 더 길기 때문이다. 따라서, 파라볼릭 파형이 블랭킹 펄스(23)의 시간 길이보다 더 길게 클리핑될 때 시간 길이를 길게 함으로써 클리핑 효과가 더 커진다. 그러므로, 파라볼릭 파형 및 블랭킹 펄스의 양측에 적절한 지연 회로가 사용된다. 제8도는 이와 같이 구성된 실시예를 도시한다. 제8도에서, 도면 부호 (31)은 시간 지연 t31을 가진 지연 회로를 나타내며, 도면 부호 (32)는 시간 지연 t32를 가진 회로를 나타낸다.
제9도는 제8도의 회로의 동작을 설명하기 위한 타이밍도이다. 도면 부호 (40,41,42,43)은 설명될 파형이 존재하는 회로 지점을 나타낸다.
지점(40)에서 지연 회로(31)에 의한 시간 지연 t31에 해당되는 시간만큼 파라볼릭 파형을 지연함으로써, 블랭킹 펄스(23)는 그 출현시의 시간 지연 t31에 해당하는 시간만큼 앞으로 이동한다.
또한, 블랭킹 펄스(23)는 지점(42)에서의 신호가 되도록, 시간 지연 t32에 해당하는 시간만큼 지연 회로(32)에 의해 지연된다. 지점(42)에서 지연된 신호와 지연되지 않는 원래의 신호(23)는 OR 회로에 의해 가산되어, 지점(43)에서 신호를 발생하여, 이 지점(43)의 신호는 시간 지연 t32에 해당하는 시간 길이만큼 연장된 블랭킹 펄스(23)이다.
지점(41)의 파형을 유지하기 위해 지점(43)에서의 신호의 시간 길이는, 지점(40)의 원래의 파형을 앞뒤로 유지하기 위해 블랭킹 펄스(23)의 원래의 시간 길이만큼 연장된다. 이와 같이 출력된 파라볼릭 파형은 지점(A)에서의 파형으로 제9도에 도시되어 있다.
본 발명에 따라, 촛점 보정용 파라볼릭파 정형 회로의 조정이 공장에서 정확하고 신속하게 이루어질 수 있다. 왜냐하면, 회로가 촛점 보정에 필요한 시간 주기동안 파라볼릭 파형을 출력하기 때문이다.
본 발명은 스태틱 집속 전극에 대해 거의 영향을 주지 않는다.
본 발명은 또한 파라볼릭 파형의 진폭이 작기 때문에, 파라볼릭 파형을 출력하는데 필요한 전력 공급 전압을 더 낮게 사용할 수 있다.
본 발명의 실시예 1에 따라, 상기 언급된 효과는 임의의 레벨에서의 파라볼릭 파형을 클리핑함으로써 얻어질 수 있다.
더우기, 본 발명의 실시예 2에 따라, 상기 언급된 효과는 수평 주사 주파수 또는 수평 주사 주기를 나타내는 눈금에 대해 슬라이딩 접촉부를 조정함으로써만 얻어질 수 있다.
또, 본 발명의 실시예 3에 따라, 상기 언급된 효과는 수동으로 레벨을 조정하지 않은채 얻어질 수 있다.
또, 본 발명의 실시예 4에 따라, 상기 언급된 효과는, 파라볼릭파 출력이 블랭킹 펄스의 타이밍에 따라 유지되기 때문에, 레벨을 특별히 조정하지 않고도 얻어질 수 있다.
또, 본 발명의 실시예 5에 따라, 블랭킹 펄스가 출력되기 전에 파라볼릭파의 출력 레벨이 유지되기 때문에 실시예 4에 의한 효과외에도 회로의 더욱 안정화된 동작이 얻어질 수 있다.
또, 본 발명의 실시예 6에 따라, 파라볼릭파의 출력 레벨에 블랭킹 펄스 전후의 시간 주기동안 홀딩되기 때문에, 실시예 4에 의한 효과외에도 더욱 안정화된 회로 동작을 얻을 수 있다.
본 발명의 양호한 실시예가 특정 용어를 사용하여 기술되고 있는데 이러한 기술은 단지 설명을 위한 것이며, 본 청구범위 정신 및 범주를 벗어나지 않고도 그 변경 및 변형이 이루어질 수 있다.

Claims (6)

  1. 수평 파라볼릭파 신호 및 수직 파라볼릭파 신호를 생성하는 파라볼릭파 신호 생성 회로; 상기 수평 파라볼릭파 신호 및 상기 수직 파라볼릭파 신호를 출력하는 파라볼릭파 출력 회로; 및 상기 수평 파라볼릭파가 CRT 디스플레이 장치의 상기 파라볼릭파 출력 회로에 입력되기 전에 수평 파라볼릭파를 클리핑 및 정형하는 파라볼릭파 정형 회로를 구비하며, 상기 파라볼릭파 정형 회로는 DC 전원에 접속되어 조정 가능 DC 전압을 발생하는 수동 조정가능한 저항을 포함하는 수동 클리핑 레벨 조정 수단 및 상기 수평 파라볼릭파 신호 생성 회로와 상기 수동 조정가능한 저항사이에 접속되는 다이오드를 구비하며, 여기서 상기 DC 전압은 상기 수평 파라볼릭파를 클리핑하는 전압 레벨이며, 상기 파라볼릭파 신호 생성 회로는 수직 주사 기간을 갖는 파라볼릭파를 출력하기 위한 제1증폭기 및 수평 주사 기간을 갖는 파라볼릭파를 출력하기 위한 제2증폭기를 포함하며, 상기 파라볼릭파 출력 회로는 수직 파라볼릭파와 상기 수평 파라볼릭파를 가산하며, 상기 파라볼릭파 출력 회로의 입력은 상기 제1증폭기 및 상기 제2증폭기에 결합되며, 여기서 상기 파라볼릭파 정형 회로의 상기 다이오드는 상기 제2증폭기의 출력에 결합되는 촛점 보정용 파라볼릭파 정형 회로.
  2. 제1항에 있어서, 상기 수동 조정가능한 저항은 수평 주사 주파수 또는 수평 주사 주기를 나타내는 눈금(graduation)을 갖는 촛점 보정용 파라볼릭파 정형 회로.
  3. CRT 디스플레이 장치의 촛점 보정용 파라볼릭파의 수평 파라볼릭파를 클리핑 및 정형화하는 촛점 보정용 파라볼릭파 정형 회로에 있어서, 클리핑 레벨 자동 조정 수단을 구비하며, 상기 클리핑 레벨 자동 조정 수단은 상기 수평 파라볼릭파가 클리핑되는 클리핑 레벨을 결정하기 위한 DC 전압 발생용 D/A 컨버터 및 상기 CRT 디스플레이 장치에 접속된 또다른 장치로부터 수평 주사 주파수 또는 수평 주사 주기를 나타내는 데이타 신호를 수신하고 이 수신된 데이타 신호에 해당하는 클리핑 레벨을 결정하여 상기 D/A 컨버터에 출력하는 CPU를 포함하는 파라볼릭파 정형 회로.
  4. CRT 디스플레이 장치의 촛점 보정용 파라볼릭파의 수평 파라볼릭파를 정형화하는 촛점 보정용 파라볼릭파 정형 회로에 있어서, 상기 CRT 디스플레이 장치의 플라이백 라인을 삭제하는데 사용되는 블랭킹 펄스를 수신하며, 상기 수평 블랭킹 펄스가 출력되는 동안, 수평 파라볼릭 신호를 포함한 파라볼릭파 출력 회로로부터의 출력 신호의 전압 레벨을, 상기 수평 블랭킹 펄스를 출력하기 시작하는 시간에서의 전압 레벨로, 홀딩하는 홀딩 회로를 구비하는 파라볼릭파 정형회로.
  5. 제4항에 있어서, 상기 홀딩 회로는 상기 파라볼릭파 출력 회로내의 지연 회로 및 상기 블랭킹 펄스를 출력하기 시작하는 시간에 앞서 상기 수평 파라볼릭 신호의 출력 레벨을 상기 지연 회로의 지연 시간만큼 홀딩하는 홀딩 수단을 포함하며, 상기 파라볼릭파는 상기 수평 파라볼릭 신호를 포함하는 파라볼릭파 정형 회로.
  6. 제4항에 있어서, 상기 홀딩 회로는 상기 파라볼릭파 출력 회로 및 상기 블랭킹 펄스를 수신하는 회로내에 각각 포함된 지연 회로와, 상기 지연 회로에 의해 지연된 상기 블랭킹 펄스와 상기 지연 회로에 의해 지연되지 않은 상기 블랭킹 펄스의 논리합을 실행하는 회로 및 상기 블랭킹 펄스를 출력하기 시작하는 시간에 앞서 상기 수평 파라볼릭 신호의 출력 레벨을 상기 지연 회로의 지연 시간만큼 홀딩하고, 상기 블랭킹 펄스의 출력을 종료한 후까지 상기 홀딩을 지속하는 홀딩 수단을 구비하며, 상기 파라볼릭파는 상기 수평 파라볼릭 신호를 포함하는 파라볼릭파 정형 회로.
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