KR100206047B1 - 고체상태 기구용 정전기 방전 전압 보호 회로 - Google Patents

고체상태 기구용 정전기 방전 전압 보호 회로 Download PDF

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Abstract

고체 상태 기구용 보호 회로는 다수의 퓨즈 및 고체 상태 기구의 입력 커패시턴스와 병렬로 배치된 스위칭 장치를 포함하고 있다. 상기 퓨즈는 고전압 서지(surges)로부터 상기 기구를 보호하며, 상기 스위칭 장치는 저전압 서지로부터 상기 기구를 보호한다. 상기 퓨즈 및 스위칭 장치는 고체 상태 장치이므로 고체 상태 기구로 제조된다.

Description

[발명의 명칭]
고체상태 기구용 정전기 방전 전압 보호 회로
[발명의 배경]
본 발명은 일반적으로 고체 상태 기구용 정전기 방전 보호 회로에 관한 것이며, 특히, 보호 소자가 고체 상태장치인 회로에 관한 것입니다.
동 매트릭스 액정 디스플레이 장치와 같은, 고체 상태 장치는 인체 방전(human body discharges, HBD)과 같은 고정전기 방전으로 부터 손상을 받는다. 인체 방전은 흔히 2,000내지 2,500볼트 정도의 범위내에 있으며 10,000볼트 정도로 높을 수 있다. 이들 전압 레벨은 그러한 방전에 대하여 어떤 보호 수단을 포함하지 않는 기구내에서 고체 상태 장치를 고장낼 수 있다. 유효 정전기 전압 방전 보호는 저 및 고전압 방전 모두로부터 고체 상태 기구를 보호할 수 있으며, 상기 보호 장치의 스위칭 시간은 상기 방전이 보호된 기구를 손상시키기 전에 바닥에 분로될 수 있도록 상당히 빨라야 한다. 상기 스위칭 장치는 또한 상기 기구가 유용한 수명 기간 동안에 받게 되는 다중 정전기 방전으로부터 고체 상태 기구를 보호할 수 있어야 한다. 본 발명은 이러한 필요성들을 충족시킨다.
[발명의 요지]
정전기 전압 방전으로부터 고체 상태 기구를 보호하는 보호 회로는 고체 상태 기구의 입력 커패시턴스와 병렬로 배치된 다수의 고체 상태 퓨즈 장치를 포함하며, 상기 퓨즈 장치는 최소 전압보다 큰 정전기 방전으로부터 상기 기구를 보호한다. 고체 상태 스위칭 장치는 최소 전압보다 작은 전압 방전에 의해 생성된 전류를 분로하는 퓨즈와 병렬로 배치되어 있다.
[도면의 간단한 설명]
제1도는 정전기 전압 방전 보호 회로의 양호한 실시예를 도시하는 도면.
제2도는 상기 양호한 실시예의 보호 장치중 하나에 대한 양호한 실시예의 횡단면도.
제3도는 단일 고체 상태 스트립(strip)내에 배치된 다수의 양호한 실시예의 보호 장치를 간략하게 도시하는 도면.
[발명의 상세한 설명]
제1도에 있어서, 보호 회로(10)는 정전기 전압 방전으로부터 고체 상태 기구(11)를 보호하는데, 예를들면, 고체 상태 기구(11)의 사용자에게 일어나는 정전기 전기에 의해 야기되는 인체 방전(HBD's)이 있다. 인체 방전은 대부분 2500볼트를 초과하지 않는 경향이 있지만 10,000볼트만큼 높을 수 있다. 고체 상태 기구(11)는 소정의 디스플레이에 따라 디스플레이 장치의 여러 픽셀(pixels)을 스위치 온/오프하는데 사용되는 고체 상태 구동 회로를 갖는 액정 디스플레이 장치일 수 있다. 보호 회로(10)는 고체 상태 기구(11)에 디스플레이 생성신호를 인가하는 입력선(12)을 포함하고 있다. 상기 회로(10)는 또한 접지선(13)을 포함하고 있다. 고체 상태 기구(11)의 입력 커패시턴스는 입력선(12)과 접지선(13)간에 배치된 커패시터(14)에 의해 표시된다. 거의 동일한 다수의 퓨즈 장치(15a)내지 (15k)는고체 상태 기구(11)의 입력 커패시턴스(14)에 병렬로 배치되어 있다. 게다가, 양호하게 게이트 플로팅으로작동하는 박막 트랜지스터(thin film transistor,TFT)인 고체 상태 스위칭 장치(16)는 또한 입력 커패시턴스(14)와 병렬로 배치되어 있다. 고체 상태 기구(11)의 입력 커패시턴스(14)에 연결되며 입력선(12)에 배치되는 저항기(17)는 이상적으로 저항 커패시턴스 네트워크의 RC 시정수가 상기 TFT(16)의 턴온 시간(turn on time)보다 작으며, 퓨즈 장치(15a)내지 (15k)의 점호시간(firing time)보다 크도록 선택된 값을 갖는다. 실제로, RC는 입력 터미널(12)에 인가된 신호의 최대 주파수와 일치하도록 가능한 한 크게 정해져 있다. 고체 상태기구(11)가 액정 디스플레이 장치라면, 상기 디스플레이 장치내의 모든 픽셀은 입력 커패시턴스(14)에 기여하는 커패시터가 되며, 따라서, 상기 저항기(17)의 값은 상기 디스플레이내의 픽셀수에 의해 영향을 받는다.
상기 퓨즈 장치(15a)내지 (15k)는 고체 상태 장치이며, 300볼트와 같은, 소정의 전압 보다 큰 정전기 전압 방전으로부터 상기 고체 상태 기구(11)를 보호하는데 사용된다. 다수의 퓨즈 장치(15a) 내지(15k)가 사용되는 이유는 최대 레벨 보다 큰 인체 방전 때문에 상기 장치중 하나가 브레이크 다운(break down)되기 때문이다. 그 경우에, 상기 퓨즈중 하나의 브레이크 다운은 고체 상태 기구(11)의 손상을 보호한다. 상기 회로에서 다른 퓨즈 장치는 퓨즈 장치의 브레이크 다운 레벨보다 큰 연속된 방전으로부터 고체 상태 기구(11)를 계속 보호한다. 스위칭 장치(16)는 플로트하는 게이트(18)를 갖는 박막 트랜지스터이다. TFT(16)는 퓨즈(15a)내지 (15k)가 상기 기구(11)를 보호하는 최소 전압보다 작은 정전기 전압 방전으로부터 고체 상태 기구(11)를 보호한다. TFT를 손상시키기에 충분한 어떠한 크기의 정전기 전압도 퓨즈 장치(15a)내지 (15k)에 의해 분로되므로 단지 하나의 TFT만이 필요하다. 그러므로, 상기 기구(11)는 상기 기구의 내부 회로를 손상시킬 수 있는 모든 레벨의 정전기 전압 방전으로부터 수명 보호를 받는다.
제2도에 도시된 바와 같이, 상기 퓨즈 장치(15a)내지 (15k)는 비결정질 실리콘(amorphous silicon, a-Si)고체 상태 장치이다. 퓨즈 장치(15a)내지 (15k)는 유리 기판 (19)상에서 조립된다. 질화실리콘(Si3N4) 층(20)은 유리기판위에 씌워진다. 미도핑된 비결정질 실리콘층(21)은 상기 Si3N4층(20)에 씌워진다. 그러면, 도핑된 비결정질 실리콘 층(22)은 미도핑된 층(21)위에 놓인다. P형 재료 또한 사용될지라도, 가급적 상기 층(21)은 n-도핑된 물질이다. 가급적 몰리브덴으로 이루어진 전극 층(23)은 도핑된 비결정질 실리콘 층(22)위에 증착된다. 채널(25)은 상기 채널의 바닥이 Si3N4층(20)으로부터 거리d인 간격을 두도록 어떤 깊이로 상기 장치(15a)내에 엣칭되거나 그렇지 않으면 제공된다. 끝으로, Si3N4의 상부층(24)은 채널(25)을 포함한 퓨즈(15a)의 상부면 전체에 걸쳐서 증착된다. 다른 Si3N4층(20)에서 상기 Si3N4층 (20)간의 거리 d뿐 아니라 채널(25)에 걸치는 길이(L)는 퓨즈 장치(15a)내지 (15k)의 브레이크 다운 전압을 측정하는 기구가 된다. 게다가, Si3N4층(20) 및 (24)의 두께 또한 중요하다. 채널(25)에 평행한 전체 폭인 길이(W)는 제2, 3도가 부분도이므로 도시되지 않았다. 그러나(W)는 터미널(12)에서 전류 로딩에 의존하므로 기구(11)의 특성에 결정된다. 그러므로 상기 장치의 중요한 차원은 다음과 같다.
Si3N4층(20)은 2000Å 내지 4000Å 인데 3000Å이 적당하다.
Si3N4층(24)은 1000Å 내지 4000Å 인데 1500Å이 적당하다.
d는 300Å 내지 2000Å 인데 1000Å이 적당하다.
L≤4㎛
W는 100㎛ 내지 4000㎛이다.
상기 전극층(23)은 채널(25)에 의해 모두 차단되는 평행선 형태로 a-Si층(22)상에 형성된다. 전도선들간의 간격은 정전기 방전이 발생될 때 인접선들 간에 방전되지 않도록 채널(25)의 길이(L)를 초과한다. 퓨즈 장치(15a-15k)는 보호 회로(10)의 버스 바아(bus bar, 28)에 대하여 채널(25)의 한 측상에 있는 부분(26)에 접속하므로써 상기 회로(10)에 접속된다. 채널(25)의 다른 측인 전도선의 다른 부분(27)은 접지선(13)에 접속된다. 상기 버스 바아(28)는 회로(10)에서 병렬 전도체 및 다른 전도체와 같은 재료로 만들어진다. 그렇지만 버스 바아(28)는 상기 회로내의 다른 모드 전도체 보다 폭이 넓다. 여분의 폭은 퓨즈 장치(15)중 하나가 끊어지면 상기 버스 바아의 연속성을 유지한다. 한편, 큰 정전기 방전은 퓨즈 장치가 연결된 접속부에서 버스 바아 및 퓨즈 전도체를 모두 녹인다. 가급적, 버스 바아(28)의 폭은 적어도 상기 전도체(15) 폭(W)의 4배이다.
상기 퓨즈 장치(15a) 내지 (15k)중 하나의 퓨즈를 끊음으로써 야기되는 상당히 높은 정전기 전하를 받게 되면, Si3N4의 상부 층(24) 때문에 미도핑된 비정질 실리콘 층(21)이 몰리브덴 전극을 통하여 끊어지고, 그에 따라 상기 상부 층(24)은 전도 전극(23)으로부터의 금속을 단락부로의 후퇴를 막으며 영구적으로 퓨즈 장치를 단락시키지 못하게 한다. 그러한 단락은 단락이 발생되면, 상기 입력선(12)이 바닥에 단락되기 때문에 고체 상태 기구(11)를 동작하지 못하게 할 것이다. 따라서, 상기 장치는 퓨즈 장치(15a) 내지 (15k)중 하나의 영구적 단락이 상기 장치 모두가 단락될 때까지 효과적 고전압 보호를 하게 되기 때문에 특히 유리한데, 모든 상기 장치의 단락은 상기 기구(11)의 수명 동안에는 발생할 것 같지는 않다. 상기 보호 회로(10)는 퓨즈 장치중 하나를 단락시키는 충분한 크기의 정전기 방전을 단지 약간만 받게 되는데 따라서, 보호 회로(10)는 통상적으로 퓨즈 장치와 결합되어 고체 상태 장치에 대해 영구적인 고전압 보호를 제공한다.
제3도는 다수의 버스(15)가 단일 고체 상태 부재(29)내에 어떻게 배치되어 있는가를 도시하고 있는데, 버스의 일부만이 도시되어 있다. 점선으로 도시된 두 전도체(15a) 및 (15b)는 채널(25)에 의해 차단된다. 전도체(15a) 및 (15b) 사이의 간격은 채널(25)을 가로지르는 길이(L)를 초과한다. 입력 터미널(12)이 충분한 크기의 전하를 받게 되면, 퓨즈(15a)내지(15k)중 하나가 채널(25) 양단에 열이나며 퓨즈를 끊음으로써 상기 기구(11)를 정전 방전에 의해 손상받지 않도록 한다.
고체 상태 스위칭 장치로 소용되는 박막 트랜지스터(18)는 게이트 전극(제2도에 도시되지 않음)이 상부 Si3N4층(24)의 적용에 앞서 채널(25)의 바닥에 인가되는 것을 제외하고 상기 퓨즈 장치(15a)내지(15k)와 동일하게 구성된다. 그러므로, 박막 트랜지스터(18)의 형성은 어떤 추가의 처리 단계가 필요하지 않다. 상기 TFT(18)의 중요한 치수들은 다음과 같다. 즉,
L은 10㎛보다 크거나 같은데 12㎛가 적당하다.
W는 100㎛ 내지 600㎛인데 200㎛가 적당하다.
d는 추가 처리 단계가 필요치 않도록 TFT(18)와 퓨즈(15a) 내지 (15k)와 같다.

Claims (23)

  1. 정전기 방전으로부터 고체 상태 기구를 보호하는 보호 회로에 있어서, 상기 고체 상태 기구의 입력 커패시턴스와 병렬로 배치되고 최소 전압보다 큰 정전기 방전으로부터 상기 기구를 보호하는 다수의 고체 상태 퓨즈 장치와, 상기 최소 전압 보다 작은 정전기 방전에 의해 생성된 전류를 분로하는 상기 퓨즈와 병렬로 배치된 고체 상태 스위칭 장치를 구비하는 것을 특징으로 하는 보호 회로.
  2. 제1항에 있어서, 상기 입력 커패시턴스와 결합되는 저항기를 또한 포함하고, 상기 저항기는 입력 커패시턴스 및 상기 저항기의 RC 시정수가 상기 퓨즈 장치 및 상기 스위칭 장치의 스위칭 시간 보다 더 높은 값을 갖는 것을 특징으로 하는 보호 회로.
  3. 제2항에 있어서, 상기 휴즈 장치는 비결정질 실리콘 장치인 것을 특징으로 하는 보호 회로.
  4. 제3항에 있어서, 상기 고체 상태의 스위칭 장치는 비결정질 실리콘 박막 트랜지스터인 것을 특징으로 하는 보호 회로.
  5. 제4항에 있어서, 상기 박막 트랜지스터는 플로팅 게이트를 갖는 것을 특징으로 하는 보호 회로.
  6. 제5항에 있어서, 상기 고체 상태 기구는 액정 디스플레이 장치인 것을 특징으로 하는 보호 회로.
  7. 제3항에 있어서, 상기 퓨즈는 단일 고체 상태 스트립(strip)에 배치되는 것을 특징으로 하는 보호 회로.
  8. 제7항에 있어서, 상기 고체 상태 스위칭 장치는 비결정질 실리콘 박막 트랜지스터인 것을 특징으로 하는 보호 회로.
  9. 제8항에 있어서, 상기 고체 상태 기구는 액정 디스플레이 장치인 것을 특징으로 하는 보호 회로.
  10. 제1항에 있어서, 상기 퓨즈는 단일 고체 상태 스트립에 배치되는 것을 특징으로 하는 보호회로.
  11. 제10항에 있어서, 상기 퓨즈 장치는 비결정질 실리콘 장치인 것을 특징으로 하는 보호 회로.
  12. 제11항에 있어서, 상기 고체 상태 스위칭 장치는 비결정질 실리콘 박막 트랜지스터인 것을 특징으로 하는 보호 회로.
  13. 제12항에 있어서, 상기 고체 상태 기구는 액정 디스플레이 장치인 것을 특징으로 하는 보호 회로.
  14. 고체 상태 퓨즈 장치에 있어서, 절연기판과, 상기 절연기판의 한면에 씌워지는 Si3N4의 제1층과, 상기 제1층에 씌워지는 미도핑된 반도체 재료의 제2층과, 상기 제2층에 씌워지는 도핑된 반도체 재료의 제3층과, 상기 제3층에 씌워지는 전도 전극과, 상기 전도 전극 및 상기 제3층을 통해 연장되며, 상기 제2층을 통해 부분적으로 연장되는 길이(L)를 갖고 자체의 하부는 상기 제1층의 거리 d내에 놓이는 채널과, 상기 제3층 및 상기 채널에 씌워지는 Si3N4의 제4층을 구비하는 고체 상태 퓨즈 장치.
  15. 제14항에 있어서, 단일 고체 상태 스트립으로 배치된 다수의 퓨즈 장치를 특징으로 하는 고체 상태 퓨즈 장치.
  16. 제15항에 있어서, 상기 길이(L)는 상기 퓨즈 장치가 최소 전압보다 큰 정전기 방전으로부터 보호되도록 선택되는 것을 특징으로 하는 고체 상태 퓨즈 장치.
  17. 플로팅 게이트를 갖는 박막 트랜지스터와 병렬로 제14항에 의한 다수의 퓨즈 장치를 구비하는 보호 회로에 있어서, 상기 퓨즈 장치 및 상기 박막 트랜지스터는 상기 보호 회로에 의해 보호되도록 기구의 입력 커패시턴스와 병렬로 되어 있는 것을 특징으로 하는 보호 회로.
  18. 제17항에 있어서, 상기 퓨즈 장치는 단일 고체 상태 스트립에 배치되는 것을 특징으로 하는 보호회로.
  19. 제18항에 있어서, 상기 길이(L)는 상기 퓨즈 장치가 최소 전압 보다 큰 정전기 방전으로부터 보호되도록 선택되는 것을 특징으로 하는 보호 회로.
  20. 제19항에 있어서, 상기 박막 트랜지스터는 상기 최소 전압 보다 작은 정전기 방전으로부터 보호되는 것을 특징으로 하는 보호 회로.
  21. 제14항에 있어서, 상기 반도체 재료는 비결정질 실리콘인 것을 특징으로 하는 고체 상태 퓨즈 장치.
  22. 제17항에 있어서, 상기 반도체 재료는 비결정질 실리콘인 것을 특징으로 하는 보호 회로.
  23. 제20항에 있어서, 상기 반도체 재료는 비결정질 실리콘인 것을 특징으로 하는 보호 회로.
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