JP2877515B2 - 静電気放電から半導体装置を保護するための保護回路 - Google Patents
静電気放電から半導体装置を保護するための保護回路Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【発明の詳細な説明】 本発明は、一般的には、半導体装置を静電気放電から
保護する回路に関わり、特に、保護構成要素が半導体デ
バイスである回路に関わる。
保護する回路に関わり、特に、保護構成要素が半導体デ
バイスである回路に関わる。
活性マトリックス液晶スクリーン（les ecrans a xri
staux liquides a matrice active）のような半導体デ
バイスは、例えば人体による放電（HBD）のような、高
い静電気放電によって損傷を受ける。人体による放電は
多くは約2000〜2500ボルトであるが、10000ボルトに達
することもある。このようなレベルの電圧は、上記のよ
うな放電に対する何らかの保護手段を含まない装置内に
ある半導体デバイスを損傷する可能性がある。静電気放
電からの効果的な保護によって、半導体装置を低電圧及
び高電圧の放電から保護する必要があり、また、保護デ
バイスのスイッチング時間は、放電が保護すべき装置に
損傷を与える前にグランドへスイッチされる（shuntee
s）ことを確実にすべく短くなければならない。スイッ
チングデバイスもまた、半導体装置がその耐用期間中に
受けうる様々の静電気放電から装置を保護し得るもので
なければならない。本発明はこれらの要求を満たすもの
である。
staux liquides a matrice active）のような半導体デ
バイスは、例えば人体による放電（HBD）のような、高
い静電気放電によって損傷を受ける。人体による放電は
多くは約2000〜2500ボルトであるが、10000ボルトに達
することもある。このようなレベルの電圧は、上記のよ
うな放電に対する何らかの保護手段を含まない装置内に
ある半導体デバイスを損傷する可能性がある。静電気放
電からの効果的な保護によって、半導体装置を低電圧及
び高電圧の放電から保護する必要があり、また、保護デ
バイスのスイッチング時間は、放電が保護すべき装置に
損傷を与える前にグランドへスイッチされる（shuntee
s）ことを確実にすべく短くなければならない。スイッ
チングデバイスもまた、半導体装置がその耐用期間中に
受けうる様々の静電気放電から装置を保護し得るもので
なければならない。本発明はこれらの要求を満たすもの
である。
静電電圧放電から半導体装置を保護するための保護か
いろは、半導体装置の入力コンデンサ（Capacitance de
ntrce）と並列に配置された複数の半導体ヒューズデバ
イスを含み、該ヒューズデバイスは最小電圧以上の静電
気放電からこの装置を保護する。半導体スイッチングデ
バイスは、最小電圧以下の放電によって生成される電流
を分流するように、ヒューズと並列に配置されている。
いろは、半導体装置の入力コンデンサ（Capacitance de
ntrce）と並列に配置された複数の半導体ヒューズデバ
イスを含み、該ヒューズデバイスは最小電圧以上の静電
気放電からこの装置を保護する。半導体スイッチングデ
バイスは、最小電圧以下の放電によって生成される電流
を分流するように、ヒューズと並列に配置されている。
図１は、静電気放電からの保護回路の好ましい実施例
を示す。
を示す。
図２は、保護デバイスの１つの好ましい実施例の横断
図面である。
図面である。
図３は、単一の半導体の帯（bande）上に配置された
好ましい実施例の複数の保護デバイスの概略図である。
好ましい実施例の複数の保護デバイスの概略図である。
図１で、保護回路10は、例えば、半導体措置111のユ
ーザーから発生する静電気によって誘発される、人体に
よる放電（HBD）のような静電気放電から半導体装置11
を保護する。人体による放電は、ほとんどは2500ボルト
を越えないが、10000ボルトに達することもある。半導
体装置11は、所望のディスプレイに従って、スクリーン
上の複数の画素をオンとオフの間でスイッチングする機
能を有する半導体コマンド回路を持つ液晶表示装置であ
りうる。保護回路10は、半導体装置11に、表示信号を印
加する入力ライン12を含む。
ーザーから発生する静電気によって誘発される、人体に
よる放電（HBD）のような静電気放電から半導体装置11
を保護する。人体による放電は、ほとんどは2500ボルト
を越えないが、10000ボルトに達することもある。半導
体装置11は、所望のディスプレイに従って、スクリーン
上の複数の画素をオンとオフの間でスイッチングする機
能を有する半導体コマンド回路を持つ液晶表示装置であ
りうる。保護回路10は、半導体装置11に、表示信号を印
加する入力ライン12を含む。
回路10は、また接地ライン（ligne de terre）13を含
む。半導体装置の入力静電容量は、入力ライン12と、接
地ライン13との間に配置されたコンデンサ（Capacite）
14により表される。同じ材料から成る複数のヒューズデ
バイス15a〜15kは半導体装置11の入力コンデンサ14と並
列に配置される。さらに、好ましくは薄膜トランジスタ
（TFT）であり、浮遊ゲートと共に機能する半導体スイ
ッチングデバイス16も、入力コンデンサ14と並列に配置
される。抵抗17は入力ライン12上に配置され、半導体装
置11の入力コンデンサ14と共に、抵抗−容量網の時定数
RCが好ましくはTFT16のターンオン時間（temp de misee
n arche）より小さく、ヒューズデバイス15a〜15kのタ
ーンオン時間（temps damorsage）より大きくなるよう
に選択された値を持つ。実際RCは、入力ターミナル12に
印加される信号の最大周波数に対応する可能なように可
能な限り大きい値とされる。半導体装置11が液晶表示デ
バイスであるならば、このデバイスの各画素は、入力コ
ンデンサ14に貢献する容量であり、従って、抵抗17の値
は表示デバイスの画素の数に影響される。
む。半導体装置の入力静電容量は、入力ライン12と、接
地ライン13との間に配置されたコンデンサ（Capacite）
14により表される。同じ材料から成る複数のヒューズデ
バイス15a〜15kは半導体装置11の入力コンデンサ14と並
列に配置される。さらに、好ましくは薄膜トランジスタ
（TFT）であり、浮遊ゲートと共に機能する半導体スイ
ッチングデバイス16も、入力コンデンサ14と並列に配置
される。抵抗17は入力ライン12上に配置され、半導体装
置11の入力コンデンサ14と共に、抵抗−容量網の時定数
RCが好ましくはTFT16のターンオン時間（temp de misee
n arche）より小さく、ヒューズデバイス15a〜15kのタ
ーンオン時間（temps damorsage）より大きくなるよう
に選択された値を持つ。実際RCは、入力ターミナル12に
印加される信号の最大周波数に対応する可能なように可
能な限り大きい値とされる。半導体装置11が液晶表示デ
バイスであるならば、このデバイスの各画素は、入力コ
ンデンサ14に貢献する容量であり、従って、抵抗17の値
は表示デバイスの画素の数に影響される。
ヒューズデバイス15a〜15kは、半導体デバイスであ
り、一定の電圧、例えば300ボルト以上の静電気放電か
ら半導体装置11を保護するために使用される。最大レベ
ル以上の人体による放電はこれらのデバイスの１つをブ
ローさせる（claguer）ので、複数のヒューズデバイス1
5a〜15kが使用される。この場合、ヒューズの１つのブ
ローによって半導体装置11がブレークダウンから保護さ
れる。この回路の他のヒューズデバイスは、ブローレベ
ル以上の引き続く放電から半導体装置11を保護し続け
る。スイッチングデバイス16は、浮遊ゲート18を持つ薄
膜トランジスタである。TFT16は、ヒューズ15a〜15kが
半導体装置11を保護する時の最小電圧以下の静電気放電
から放置11を保護する。TFTを破壊するのに十分な大き
さの静電気はヒューズ素子15a〜15kによって分流される
ので必要とされるTFTはただ一つである。このようにし
て装置11は、内部の回路を破損し得るあらゆるレベルの
静電気放電から、全耐用期間にわたり保護される。
り、一定の電圧、例えば300ボルト以上の静電気放電か
ら半導体装置11を保護するために使用される。最大レベ
ル以上の人体による放電はこれらのデバイスの１つをブ
ローさせる（claguer）ので、複数のヒューズデバイス1
5a〜15kが使用される。この場合、ヒューズの１つのブ
ローによって半導体装置11がブレークダウンから保護さ
れる。この回路の他のヒューズデバイスは、ブローレベ
ル以上の引き続く放電から半導体装置11を保護し続け
る。スイッチングデバイス16は、浮遊ゲート18を持つ薄
膜トランジスタである。TFT16は、ヒューズ15a〜15kが
半導体装置11を保護する時の最小電圧以下の静電気放電
から放置11を保護する。TFTを破壊するのに十分な大き
さの静電気はヒューズ素子15a〜15kによって分流される
ので必要とされるTFTはただ一つである。このようにし
て装置11は、内部の回路を破損し得るあらゆるレベルの
静電気放電から、全耐用期間にわたり保護される。
図２に示されるように、ヒューズデバイス15a〜15kは
アモルファスシリコン（ａ−Si）製の半導体デバイスで
ある。これらのヒューズデバイス15a〜15kは、ガラス製
の基板19上に形成される。窒化ケイ素Si3N4の層20がガ
ラス製の基板を覆う。ドーピングされていないアモルフ
ァスシリコン層21がSi3N4層20を覆う。次にドーピング
されたアモルファスシリコン層22がドーピングされてい
ないアモルファス層21の上に配置される。層22は好まし
くは、ｎ型のドーピング材料であり、Ｐ型の材料も同様
に使用できる。
アモルファスシリコン（ａ−Si）製の半導体デバイスで
ある。これらのヒューズデバイス15a〜15kは、ガラス製
の基板19上に形成される。窒化ケイ素Si3N4の層20がガ
ラス製の基板を覆う。ドーピングされていないアモルフ
ァスシリコン層21がSi3N4層20を覆う。次にドーピング
されたアモルファスシリコン層22がドーピングされてい
ないアモルファス層21の上に配置される。層22は好まし
くは、ｎ型のドーピング材料であり、Ｐ型の材料も同様
に使用できる。
電極層22は、好ましくはモリブデン製であり、ドーピ
ングされたアモルファスシリコン層22の上に配置され
る。チャネル25が、デバイス15aの中にエッチングされ
るか又は全く別の方法で形成され、このチャネル25の底
とSi3N4層20との距離がｄとなるような深さを有する。
最後にSi3N4の上部層24がチャネル25を含むヒューズ15a
の上部表面全体に配置される。チャネル25の横断方向の
寸法Ｌと、Si3N4の層20と24との間の距離ｄとはヒュー
ズデバイス15a〜15kのブロー電圧を決定する要素とな
る。さらに、Si3N4の層20と24の厚さも同様に重要であ
る。寸法Ｗは、チャネル25に平行な幅の寸法であるが、
図２と図３が分離しているので図示されていない。しか
しながらＷは、ターミナル12を通る電流の強度の関数で
あり、装置11の性質によって決定される。前記デバイス
の主要な寸法は以下の通りである。
ングされたアモルファスシリコン層22の上に配置され
る。チャネル25が、デバイス15aの中にエッチングされ
るか又は全く別の方法で形成され、このチャネル25の底
とSi3N4層20との距離がｄとなるような深さを有する。
最後にSi3N4の上部層24がチャネル25を含むヒューズ15a
の上部表面全体に配置される。チャネル25の横断方向の
寸法Ｌと、Si3N4の層20と24との間の距離ｄとはヒュー
ズデバイス15a〜15kのブロー電圧を決定する要素とな
る。さらに、Si3N4の層20と24の厚さも同様に重要であ
る。寸法Ｗは、チャネル25に平行な幅の寸法であるが、
図２と図３が分離しているので図示されていない。しか
しながらＷは、ターミナル12を通る電流の強度の関数で
あり、装置11の性質によって決定される。前記デバイス
の主要な寸法は以下の通りである。
Si3N4層20は2000Å〜4000Å、好ましくは3000Åであ
る。
る。
Si3N4層24は1000Å〜4000Å、好ましくは1500Åであ
る。
る。
ｄは300Å〜2000Å、好ましくは1000Å Ｌ４μｍ Ｗ＝100μｍ〜4000μｍ 電極層23はａ−Si層22上に平行な線の形で形成され、
その全体がチャネル25によって中断されている。導線
（lignes Conductrices）間の距離は、静電気放電が発
生した際に隣接する線の間の放電が妨げられるようにチ
ャネルの長さＬより大きい。ヒューズデバイス15a〜15k
は、チャネル25の一方の面上にある部分26を回路10のバ
スバー28に接続することにより、回路10に接続される。
導線の別の部分27はチャネル25の他方の面上にあり、接
地線13に接続される。バスバー28は平行な導体及び回路
10の他の導体と同じ材料から作られる。しかし、このバ
スバー28は回路の他の導体よりも幅が広い。この余分の
幅（largeur Supplementaire）がヒューズデバイス15の
１つが切れ時、バスバーの連続性を維持する。さもなけ
れば、大きな静電気放電によって、バスバーおよびヒュ
ーズは、これらが接続される接合点において溶ける。バ
スバー28の幅は、好ましくはヒューズ15の幅Ｗの少なく
とも４倍である。
その全体がチャネル25によって中断されている。導線
（lignes Conductrices）間の距離は、静電気放電が発
生した際に隣接する線の間の放電が妨げられるようにチ
ャネルの長さＬより大きい。ヒューズデバイス15a〜15k
は、チャネル25の一方の面上にある部分26を回路10のバ
スバー28に接続することにより、回路10に接続される。
導線の別の部分27はチャネル25の他方の面上にあり、接
地線13に接続される。バスバー28は平行な導体及び回路
10の他の導体と同じ材料から作られる。しかし、このバ
スバー28は回路の他の導体よりも幅が広い。この余分の
幅（largeur Supplementaire）がヒューズデバイス15の
１つが切れ時、バスバーの連続性を維持する。さもなけ
れば、大きな静電気放電によって、バスバーおよびヒュ
ーズは、これらが接続される接合点において溶ける。バ
スバー28の幅は、好ましくはヒューズ15の幅Ｗの少なく
とも４倍である。
ヒューズデバイス15a〜15kの１つが、切れてしまうほ
どの静電電荷を受ける場合、Si3N4の上部層24は、モリ
ブデン製の電極23と前記上部層24とを介して、ドーピン
グされていないアモルファスシリコン層21をブローさ
せ、導電性の電極23からの金属がブローした部分に落ち
てヒューズデバイスを恒久的に短絡させることを妨ぐ。
この短絡が発生する場合、入力ライン12がグランドに短
絡されるために、半導体装置11は使用不能となる。従っ
て、このヒューズデバイスは、装置11の耐用期間中発生
する可能性の極めて小さい、全てのヒューズのブロオー
依然に、ヒューズデバイス15a〜15kの１つが恒久的にブ
ローすることによって、高電圧に対する保護が無効とな
らずにすむために、特に有利である。保護回路10が、ヒ
ューズデバイスの１つをブローさせるほど大きな静電気
放電を受けることは、まれであるので、この回路10は、
関連の半導体装置を高電圧から恒久的に保護する。
どの静電電荷を受ける場合、Si3N4の上部層24は、モリ
ブデン製の電極23と前記上部層24とを介して、ドーピン
グされていないアモルファスシリコン層21をブローさ
せ、導電性の電極23からの金属がブローした部分に落ち
てヒューズデバイスを恒久的に短絡させることを妨ぐ。
この短絡が発生する場合、入力ライン12がグランドに短
絡されるために、半導体装置11は使用不能となる。従っ
て、このヒューズデバイスは、装置11の耐用期間中発生
する可能性の極めて小さい、全てのヒューズのブロオー
依然に、ヒューズデバイス15a〜15kの１つが恒久的にブ
ローすることによって、高電圧に対する保護が無効とな
らずにすむために、特に有利である。保護回路10が、ヒ
ューズデバイスの１つをブローさせるほど大きな静電気
放電を受けることは、まれであるので、この回路10は、
関連の半導体装置を高電圧から恒久的に保護する。
図３は、１つの半導体素子29の複数のバス15の１部を
示す。点線で示された２つのヒューズ15aと15bとはチャ
ネル25により中断される。ヒューズ15aと15bとの距離は
チャネルの幅Ｌより大きい。入力ターミナル12が大きな
静電電荷を受ける場合、ヒューズ15a〜15kの１つがチャ
ネル25を介して点火され、ブローすることによって、装
置11を静電気放電による破損から保護する。
示す。点線で示された２つのヒューズ15aと15bとはチャ
ネル25により中断される。ヒューズ15aと15bとの距離は
チャネルの幅Ｌより大きい。入力ターミナル12が大きな
静電電荷を受ける場合、ヒューズ15a〜15kの１つがチャ
ネル25を介して点火され、ブローすることによって、装
置11を静電気放電による破損から保護する。
半導体スイッチングデバイスとして機能する、薄膜ト
ランジスタ18は、図２に図示されていない電極ゲートが
Si3N4の上部層24を付加する以前にチャネル25の底部に
付加されることを除き、ヒューズデバイス15a〜15kと同
様にして形成される。従って、薄膜トランジスタ18の形
成には追加処理工程を必要としない。TFT18の主な寸法
は以下の通りである。
ランジスタ18は、図２に図示されていない電極ゲートが
Si3N4の上部層24を付加する以前にチャネル25の底部に
付加されることを除き、ヒューズデバイス15a〜15kと同
様にして形成される。従って、薄膜トランジスタ18の形
成には追加処理工程を必要としない。TFT18の主な寸法
は以下の通りである。
Ｌ10μｍ、好ましくは12μｍ Ｗ＝100μｍ〜600μｍ、好ましくは200μｍ ｄは追加処理工程を不用とするために、TFT18及びヒ
ューズ15a〜15kと同じである。
ューズ15a〜15kと同じである。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/786
Claims (16)
- 【請求項１】入力ラインおよび接地ラインを有し、半導
体装置を静電気放電から保護するための保護回路であっ
て、 前記入力ラインと前記接地ラインとの間に並列に配置さ
れた複数の半導体ヒューズデバイスであって、前記半導
体装置の入力コンデンサもまた前記入力ラインと前記接
地ラインの間に設置され、前記半導体装置を所定の電圧
より大きな静電気放電から保護するヒューズデバイス
と、 前記所定の電圧より小さい静電気放電によって生成され
る電流を分流するために前記入力コンデンサと並列に配
置された半導体スイッチングデバイスと、 前記入力コンデンサに接続する抵抗であって、前記抵抗
及び前記入力コンデンサの抵抗−容量の時定数がヒュー
ズデバイス及びスイッチングデバイスのスイッチング時
間より高くなるような値をとる抵抗とを含む保護回路。 - 【請求項２】前記ヒューズデバイスがアモルファスシリ
コン製デバイスである請求項１に記載の保護回路。 - 【請求項３】前記半導体スイッチングデバイスが、アモ
ルファスシリコンの薄膜からなるトランジスタである請
求項２に記載の保護回路。 - 【請求項４】前記薄膜からなるトランジスが浮遊ゲート
を持つ請求項３に記載の保護回路。 - 【請求項５】前記半導体装置が液晶表示デバイスである
請求項４に記載の保護回路。 - 【請求項６】前記半導体ヒューズデバイスが一つの半導
体の帯上に配置されており、アモルファスシリコン製デ
バイスである請求項１に記載の保護回路。 - 【請求項７】前記半導体スイッチングデバイスがアモル
ファスシリコンの薄膜からなるトランジスタである請求
項６に記載の保護回路。 - 【請求項８】前記半導体装置が液晶表示デバイスである
請求項７に記載の保護回路。 - 【請求項９】複数の並列ヒューズデバイスを含む保護回
路であって、前記ヒューズデバイスの各々が、 絶縁性の基板と、 前記基板の一表面を覆うSi3N4の第一層と、 前記第一層を覆うドーピングされていない半導体材料の
第二層と、 前記第二層を覆うドーピングされた半導体材料の第三層
と、 前記第三層を覆う導電性の電極と、 寸法Ｌを有しており、前記導電性の電極及び前記第三層
と前記第二層の一部とを貫いて伸び、底部が前記第一層
からｄの距離内にあるチャネルと、 前記第三層と前記チャネルとを覆うSi3N4の第四層とを
含む保護回路。 - 【請求項１０】前記ヒューズデバイスが一つの半導体の
帯上に配置され、前記寸法Ｌが、前記ヒューズデバイス
が所定の電圧より大きい静電気放電から保護するように
選択される請求項９に記載の保護回路。 - 【請求項１１】前記薄膜のトランジスタが所定の電圧よ
り小さい静電気放電から保護する請求項10に記載の保護
回路。 - 【請求項１２】前記半導体材料がアモルファスシリコン
である請求項11に記載の保護回路。 - 【請求項１３】前記半導体材料がアモルファスシリコン
である請求項９に記載の保護回路。 - 【請求項１４】絶縁性の基板と、 前記基板の一表面を覆うSi3N4の第一層と、 前記第一層を覆うドーピングされていない半導体材料の
第二層と、 前記第二層を覆うドーピングされた半導体材料の第三層
と、 前記第三層を覆う導電性の電極と、 寸法Ｌを有しており、前記導電性の電極及び前記第三層
と前記第二層の一部とを貫いて伸び、底部が前記第一層
からｄの距離内にあるチャネルと、 前記第三層と前記チャネルとを覆うSi3N4の第四層とを
含むことを特徴とする半導体ヒューズデバイス。 - 【請求項１５】前記寸法Ｌが、前記ヒューズデバイスが
所定の電圧より大きい静電気放電から保護するように選
択される請求項14に記載の半導体ヒューズデバイス。 - 【請求項１６】前記半導体材料がアモルファスシリコン
である請求項14に記載の半導体ヒューズデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51739791A JP2877515B2 (ja) | 1991-10-25 | 1991-10-25 | 静電気放電から半導体装置を保護するための保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51739791A JP2877515B2 (ja) | 1991-10-25 | 1991-10-25 | 静電気放電から半導体装置を保護するための保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06502742A JPH06502742A (ja) | 1994-03-24 |
| JP2877515B2 true JP2877515B2 (ja) | 1999-03-31 |
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ID=18527580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51739791A Expired - Fee Related JP2877515B2 (ja) | 1991-10-25 | 1991-10-25 | 静電気放電から半導体装置を保護するための保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877515B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02253651A (ja) * | 1989-03-28 | 1990-10-12 | Nec Corp | 半導体集積回路の入力保護回路 |
-
1991
- 1991-10-25 JP JP51739791A patent/JP2877515B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02253651A (ja) * | 1989-03-28 | 1990-10-12 | Nec Corp | 半導体集積回路の入力保護回路 |
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| Publication number | Publication date |
|---|---|
| JPH06502742A (ja) | 1994-03-24 |
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