KR100197120B1 - 반도체 소자의 얕은 접합 형성 방법 - Google Patents
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Abstract
본 발명은 이온주입시 공핍영역에 발생한 결합을 접합영역의 표면으로 이동시켜 줌으로써, 누설전류의 발생을 감소시킬 수 있는 반도체 소자의 얕은 접합 형성 방법을 제공하기 위한 것이다. 이와 같은 목적을 달성하기 위한 본 발명의 얕은 접합 형성 방법은, 필드산화막 및 게이트 전극이 형성된 반도체 기판을 제공하는 단게; 상기 게이트 전극 양측의 기판 영역에 불순물을 이온주입되는 단계; 상기 불순물이 이온주입된 영역과 기판 영역의 경계면인 공핍 영역에 발생된 결함을 표면측으로 이동시키기 위하여, 암모니아 가스 분위기에서 급속 열처리하는 단계; 튜브로에서 재차 열처리하는 단계; 및 상기 급속 열처리하는 것에 의해 상기 접합영역 및 게이트 전극상에 형성된 실리콘질화막을 제거하는 단계를 포함하여 이루어진다.
Description
첨부한 도면은 본 발명의 실시예에 따른 얕은 접합 형성 방법을 설명하기 위한 부분 공정 흐름도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드 산화막
3 : 반도체 산화막 4 : 게이트 전극
5 : 측벽 산화막 6 : 전위환 또는 결함
7 : 접합영역 8 : 질화막
본 발명은 반도체 소자의 제조 방법에 관한 것으로서 특히 공핍층내의 전위환 또는 결함에 의한 누설전류를 감소시킬 수 있는 반도체소자의 얕은 접합 형성 방법에 관한 것이다.
현재, 반도체 소자는 급속한 속도로 고집적화가 이루어지고 있다. 이러한 고집적화를 이룩하기 위해서는, 종래 소자에서 대단히 많은 부분들의 축소화가 이루어져야 한다. 이러한 부분들 중 3가나 5가의 불순물 이온을 반도체 기판상에 주입하여 소위 소오스/드레인 영역이라 불리우는 접합 영역을 형성시키는 공정에서는 전합 영역의 깊이를 낮추는 것이 매우 중요하다.
금속산화물 전계효과 트랜지스터(MOSFET: Metal Oxide Semiconducter Field Effect Transister, 이하 MOSFET로 표기)는 실리콘 기판 상에 산화막의 개재하에 형성된 게이트 전극과, 이것의 양측에 형성되는 소오스 영역 및 드레인 영역을 포함하여 구성되는데, 상기한 MOSFET은 반도체 소자가 고집적화 됨에 따라, 그 크기가 감소되어야 하기 때문에, 이를 위해서는 소오스와 드레인 영역 사이의 채널(channel) 영역의 폭을 감소시키는 것과, 소오스/드레인 영역의 도핑 프로파일(Doping Profile)이 매우 중요시되고 있다.
한편 집적도의 증가로 소자의 크기가 감소하게 되면, 소자의 접합 깊이와 채널의 길이는 짧아지게 되지만, 인가되는 구동전압은 동일하기 때문에, 동일한 구동전압을 집적화된 MOSFET에 인가하는 경우에는 핫 캐리어(Hot carrier)에 의한 소자 기능의 퇴화(degradayion) 현상이 발생하게 된다.
따라서 상기한 문제점을 보완하기 위한 구조로서, 채널측의 소오스와 드레인의 인접영역에 저도핑 영역을 형성하여 주는 구조가 제안되었으며, 이러한 구조를 LDD(Lightly Droped Drain)구조라 칭하고 있다.
그런데, 상기한 LDD구조만으로는 단점의 완전한 보완이 이루어지지 않은 것에 기인하여, LDD구조의 저도핑 영역과 인접하는 하부에 포켓형의 고도핑 영역을 이온주입법과 후속 열처리 공정으로 형성시켜 주는 방법에 제시되었지만, 이러한 포켓형의 도핑영역은 그 제어가 정교하게 조절될 수가 없기 때문에 제조되는 MOSFET에서 기생 접합 용량이 오히려 증가하게 됨으로써 반도체 소자의 특성을 크게 저하시키고 있다.
따라서, 사기한 소자들을 형성하고자 할 때, 반도체 소자의 특성을 저하시키는 요인중의 하나인 주설전류를 감소시키기 위한 방법으로서, 접합영역과 기판영역의 경계면인 공핍영역 내의 결합을 감소시키는 방법이 제시되었다. 이 방법은 접합영역을 형성하기 위한 이온주입시, 질량이 작은 이온을 이용하거나, 또는 이온주입량을 감소시켜, 실리콘 격자 내부의 손상이나 자기침입형 실리콘 원자의 발생을 억제하는 것이다.
그러나, 전자의 경우에는 붕소와 같은 가벼운 이온을 이온주입 하여야 하나, 이러한 가벼운 이온은 그 투사길이가 길뿐 아니라 후속 열공정시에 확산도가 높은 것에 기인하여 접합영역의 깊어짐으로서, 접합간의 펀치-쓰루(punch-through) 등 소자의 오동작의 원인이 되고 있다.
후자의 경우에는, 이온주입량의 감소로 인하여 접촉 면저항의 증가가 초래되기 때문에 접합영역을 형성한 후에 그 표면에 비저항이 낮은 실리사이드와 같은 물질을 형성해 주어야 하는 등의 복잡한 후속 공정이 뒤따라야만 하는 문제점이 존재한다.
따라서, 본 발명의 목적은, 공핍 영역 내부에 존재하여 누설전류의 원인이 되는 전위환 또는 결함을 접합영역의 표면쪽으로 상향시켜 주고, 후속의 열공정시에 접합영역의 표면에 응력이 가해지도록 함으로써, 안정적으로 접합영역을 형성할 수 있는 반도체 소자의 얕은 접합 형성방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 얕은 접합 형성 방법은, 필드 산화막 및 게이트 전극이 형성된 반도체 기판을 제공하는 단계; 상기 게이트 전극 양측의 기판 영역에 불순물을 이온주입하는 단계; 상기 불순물이 이온주입된 영역과 기판 영역의 경계면인 공핍 영역에 발생된 결함을 표면측으로 이동시키기 위하여, 암모니아 가스 분위기에서 급속 열처리하는 단계; 튜브로에서 재차 열처리하는 단계; 및 상기 급속 열처리하는 것에 의해 상기 접합영역 및 게이트 전극 상에 형성된 실리콘질화막을 제거하는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
첨부한 도면은 본 발명의 실시예에 따른 반도체 소자의 얕은 접합 형성방법을 설명하기 위한 부분 공정 흐름도이다.
먼저 (a)도면에 도시한 바와 같이, 셀간의 분리를 위한 필드산화막(2)이 형성된 반도체 기판(1)의 상부에 게이트 산화막(3)을 성장시킨다. 성장된 게이트 산화막(3) 위에 다결정 실리콘(4)를 소정의 두께로 증착시킨 다음, 도면에는 미도시 되었지만, 감광막의 도포 및 노광공정을 통하여 마스크 패턴을 형성하고, 그 마스크 패턴을 이용하여 다결정 실리콘의 불필요한 부분을 식각하므로써, 게이트 전극(4)을 형성한다.
상기, 게이트 전극(4)의 형성후, 기판(1)의 전면에 산화막을 소정 두께만큼 증착하고, 이를 전면 식각(Blanket etch)하여 게이트 전극(4)의 측벽 산화막(5)을 형성한다.
다음으로, 게이트 전극(4) 양측의 기판 영역에 소정 농도의 불순물 이온을 소정의 에너지로서 이온 주입한다. 상기 이온주입으로 인하여 공핍층 (depletion layer)으로 될 영역에는 격자의 손상이나 자기 침입형 실리콘 원자가 생성되는데, 이는 누설전류를 증가시키는 요인이 된다.
따라서, 공핍층에 발생된 결함을 제거시키기 위하여, 암모니아(NH3) 분위기 및 900 내지 1100℃의 온도범위에서 1초 내지 10초 동안 급속열처리공정(RTP: Rapid Thermal Process)을 행한다. 이때, 제1(b)에 도시한 바와 같이, 급속열처리 고정에 의해 이온주입된 불순물이 활성화되어 접합영역(7)이 형성되고, 특히 공핍층 영역에 존재하던 전위환 또는 결함(6)은 응력(stress)이 발생하는 지역인 접합영역(7)의 표면으로 이동된다. 아울러, 급속열처리 공정이 암모니아 가스 분위기에서 수행된 것에 의해 접합영역(7)과 게이트 전극(4)의 표면에는 실리콘질화막(8)이 형성된다.
이 후, 제1(c)도에 도시한 바와 같이, 튜브로에서 후속 열처리를 행하는데, 이때의 열처리 조건은 온도를 700 내지 950℃범위로 하고, 30분 내지 60분동안 진행한다.
상기 튜브로에서의 후속 열처리 공정으로 전위환 또는 결함(6)은 접합의 상부에 고정된다.
이후, 접합영역(7)의 표면에 형성된 실리콘질화막(8)을 식각하여 제거한다.
상기 실시예에서는 일반적인 접합의 경우에 대해서 설명하였지만, 채널영역에서의 펀치-쓰루 현상을 방지하기 위한 LDD구조의 접합에서도 적용이 가능한다.
이상에서 설명한 바와 같이, 본 발명의 반도체 소자에서의 얕은 접합 형성 방법은, 이온주입으로 생긴 공핍영역에서의 전위환이나 결함을 암모니아 분위기에서의 급속열처리와 2차 열처리 과정을 통하여 접합영역의 표면쪽으로 고착시켜 줌으로써, 누설전류의 발생을 감소시킬 수 있다.
따라서, 격자 결함에 의한 누설전류로 인하여 그동안 사용되기 힘들었던 실리콘이나 게르마늄에 의한 선비정질화 기술을 적용할 수 있으므로, 현재보다 얕은 접합형성이 가능해진다.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (5)
- 필드산화막 및 게이트 전극이 형성된 반도체 기판을 제공하는 단계; 상기 게이트 전극 양측의 기판 영역에 불순물을 이온주입하는 단계; 상기 불순물이 이온주입된 영역과 기판 영역의 경계면인 공핍 영역에 발생된 결함을 표면측으로 이동시키기 위하여, 암모니아 가스 분위기에서 급속 열처리하는 단계; 튜브로에서 재차 열처리하는 단계; 및 상기 급속 열처리하는 것에 의해 상기 접합영역 및 게이트 전극 상에 형성된 실리콘질화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 반도체 소자의 얕은 접합 형성 방법.
- 제1항에 있어서 상기 급속열처리 온도는 900 내지 1,100℃ 범위인 것을 특징으로 하는 반도체 소자의 얕은 접합 형성 방법
- 제1항 또는 제2항에 있어서 상기 급속열처리 단계의 유지시간은 1초 내지 10초 범위인 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
- 제1항에 있어서, 상기 열처리 단계의 온도는 700 내지 950℃ 범위인 것을 특징으로 하는 반도체 소자의 얕은 접합 형성 방법.
- 제1항 또는 제4항에 있어서, 상기 열처린 단계의 시간은 30 내지 60분 범위인 것을 특징으로 하는 반도체 소자의 얕은 접합 형성 방법.
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| KR100474542B1 (ko) * | 1997-10-06 | 2005-05-19 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
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1995
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