KR100190790B1 - 펄스검출용회로및이회로를포함하는비디오레코더 - Google Patents

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Abstract

펄스 검출용 회로 및 이 회로를 포함하는 비디오 레코더.
특정 기준 레벨(Uref)상에 놓인 펄스를 전기 입력 신호를 검출하는 회로는 상기 전기 입력 신호를 리시브하기 위한 입력 단자(1), 최소한 각각 하나의 제1 및 제2 비교기 장치(2, 3), 스위칭 수단(S1), 출력 단자(8) 및 제어신호 발생수단(13)을 가진다. 상기 제어 신호 발생수단은 스위칭 수단의 상태를 제어하도록 상기 스위칭 수단(S1)에 대해 제어 신호를 제공한다.
입력단자(1)는 비교기 장치(2, 3)의 제1입력에 연결되고, 비교기 장치의 출력(각각 6 및 7)은 스위칭 수단(S1)의 단자(각각 C및 a)에 연결된다. 스위칭 수단의 출력 단자(b)는 출력단자(8)에 연결된다. 스위칭 수단의 출력단자(b)는 출력 단자(8)에 연결된다. 상기 제1 비교기 장치(2)는 단지 기준 레벨에 대해 제1값(μD4)을 초과하는 상대 진폭을 가진 펄스만 전달한다. 제2비교기 장치(3)는 단지 기준 레벨에 대해 제2값(μD2)을 초과하는 상대 진폭을 가진 펄스만 전달한다.
입력 단자가 기준 레벨에 대해 특정(제3) 값(μD3)을 초과하는 진폭을 가진 N1연속 펄스를 리시브할때 제1비교기(2)가 출력단자(8)에 연결되는 방법으로 스위칭 수단(S1)은 c-b상태로 세트된다. μD5μD4μD3와 같이 상대 진폭이 제4 및 제5값(각각 μD4및 μD5)사이에 존재하는 N2연속 펄스가 카운트될때, 제2비교기 장치(3)가 출력단자(8)에 연결되는 방법으로 스위칭 수단(S1)이 a-b상태로 세트된다. N1 및 N2는 1보다 크거나 같은 정수이다.

Description

펄스 검출용 회로 및 이 회로를 포함하는 비디오 레코더
제1도는 기준 레벨에 대한 단일 극성 펄스 검출용 회로의 1실시예를 도시한 도면.
제1a도는 제1도 회로의 제어 신호를 발생 수단을 보다 상세히 도시한 도면.
제2a도는 전기 입력 신호를 도시하며, 제2b도는 제1도에 도시된 회로의 스위칭 수단의 상태를 도시한 도면.
제3a도는 기준 레벨에 대한 양 및 음 극성 펄스 검출용 회로의 1실시예를 도시한 도면.
제4a도는 전기 입력 신호를 도시하며, 제4b도는 제3도에 도시된 회로의 스위칭 수단의 상태를 도시한 도면.
제5도는 기준 레벨에 대한 단일 극성 펄스 검출용 회로의 1실시예를 도시하며, 그의 제어신호 발생 수단은 전압 히스테리시스를 나타낸다.
제6도는 제5도에 도시된 회로의 여러 포인트상에 신호값을 부여하며 입력 단자에 인가된 펄스의 여러 진폭값에 상응하는 상기 회로의 스위치 상태를 도시한 도면.
제7도는 기준 레벨에 대한 양 및 음 극성 펄스 검출용 회로의 1실시예를 도시한 도면으로써, 그의 제어신호 발생 수단 또한 전압 히스테리시스 효과를 나타낸다.
제8a내지 8f도는 입력 단자에 인가된 다수의 펄스 진폭에 대한 제7도에 도시된 회로의 스위치의 스위치 상태를 도시한 도면.
제9도는 제7도에 도시된 회로의 제어 신호 발생 수단을 보다 상세하게 도시한 도면.
제10a 및 10b, 11a 및 11b와 12a 및 12b도는 제9도에 도시된 A로에 사용되는 다수의 소자를 도시한 도면.
제13도는 비디오 레코더에 사용된 본 발명에 따른 회로를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 입력단자 2, 3 : 제1 및 제2 비교기 장치
S : 스위칭 수단 8 : 출력단자
13 : 제어신호 발생수단
본 발명은 특정 기준 레벨상에 놓인 펄스를 전기입력 신호로 검출하며 상기 전기 입력 신호를 리시브하기 위한 입력 단자를 가진 회로 및 이 회로를 포함하는 비디오 레코더에 관한 것이다. 특히 자기 레코드 캐리어의 가로 방향 및 에지부로 연장되는 분리된 트랙안에 기록된 CTL펄스를 이 레코드 캐리어에 대해 판독하는데 사용된다.
상기 비디오 헤드가 자기 테이프상에 기울어져 연장되는 비디오 트랙을 정확하게 따르도록 상기 CTL펄스가 판독된다. 게다가 이들 펄스는 VHS비디오 레코더의 VISS 또는 VASS(VISS 및 VASS는 VHS인덱스/어드레스 시스템을 의미함)에 사용되도록 판독될 수 있다. 이들 펄스가 상이한 테이프 속도에서 상이한 진폭 및 펄스폭을 갖을 수도 있기 때문에 CTL 펄스의 판독은 때때로 문제점을 제시한다.
본 발명의 목적은 진폭 및 폭이 시간의 함수로써 변하는 펄스를 보다 정확하게 검출할 수 있는 펄스 검출 회로를 제공하는 것이다.
이것을 목적으로 본 발명에 따른 회로는 최소한 각기 하나의 제1 및 제2 비교기 장치를 포함하며 이 비교기 장치가 각기 입력 단자에 연결된 제1입력, 정전위 포인트에 연결된 제2입력, 및 출력을 가지는 것, 입력단자가 기준 레벨에 대해 특정 제1값을 초과하는 상대 진폭을 가진 펄스를 리시브할때만 제1 비교기 장치가 그의 출력상에서 1전기 신호를 제공하도록 동작되고, 입력 단자가 기준레벨에 대해 특정 제2값을 초과하는 상대 진폭을 가진 펄스를 리시브할 때 제2비교기 장치가 그의 출력상에 제2전기 신호를 제공하도록 동작되며, 상기 제1값이 제2값보다 큰 것, 제1 및 제2 비교기 장치의 출력이 각각 스위칭 수단의 제1입력 및 제2 입력에 연결되며, 상기 스위칭 수단이 본 회로의 출력 단자에 연결된 출력을 가지는 것, 본 회로가 출력상에 제어 신호를 발생시키며 스위칭 수단의 제어 신호 입력에 상기 제어 신호를 제공하기 위한 수단을 포함하는 것, 및 입력 단자가 기준 레벨에 대해 제3값을 초과하는 상대 진폭을 가진 펄스를 리시브할때의 방법으로 제어 신호 발생 수단이 스위칭 수단에 제공될 제어 신호를 발생시키도록 동작되며, 이때 스위칭 수단이 그의 제1입력 및 출력이 서로 연결되는 상태로 세트되고, N1이 1보다 크거나 같은 정수인 것을 특징으로 한다.
본 발명은 상이한 레코더 또는 상이한 테이프 및 판독 헤드를 지나는 자기 테이프의 상이한 전달 속도에 대해 펄스 진폭이 실제로 확장될 수 있다는 사실을 인식하는데 기초를 두고 있다. 더우기, 위에서 마지막으로 언급한 경우에 있어서 판독된 펄스가 왜곡되며, 이 왜곡은 특히 높은 테이프 속도의 경우 펄스폭을 확장함에 있어서 현저해진다. 그러므로 본 발명에 따른 회로는 펄스의 크기를 모니터하고 그것에 기초하여 하이 또는 로우 검출레벨을 선택한다. 하이레벨, 즉 제3값보다 큰 상대진폭을 가진 N1펄스가 인가되는지 여부가 확인된다. 이경우에 있어서 하이 검출 레벨이 선택된다. 이것은 즉 제1값을 의미한다. 제1값보다 높은 진폭을 가진 펄스가 본 회로에 의해 검출되고 이들 펄스의 다른 처리를 위해 출력으로 전달되며, 제1값보다 작은 진폭을 가진 펄스는 전달되지 않는다.
N1이 1보다 클 경우, N4펄스는 바로 연속되는 펄스가 될수도 있다. 다른 기능성은 제3값보다 큰 N1펄스가 특정 타임 구간에서 발생하는지 여부를 점검하는 것이다. 또다른 가능성은 N1+x펄스, x는 1보다 크거나 같은 정수이다. 의 싸이클에 있어서 제3값보다 큰 N1펄스가 존재하는지 여부를 점검하는 것이다.
상기 기본적인 아이디어로부터 여러가지 다른 변경이 가능하다.
제1변경은 제2입력 및 출력이 서로 연결되는 상태로 리세팅하는 가능성을 제공한 것이다.
이것을 목적으로 본 발명에 따른 회로는 입력 단자가 기준 레벨에 대해 제4 및 제5값사이에 위치한 상대 진폭을 가진 펄스를 리시브할때의 방법으로 제어 신호발생 수단이 스위칭 수단에 대해 제어 신호를 발생시키도록 동작되며, 이때 상기 스위칭 수단이 제2입력 및 출력이 서로 연결되는 상태로 세트되고, N2가 1보다 크거나 같은 정수일 것, 및 제3값이 제4값보다 크거나 같고 제4값이 제5값보다 크거나 같을 것을 특징으로 한다. 펄스 카운팅에 대해 위에서 언급한 것은 본 경우에도 적용된다.
그러므로, N2펄스는 N연속 펄스이거나, 또는 특정한 타임 구간안에 위치한 N2펄스 또는 N2+y펄스의 싸이클안의 N2펄스일 수 있으며, y는 1보다 크거나 같은 정수이다.
본 발명에 따라 로우 검출 레벨이 변화된 후 제4 및 제5값 사이의 상대 진폭을 가진 로우 레벨N2펄스가 카운트된다. 이것은 즉 제2값을 의미한다. 이때 제2값보다 큰 진폭의 펄스가 본 회로에 의해 전달된다.
제2값보다 작은 진폭의 펄스가 본 회로에 의해 전달된다.
제2값보다 작은 진폭의 펄스는 전달되지 않는다.
제3값은 최소한 제4값에 거의 일치하도록 선택된다.
본 회로는 제어 신호발생 수단이 제1 및 제2 카운터를 포함하는 것, 제1 카운터가 제3값보다 큰 상대진폭을 가진 펄스를 카운트하고 상기N펄스가 카운트된후 출력상에 신호를 전달하도록 동작되며, 제2카운터가 제3값과 제5값사이의 상대 진폭을 가진 펄스를 카운트하고 상기 N2펄스가 카운트된 후 출력상에 신호를 전달하도록 동작되는 것, 및 제1카운터의 출력이 제어신호 발생 수단의 출력에 연결되는 것을 특징으로 한다.
본 회로는 제3값에 거의 일치하는 제1값 및 제5값에 거의 일치하는 제2값을 선택하므로써 간단하게 구성될 수 있다. 이것을 두개의 비교기 장치를 필요로 하며, 이들 비교기 장치는 모두 펄스를 검출하고 제어신호를 취하는데 사용될 수 있다.
이러한 회로는 제1비교기 장치의 출력이 제1카운터의 입력에 연결되고 제2비교기 장치의 출력이 제2카운터의 입력에 연결되는 것을 특징으로 한다.
게다가, 제1 및 제2비교기 장치의 출력은, AND 게이트를 경유하여, 제1카운터의 입력 및 제2카운터의 리세트 입력에 연결되며, 제2카운터의 출력은 제1카운터의 리세트 입력에 연결될 수도 있다.
본 회로가 기준 레벨에 대해 항상 하나의 특정 극성을 갖는 펄스를 검출해야만 할 경우, 비교기 장치는 각각 단 하나의 비교기만을 필요로 한다.
기준 레벨에 대해 양 및 음 극성을 가진 펄스는 검출해야 하는 회로는, 상기 비교기 장치가 각각 두개의 비교기를 포함하며, 각 비교기가 제1 및 제2 입력 및 출력을 가지는 것 비교기의 제1입력이 입력 단자에 연결되고, 제1비교기 장치안의 제1비교기의 제2입력이 제1비교기 장치의 제2입력에 연결되며, 제1비교기 장치안의 제2비교기의 제2입력이 제1비교기 장치의 제3입력에 연결되고,제2비교기 장치안의 제1비교기의 제2입력이 제2비교기 장치의 제2입력에 연결되며, 제2비교기 장치안의 제2비교기의 제2입력이 제2비교기 장치의 제3입력에 연결되는 것, 제1 및 제2비교기 장치의 제3입력이 각각 정전위 포인트에 연결되고 각 비교기 장치안의 제1 및 제2비교기의 출력이, 신호 조합 소자를 경유하여, 비교기 장치의 출력에 연결되며, 입력 단자가 기준 레벨에 대해 양 및 음의 방향으로 상기 제1값을 초과하는 진폭을 가진 펄스를 리시브할 때만 제1비교기 장치안의 제1및 제2비교기가 제3및 제4전기 신호를 발생시키도록 동작되는 것, 및 입력 단자가 기준 레벨에 대해 양 및 음의 방향으로 상기 제2값을 초과하는 진폭을 가진 펄스를 리시브할때 제2비교기 장치안의 제1및 제2비교기가 제5및 제6전기 신호를 발생시키도록 동작되는 것을 특징으로 한다. 다시 제2값이 최소한 제5값에 거의 일치할 수도 있다. 이 경우에 있어서, 본회로는, 두개의 비교기 장치안의 제1비교기의 출력이 AND게이트를 경유하여 OR게이트의 제1입력에 연결되고 두개의 비교기 장치안의 제2비교기의 출력이 제2 AND 게이트를 경유하여 OR게이트의 제2입력에 연결되는 것, OR게이트의 출력이 제1카운터의 입력 및 제2카운터의 리세트 입력에 연결되는 것, 제2비교기 장치안의 제1 및 제2비교기의 출력이 제2 OR 게이트를 경유하여 제2카운터의 입력에 연결되는 것 및 제2카운터의 출력이 제1카운터의 리세트 입력에 연결되는 것을 특징으로 한다.
본 발명의 다른 변형에 있어서, 제3값은 제4값보다 크게 선택될 수도 있다. 이것은 제어 신호발생 수단에 있어서 전압 히스테리시스 제공한다. 이때 이 회로는, 제어 신호 발생 수단이 제1 및 제2비교기 장치를 포함하며, 각 비교기 장치가 입력 단자에 연결된 제1입력, 정전위 포인트에 연결된 제2입력, 및 출력을 가지는 것, 제어신호 발생 수단안의 제1 및 제2 비교기 장치의 출력이 신호조합 유닛의 제1 및 제2입력에 연결되며, 이신호 조합 유닛이 제어 신호 발생 수단의 출력에 연결된 출력을 가지는 것, 입력 단자가 기준 레벨에 대해 제3값을 초과하는 진폭을 가진 펄스를 리시브할때 상기 제어 신호 발생 수단안의 제1비교기 장치가 제3전기신호를 제공하도록 동작되는 것, 입력단자가 기준 레벨에 대해 제3 및 제4값 사이에 위치하는 진폭을 가진 펄스를 리시브하자마자 제어 신호 발생 수단안의 제2비교기 장치가 제4전기 신호를 제공하도록 동작되는 것, 상대 진폭이 제4값을 초과하는 연속 펄스를 입력 단자가 리시브한 후 스위칭 수단이 그의 제1입력이 출력에 연결되는 상태를 유지하는 방법으로, 입력 단자가 기준 펄스에 대해 제3값을 초과하는 N1펄스를 리시브한후 제어신호 발생 수단이 제어 신호를 발생시키도록 동작되는 것, 및 상기 제3값이 제4값보다 큰 것을 특징으로 한다.
입력 단자가 기준 레벨에 대해 제4 및 제5값 사이에 위치한 진폭을 가진 펄스를 리시브할때 제2비교기 장치가 제5전기 신호를 제공하도록 동작되는 것, 입력단자가 상대 진폭이 제3값보다 작은 연속 펄스를 리시브할때 스위칭 수단이 그의 제2입력이 출력에 연결되는 상태로 세트되는 방법으로 입력 단자가 제4 및 제5사이에 위치한 상대 진폭을 가진 N2펄스를 리시브한 후 제어 신호 발생 수단이 제어 신호를 발생시키도록 동작되는 것을 특징으로 하는 회로에 의해 로우 검출 회로의 스위칭이 이루어질 수 있다.
제어신호 발생수단에 있어서 전압
히스테리시스를 갖는 회로의 다른 실시예는 N1=1인것, 비교기 장치가 각기 제1 및 제2입력 및 출력을 가진 두개의 비교기를 포함하는 것, 비교기의 제1입력이 입력단자에 연결되고, 제1비교기 장치안의 제1비교기의 제2입력이 제1비교기 장치의 제2입력에 연결되며, 제1비교기 장치안의 제2비교기의 제2입력이 제1비교기 장치의 제3입력에 연결되고, 제2비교기 장치안의 제1비교기의 제2입력이 제2비교기 장치의 제2입력에 연결되며, 제2비교기 장치안의 제2비교기의 제2입력이 제2비교기 장치의 제3입력에 연결되는 것, 제1 및 제2비교기 장치의 제3입력이 각각 정전위 포인트에 연결되는 것, 제1비교기 장치안의 제1 및 제2비교기의 출력이 각각 스위칭 수단의 제1 입력의 제1 및 제2서브 입력에 연결되며, 제2비교기 장치안의 제1및 제2비교기의 출력이 각각 스위칭 수단의 제2입력의 제1 및 제2서브 입력에 연결되고, 입력단자가 기준 레벨에 대해 양 또는 음의 방향으로 상기 제1값을 초과하는 진폭을 가진 펄스를 리시브할때만 제1비교기 장치안의 제1 및 제2비교기가 제6 및 제7전기 신호를 발생시키도록 동작되는 것, 및 입력단자가 기준 레벨에 대해 양 및 음의 방향으로 상기 제2값을 초과하는 진폭을 가진 펄스를 리시브할때 제2비교기 장치안의 제1 및 제2비교기가 제8 및 제9전기 신호를 발생시키도록 동작되는 것, 제어신호 발생 수단안의 제1 및 제2비교기 장치가 각기 최소한 하나의 제1 및 제2입력 및 출력을 가진 두개의 비교기를 포함하는 것, 상기 비교기의 제1입력이 입력 단자에 연결되며, 제1비교기 장치의 제1비교기의 제2입력이 제1비교기 장치의 제2입력이 연결되고, 제1비교기 장치안의 제2비교기의 제2입력이 제1비교기 장치의 제3입력에 연결되며, 제2비교기 장치안의 제1비교기의 제2입력이 제2비교기 장치의 제2입력연결되고, 제2비교기 장치안의 제2비교기의 제2입력이 제2비교기 장치의 제3입력에 연결되는 것, 제1 및 제2비교기 장치의 제3입력이 각각 정전위 포인트에 연결되는 것, 각 비교기 장치내의 제1 및 제2비교기의 출력이 신호조합 소자를 경유하여, 재어 신호발생 수단의 출력에 연결되고, 입력단자가 기준 레벨에 대해 양 음의 방향으로 상기 제3값을 초과하는 진폭을 가진 펄스 리시브할때만 상기 제1비교기 장치안의 제1및 제2비교기가 제10 및 제11전기 신호를 발생시키도록 동작되는 것, 및 입력 단자가 기준 레벨에 대해 양 및 음의 방향으로 제3 및 제4값사이에 위치한 진폭을 가진 펄스를 리시브할때 상기 제2비교기 장치안의 제1및 제2비교기가 제12 및 제13전기신호를 발생시키도록 동작되는 것, 및 입력단자가 기준 레벨에 대해 양의 방향으로 제3값을 초과하는 상대 진폭을 가진 펄스를 리시브할때의 방법으로 신호 조합 유닛이 제10에서 제13제어 신호를 발생시키도록 동작되며, 이때 스위칭 수단이 그의 제1입력의 제2서브 입력이 출력에 연결되는 상태로 세트되는 것, 입력 단자가 기준 레벨에 대해 제3값을 초과하는 상대 진폭을 가진 펄스를 리시브할때 스위칭 수단이 그의 제1입력의 제1서브입력이 출력에 연결되는 상태로 세트되는 것을 특징으로 한다. 이때 히스테리시스 효과는 입력 단자가 상기 기준레벨에 대해 음의 방향으로 제4값을 초과하는 상대 진폭을 가진 연속 펄스를 리시브한 후 스위칭 수단이 그의 제1입력의 제1서브 입력이 출력에 연결되는 상태로 세트되는 방법으로 입력 단자가 기준 레벨에 대해 양의 방향으로 제3값을 초과하는 상대 진폭을 가진 펄스를 리시브한 후 제어신호 발생 수단이 제어신호를 발생시키도록 동작되는 것, 및 단자가 기준 레벨에 대해 양의 방향으로 제4값을 초과하는 상대 진폭을 가진 연속 펄스를 리시브 한후 스위칭 수단이 그의 제1입력의 제2서브 입력이 출력에 연결되는 상태로 세트되는 방법으로 입력 단자가 기준 레벨에 대해 음의 방향으로 제3값을 초과하는 상대 진폭을 가진 펄스를 리시브한 후 제어 신호 발생 수단이 제어신호를 발생시키도록 동작될때 현저해 진다.
기준 레벨에 대해 양 펄스를 수신한 후 스위칭 수단이 그의 제2입력의 제1서브 입력이 출력에 연결되는 상태로 세트되도록 제어 신호 발생 수단이 제어 신호를 발생시키도록 동작되고, 기준 레벨에 대해 음펄스를 수신한 후 스위칭 수단이 그의 제2입력의 제2서브 입력이 출력에 연결되는 상태로 세트되도록 제어 신호 발생 수단이 제어 신호를 발생시키도록 동작될때 로우 검출레벨로의 스위칭이 달성될 수 있다.
이하, 첨부된 도면을 참조로 하여 본원 명세서를 보다 상세하게 설명하겠다.
제1도는 각각 제1 및 제2비교기 장치(2 및 3)의 제1입력(+)에 연결된 입력 단자(1)를 가진 회로의 제1실시예를 도시한 것이다. 상기 두개의 비교기 장치는 각각 하나의 비교기를 포함한다. 제1비교기 장치(2)의 제2입력(-)은 정전위의 포인트(4)에 연결된다. 제2비교기 장치(3)의 제2입력(-)은 정전위의 포인트(5)에 연결된다. 비교기 장치(2 및 3)의 각 출력(6 및 7)은 각기 제어 가능 스위치 형태인 스위칭 수단(S1)의 각 입력(c 및 a)에 연결된다. 스위치 S1의 출력 b는 본 본 회로의 출력단자(8)에 연결된다. 출력(6 및 7)은 또한 AND 게이트(9)의 입력에 연결되며, 이 게이트는 카운터(10)의 계수 입력 c1및 카운터(11)의 리세트 입력에 연결된 출력을 가진다. 또한, 출력(7)이 카운터(11)의 계수 입력 c1에 연결된다. 카운터(11)의 n=N2출력이 카운터(10)의 리세트 입력에 연결되고 카운터(10)의 n=N1출력이 스위치S1의 제어 신호 입력(12)에 연결된다.
기준 레벨 Uref에 대해 상대적인 진폭을 나타내며 제1값을 초과하는 펄스를 상기 입력 단자(1)가 리시브할 경우에만 제1전기 신호(논리 1신호)를 발생시키도록 비교기(2)가 동작된다. 퍼텐셜 UD4이 정전위의 포인트(4)에 인가된다. 제1값은 UD4-Uref에 일치한다. Uref가 반드시 0볼트일 필요는 없지만, 그대신 영이 아닌 특정 직류 전압일 수도 있다. 다시말해 펄스가 제1값을 초과할 경우에만 비교기(2)가 제1전기 신호를 발생시킨다는 사실에 주의해야 한다. 펄스가 제1값보다 낮은 상대 진폭을 가질 경우, 비교기(2)는 제1전기 신호를 발생시키지 않는다.
Uref에 대한 상대 진폭이 제2값을 초과하는 펄스를 상기 입력 단자(1)가 리시브할 경우 제2전기 신호(논리 1신호)를 발생시키도록 비교기(3)가 동작된다. 퍼텐셜 UD2이 포인트 (5)에 인가되기 때문에, 제2값은 UD2-Uref에 일치할 것이다. 이 실시예에 있어서, 제3, 제 4 및 제1값은 서로 일치하며 제2값은 제5값에 일치한다.
스위치 S1의 상태에 있어서, 단자 a 및 b는 서로 연결되어 있으며 카운터 N1은 제3값보다 큰 상태 진폭을 가진 펄스를 카운트한다. 이것은 즉 이들 펄스가 UD1보다 크다는 것을 의미하며, 제2a도를 참조하기 바란다. 이 타임 구간동안, 비교기(3)에 의해 검출되고 결국 UD2보다 큰 진폭을 가진 펄스가 출력 단자(8)에 전달된다. N1다음에, UD1보다 큰 진폭을 가진 연속 펄스가 논리 1신호로 카운트되며 이신호는 카운터(10)의 n=N1출력상에 나타난다. 스위치 S1의 제어 신호 입력(12)에 인가되는 이 신호의 영향으로 단자 c 및 b가 서로 연결되는 상태로 스위치 S1가 세트되며, 제2b도를 참조하기 바란다. 이 순간부터 비교기(2)에 의해 검출되고 결국 UD1보다 큰 상대 진폭을 갖는 펄스가 출력 단자(8)에 전달된다. 그때 카운터(10)의 계수는 n=N1을 유지한다.
이제 UD1과 UD2사이의 진폭을 가진 펄스가 입력 단자에 인가된다고 가정하자. AND게이트(9)에 의해 어떠한 리세트 펄스도 카운터(11)의 리세트 입력에 인가되지 않기 때문에 카운터(11)가 카운트할 수 있다.
이러한 펄스의 N2가 카운트 될때, 카운터(11)의 n=N2출력은 논리 1이 된다. 이것의 결과로, 리세트 신호가 카운터(10)의 리세트 입력에 인가되고, 카운터(10)를 0에 리세트 시킨다. 이제 단자 a 및 b가 서로 연결되는 상태로 스위치 S1가리세트되며, 제2b도를 참조하기 바란다.
제1도 회로안에 도시된 제어 신호 발생 수단은 대시 블록(13)안에 위치한 소자를 포함한다. 펄스 검출을 제공하는 비교기가 스위치 S1의 제어 입력 단자(12)에 인가된 제어 신호를 제공하는데 사용되는 것이 분명하다.
제3도는 기준 레벨에 대한 양 및 음 극성 펄스를 검출하도록 연장된 제1도의 회로를 도시한 것이다.
여기서 제1비교기 장치(2')는 제1 및 제2비교기(2.1 및 2.2) 및 S-R 플립-플롭(20)를 포함한다. 제2비교기 장치(3')는 제1및 제2비교기(3.1 및 3.2) 및 S-R플립-플롭(21)을 포함한다.
입력단자(1)가 비교기(2.1 및 3.1)의 비반전 입력(+) 및 비교기(2.2 및 3.2)의 반전 입력(-)에 연결된다.
비교기(2.1 및 3.1) 의 반전 입력(-)이 각각 정전위의 포인트(4.1 및 5.1)에 연결된다. 비교기(2.2 및 3.2)의 비반전 입력(+)이 각각 정전위의 포인트(4.2 및 5.2)에 연결된다. 비교기(2.1 및 2.2)의 출력(6.1 및 6.2)은 각각 플립-플롭(20)의 세트 입력 및 리세트 입력에 연결된다.
플립-플롭(20)의 Q출력은 스위치 S1의 입력 단자 c에 연결된다. 비교기(3.1 및 3.2)의 출력 (7.1 및 7.2)은 각각 플립-폴립(21)의 세트 입력 및 리세트 입력에 연결된다.
플립-폴립(21)의 Q출력은 스위치 S1의 입력 단자a에 연결된다.
비교기 (2.1 및 3.1)의 출력(6.1 및 7.1)은 각각 AND게이트(9)의 입력에 연결된다. 비교기(2.2 및 3.2)의 출력 (6.2 및 7.2)은 각각 AND게이트(22)의 입력에 연결된다. 두 AND게이트의 출력은 OR게이트(24)를 경유하여 카운터(10)의 계수 입력 c1에 연결된다.
비교기(3.1 및 3.2)의 출력(7.1 및 7.2)은 OR게이트(23)를 경유하여 카운터(11)의 계수 입력 c1에 연결된다. 입력단자(1)를 경유하여 비교기(3.1 및 3.2)에 인가된 펄스가 증폭기(25)에 의해 첫번째로 증폭된다. 증폭기(25)의 이득 계수를 적절하게 선택할 경우, 동일한 퍼텐셜이 포인트(4.1 및 5.1) 및 포인트(4.2 및 5.2)에 인가될 수도 있다.
기준 레벨 Uref에 대해 상대적인 진폭이 Uref에 대해 양의 방향으로 제1값(UD1-Uref)을 초과하는 펄스를 입력 단자(1)가 리시브할때 비교기(2.1)가 (제3)전기 신호(논리1)를 제공하는 것이 분명하다. 또한, 기준 레벨 Uref에 대해 상대적인 진폭이 Uref에 대해 음의 방향으로 제1값을 초과하는 펄스를 입력단자(1)가 리시브할때 비교기(2.2) 가(제4)전기 신호(논리 1)를 제공하는 것이 분명하다. 또한, Uref에 대한 상대 진폭이 Uref에 대해 양의 방향으로 제2값(UD2-Uref)을 초과하는 펄스를 입력 단자(1)가 리시브할때 비교기(3.1)가 (제5)전기 신호(논리 1)를 제공하는 것이 분명하다.
또한 Uref에 대한 상대 진폭이 Uref에 대해 음의 방향으로 제2값을 초과하는 펄스를 입력 단자(1)가 리시브할때 비교기(3.2)가 (제6)전기 신호(논리 1)를 제공하는 것이 분명하다. 제3도에 도시된 회로의 동작은 제1도에 도시된 회로의 동작과 비슷하다. Uref에 대한 진폭이 UD1보다 큰 N1펄스가 입력단자(1)에 인가될때, 제4a도를 참조하건데, 카운터(10)가 이 펄스를 카운트할 것이다. 이때 스위치 S1는 a-b상태에 있다. 이러한 N1펄스가 리시브된 후, 카운터(10)에 의해 스위치 S1의 제어 신호 입력(12)에 인가된 제어 신호에 응답하여 스위치 S1는(다른) 상태 c-b로 변하며, 제4b도를 참조하기 바란다.
UD2와 UD1사이의 상대 진폭을 가진 펄스가 입력단자(1)에 인가될 경우, 제4a도를 참조하건데, 카운터(11)가 이들 펄스를 카운트할 것이다. 이것은 이때 OR게이트(24)가 어떠한 리세트 펄스도 카운터(11)의 리세트 입력에 인가시키지 않기 때문이다. 카운터(11)가 UD1과 UD2사이의 진폭을 가진 N2연속 펄스를 카운트 할경우, 제4a도를 참조하건데 카운터(11)의 n=N2출력은 카운터(10)가 0에 세트 되도록 하이로 되며, 스위치 S1를 상태 a-b로 리세트된다.
한편, 상기 출력이 S-R플립-플롭(20 및 21)에 의해 이어지기 때문에, 비교기에 의해 검출된 펄스가 출력단자(8)에 전달되지는 않지만 그대신 그의 라이징 및 폴링(falling)에지가 검출된 펄스의 검출 순간을 나타내는 구형파가 전달된다. 본 실시예에 있어서, 비교기(2.1, 2.2, 3.1 및 3.2)가 제어 신호 발생 수단(13')의 일부분을 형성하는 것이 분명하다.
제1 및 제3도에 도시된 실시예에 있어서, 카운터(10)가 UD4보다 큰 진폭을 가진 N1펄스를 카운트한다. 이들 펄스는 반드시 UD1보다 큰 진폭을 가진 N1연속 펄스일 필요는 없다. 카운터(10)가 하이제어신호를 스위칭 수단 S1의 제어 신호 입력(12)에 제공하기 전에 UD1보다 큰 진폭을 가진 N1연속 펄스만을 카운트할 수 있게 하는 방법으로 제어 신호 발생 수단(13 및 13')이 동작될 수도 있다. 제1도에 도시된 실시예에 대해, 이것은 제1a도로 표시된다. 제1a도는 부수적으로 검출기(15), OR게이트(16), AND (17) 및 인버터(18)를 포함하는 제1도의 제어 신호 발생 수단(13)을 도시한다.
UD2와 UD1사이의 진폭을 가진 펄스가 입력 단자(1)에 인가될 경우, 검출기(15)는 하이 제어신호를 제공하도록 동작된다. 스위치가 상태 a-b에 있는 동안 카운터(10)가 펄스를 카운트하는 타임 구간에 있어서, 카운터(10)의 n=N1출력은 로우가 될 것이다. 이것은, 인버터(18)를 경우하여, 하이신호가 AND게이트(17)에 인가되는 것을 의미한다. 작은 진폭, 즉 UD2와 UD1사이의 진폭을 가진 펄스가 인가될 경우, 검출기(15)는 카운터를 0에 리세트시키도록 AND게이트(17) 및 OR게이트(16)를 경유하여 카운터(10)의 리세트 입력에 인가되는 하이제어 신호를 제공할 것이다. UD1보다 큰 진폭을 가진 N1연속 펄스가 인가될 경우에만 카운터(10)는 그의 최종 계수에 도달한다.
제5도는 기준 레벨 Uref에 대한 단일 극성 펄스를 검출하고 전압 히스테리시스를 가진 제어 신호 발생수단을 포함하는 회로의 1실시예를 도시한다. N1=N2=1로 가정된다. 한편, 이것이 필수적이지 않다는 사실에 주의해야 한다. N1및 N2가 1과 일치하지 않을 경우, 제1도 및 제3도에 도시된 실시예안의 제어 신호 발생수단과 같은, 제어 신호 발생 수단(13'')은 카운터를 갖추게 된다. 이 경우에 있어서, 제어 신호발생 수단(13'')은 비교기 장치(30), 비교기 장치(31), 스위칭 수단(S2) 및 D 플립-플롭(32)를 포함하는 데, 맨 마지막 언급된 두소자는 신호 조합 유닛(45)을 구성한다. 입력 단자 (1)가 단일 비교기로 구성된 비교기 장치(30)의 제1입력(+)에 연결되며, 제2비교기 장치(31)의 제1입력(33)에 인가된다. 비교기(30)의 다른(-)입력은 정전위 포인트(34)에 연결된다. 비교기(31)의 제2입력(35) 및 제3입력(36)은 각각 정전위 포인트(37 및 38)에 연결된다. 비교기(30 및 31)의 출력(39 및 40)은 각각 스위치 S2의 입력 c 및 a에 연결된다. 스위치 S2은 출력 단자 b는 플립-플롭(32)의 D입력에 연결된다.
플립-플롭(32)의 Q출력은 지연 소자(32')를 경유하여 스위치 S1의 제어 신호 입력(12) 및 스위치 S2의 제어신호 입력(41)에 연결된다.
플립-플롭(32)의 출력 신호가 논리 1이 될 경우, 스위치 S1는 상태 c-b에 있고 스위치 S2는 상태 a-b에 있게 된다. 플립-플롭(32)의 출력 신호가 논리 0이 될경우, 스위치 S1 및 스위치 S2는 각각 상태 a-b 및 c-b에 있게 된다. 비교기(2 및 3)를 포함하는 검출 장치는 제1도에 도시된 회로의 상응하는 부품과 동일한 방법으로 동작한다.
제어신호 발생수단(13'')의 동작은 제6도의 표에 의해 설명된다. 입력단자(1)에 인가된 펄스가 Uref에 대해 제3값보다 큰 상대 진폭을 가질 경우 또는 펄스의 진폭이 포인트(34)상에서의 퍼텐셜 UD3보다 클 경우 비교기(30)는 (제3) 신호 (논리1)를 출력한다.
이것은 제6도에서 칼럼 A에 표시된다. 이 칼럼은 비교기(30)의 출력신호를 지정한다. Uref에 대해 제3값과 제4값 사이의 진폭을 가진 펄스가 입력 단자(1)에 인가될 경우, 비교기(31)는 그의 출력상에 논리 1인 (제4)전기 신호를 전달한다. 다시말해 펄스의 진폭이 UD3와 UD4사이에 위치하는 경우이다. 제4값과 제5값사이의 상대 진폭을 가진 펄스가 입력 단자(1)에 인가될 경우, 비교기(31)는 논리 0인 (제5)전기 신호를 제공할 것이다. 이것은 모두 제6도에서 칼럼 B안에 표시된다. 비교기(31)의 정확한 동작을 위해, UD4및 UD5에 일치하는 퍼텐셜이 각각 포인트(37 및 38)에 인가된다.
여러개의 퍼텐셜은 UD5＜UD4＜UD3및 UD2＜UD1을 만족한다. UD1이 UD에 일치하고 UD5가 UD2에 일치하도록 선택될 수도 있다. 양호하게도 UD5＜UD2＜UD1＜UD4＜UD3와 같은 선택이 이루어진다. 이 회로는 다음과 같이 동작한다. 스위치 S1 및 S2가 각각 초기에는 a-b 및 c-b상태에 있다고 가정하자. 이것은 플립-플롭(32)의 출력이 논리 0임을 의미한다. 또한 UD5와 UD2가 일치한다고 가정하자 UD2와 UD3사이의 진폭을 가진 펄스가 입력 단자(1)에 인가된다. 이 펄스는 비교기(3) 및 스위치 S1을 경유하여 출력 단자(8)에 전달된다. 펄스가 입력단자(1)에 전달되는 순간에, 클럭 펄스가 제공되며, 이것은 플립-플롭(32)의 클럭 입력 C1에 인가된다. 인가된 펄스의 영향으로 비교기(30)의 출력이 논리0이 되기 때문에, 이 클럭 펄스 다음에 플립-플롭(32)의 Q출력은 0을 유지한다. UD3보다 큰 진폭을 가진 펄스가 인가될 경우, 이 펄스는 또한 비교기(3) 및 스위치 S1를 경우하여 출력 단자에 전달된다. 게다가, 비교기(30)의 출력은 하이가 된다. 플립-플롭(32)에 인가된 클럭 펄스에 따라, 지연 시간 T후 스위치 S1 및 S2가 각각 c-b 및 a-b 상태로 변하도록 D입력상의 논리 하이신호가 Q출력에 전달된다. 스위칭 수단이 인가될 펄스동안에는 변하지 않고 다음 펄스전에만 변하도록 T가 정해져야 한다. UD4＞UD1이기 때문에 비교기(2) 및 스위치S1는 UD4보다 큰 진폭을 가진 펄스를 출력 단자에 전달할 것이다. 스위치 상태 또한 변화하지 않을 것이다.
이것은 비교기(31)의 출력이 논리 1을 유지하며 플립-플롭에 대한 클럭 펄스의 인가에 따라 플립-플롭의 출력이 1을 유지할 것이기 때문이다.
UD5와 UD4사이의 진폭을 가진 펄스가 입력 단자(1)에 인가도리 경우, 비교기(31)의 출력(40)은 논리 0가 될 것이다. 플립-플롭(32)에 인가된 클럭 펄스에 따라, 스위치 S1 및 S2가 지연 시간 T후 각각 a-b 및 c-b상태로 변화되도록 Q출력은 로우가 된다. 결국, UD5와 UD3사이의 진폭을 가진 펄스가 스위치 S1 및 S2의 상태에 영향을 미치지 않게 될 것이다. 이것은 UD4와 UD3사이에 히스테리시스가 제공됨을 의미한다. 선행 위치에 따라, UD4와 UD3사이의진폭 범위에 있는 펄스에 대해 스위치 S1는 c-b상태 또는, 반대로 a-b상태에 있게 된다.
플립-플롭(32)에 인가된 클럭 펄스 c1가 최소 임계값을 가진 비교기의 출력 신호로부터 제공될 수도 있다. UD5가 UD2에 일치할 경우 이것은 비교기(3)일 수도 있다. 이것을 목적으로 비교기(3)의 출력이 지연소자를 경유하여 단안정 소자에 연결되며, 이 단안정 소자는 플립-플롭(32)의 클럭 입력에 연결된 출력을 가진다. 펄스가 여전히 입력 단자(1)상에 존재하는 순간에 클럭 펄스 C1가 나타나도록 하는 방법으로 지연 소자가 선택되어야 함이 분명하다. 이것은 제6도안의 스위치 S1 및 S2의 상태가, 제6도에 주어진 표의 좌측 칼럼 amp1에 표시된 바와같은 진폭을 가진 펄스에 뒤따르는 펄스에 관계함을 의미한다.
제7도는 기준 레벨에 대해 양 및 음 진폭을 가진 펄스를 검출하는 회로를 도시한 것으로, 이 회로는 히스테리시스 효과를 나타낸다. 비교기 장치(2'')는 스위칭 수단(s1')의 각 입력(51.1 및 51.2)에 연결된 출력(6.1 및 6.2)을 가진 두개의 비교기(2.1 및 2.2)를 포함한다. 비교기 장치(3'')는 스위칭 수단s의 각 입력(52.1 및 52.2)에 연결된 출력(7.1 및 7.2)를 가진 두개의 비교기 (3.1 및 3.2)를 포함한다. 스위칭 수단 S1'은 두개의 스위치(S11 및 S12) 및 플립-플롭(53)을 포함한다. 스위칭 수단 S1'의 제1입력의 제1 서브 입력인 입력 51.1이 스위치 S11의 단자 c에 연결된다. 스위칭 수단 S1'의 제2입력의 제1서브 입력인 입력 52.1이 스위치 S11의 단자 a에 연결된다. 스위칭 수단 S1'의 제1입력의 제2서브 입력인 입력 51.2이 스위치 S12의 단자C에 연결된다. 스위칭 수단의제2입력의 제2서브 입력인 입력 52.2이 스위치 S12의 단자a에 연결된다. 스위치(S11및 S12)의 단자b가 각각 플립-플롭(53)의 세트 입력 및 리세트 입력에 연결된다. 플립-플롭(53)의 Q출력은 수단 S1'의 출력을 구성하며, 이 출력은 출력 단자 (8)에 연결된다.
제어신호 발생 수단(13')은 각기 제1 및 제2비교기(30.1 및 30.2)를 포함하는 제1비교기 장치(30'),각기 제1 및 제2비교기(31.1 및 31.2)를 포함하는 제2비교기 장치(31') 및 신호 조합 유닛(45')을 포함한다.
비교기(30.1)는 제5도의 비교기(30)와 동일하며 그와 비슷한 방법으로 동작한다. 비교기(31.1)는 제5도의 비교기(31)와 동일하며 그와 비슷한 방법으로 동작한다.
마찬가지로, 비교기(2.1 및 3.1)는 각각 제5도의 비교기 (2 및 3)와 동일하며 그와 비슷하게 동작한다. 제7도의 비교기(2.2)는 제3도의 비교기(2.2) 및 증폭기(25)의 조합과 동일한 방법으로 동작한다. 마찬가지로, 제7도의 비교기(3.2)는 제3도의 비교기(3.2) 및 증폭기(25)의 조합과 동일한 방법으로 동작한다. 비교기(30.2)는 입력 단자(1)에 연결된 반전 입력 및 정전위 포인트(34.2)에 연결된 비반전 입력을 가진다. 기준 레벨 Uref로 언급된 퍼텐설 -UD3이 상기 포인트에 인가된다. 입력 단자(1)에 인가된 펄스가 Uref에 대해 음의 방향으로 제3값 UD3을 초과하는 진폭을 가질 경우, 비교기가 논리 1인 (제11)전기 신호를 그의 출력(39.2)상에 전달할 것이다. 비교기 (31.2)가 입력단자(1)에 연결된 입력(33.2)을 가지며, 정전위의 포인트(37.2)(Uref에 대해 -UD4)에 연결된 입력(35.2)을 갖고, 정전위 포인트(38.2)(Uref에 대해 -UD5)에 연결된 입력 (36.2)를 가진다. 비교기(31.2)는 논리 1인 (제13)전기 신호를 제공하며, 이때 입력 단자(1)는 Uref에 대해 음의 방향으로의 진폭을 가진 펄스를 리시브하며, 제3 및 제4값사이에 놓이고, 논리 0인 (제14)전기 신호를 제공하며, 이때 입력 단자는 Uref에 대해 음의 방향으로 진폭을 가진 펄스를 리시브하며, 제4및 제5값 사이에 놓인다.
비교기의 출력 (39.1, 39.2, 40.1 및 40.2)는 신호 조합 유닛(45')의 입력에 연결된다. 신호 조합 유닛(45')는 스위칭 수단(s1')에 제어 신호를 제공한다.
이 제어 신호는 두개의 서브-제어 신호(CS1및 CS2)를 포함하며, 각각 출력(46.1 및 46.2)을 경유하여 제어 신호입력(12.1 및 12.2)에 인가된다. 서브제어 신호 CS1는 스위치 S11를 제어하고 서브 제어 신호 CS2는 스위치 S12를 제어한다.
본 회로는 다음과 같이 동작한다.
스위치 S12가 a-b상태에 있다고 가정하고, 제8c도를 보아라 스우치 s11의 상태는 무관하며 a-b상태또는 c-b상태일 수도 있으며, 제8b도를 보아라 순간 t-t1에서 UD3보다 큰 진폭을 가진 양 펄스가 입력 단자(1)에 인가된다. 제8a도를 보아라.
이 펄스의 영향으로 제어 신호 발생 수단(13'')은 제어신호 CS2를 발생시킬 것이며, 스위치 S12를 상태 c-b에 세트시킬 것이다. 제8c도를 보아라. 더구나, 스위치 s11는 아직 이 상태가 되지 않았을 경우, 상태 a-b에 세트될 것이다. 제8b도를 참조하시오. UD5보다 큰 진폭을 가진 양 펄스가 검출될때마다 이것이 초래될 것이다. 순간 t=t2에서 UD3보다 큰 진폭을 가진 음펄스, 제8a도를 보아라, 스위치 s11를 상태 c-b에 세트시킬 것이다. 제8b도를 보아라. 또한, 스위치 s12가 상태 a-b에 리세트된다. 제8c도를 보아라, UD5보다 큰 진폭을 가진 음펄스가 검출될 때마다 이 스위치 세팅이 제공된다. 순간 t3에서 UD4보다 크지만 UD3보다 작은 진폭을 가진 양 펄스가 입력 단자(1)에 인가된다.
제8a도를 보아라. 스위치 s12가 다시 상태 c-b에 세트된다. 제8c도를 보아라. 스위치 s11가 상태 a-b에 리세트된다. 제8b도를 보아라. 순간 t4에서 UD4보다 크지만 UD3보다 작은 음펄스가 입력 단자(1)에 인가된다. 제8a도를 보아라. 스위치 s11가 상태 c-b에 세트된다. 제8b도를 보아라 스위치 s12가 상태 a-b에 세트된다.
순간 T5에서 리시브된 UD5보다 크지만 UD4보다 작은 양펄스가 스위치 s11를 상태 a-b에 세트시킨다. 제8b도를 보아라. 순간 t6에서의 펄스와 같이 UD5와 UD4사이의 진폭을 가진 연속 펄스가, 제8A도를 보아라. 더이상 스위치 S11및 S12의 세팅을 변화시키지 않는다.
결국 순간 t7에서 UD4화 UD3사이의 진폭을 가진 양 펄스가 입력단자(1)에 인가될 경우, 제8d도를 보아라, 이것은 스위치 s12의 세팅을 변화시키지 않을 것이다. 이것은 순간 t8에서 음펄스의 수신에 따라 스위치 s11에도 적용되며, 이 펄스는 UD4와UD3사이의 전극을 가진다.
UD3보다 큰 진폭을 가진 양 펄스가 순간 t9에서 리시브될때서야 비로소, 제8d도를 보아라 스위치 s12가 상태 c-b에 세트된다. 제8f도를 보아라, 순간 t10에서 진폭이 UD4보다 크거나 UD3보다 작은 음펄스가 스위치 S11를 상태 c-b에 세트시킨다. 제8c도를 보아라. 선행 위치에 따라 UD4와 UD3사이의 진폭을 가진 펄스가 스위치를 한 경우에서는 상태 C-b로 변화시키고 다른 경우에서는 변화시키지 않는다.
제9도는 제7도의 신호 조합 유닛의 1실시예를 도시한다. 이 회로는 제10a도에 도시된 바와같이 I2L논리 장치를 포함한다. 제10b도는 제10a도 장치의 회로도이다. 본 장치의 출력(70)은 npn트랜지스터(72)의 베이스에 연결된다. 이 트랜지스터의 클렉터는 장치의 출력(71)에 연결된다. 양 공급 전압(+)이 전류원(73)을 경유하여 트랜지스터(72)의 베이스에 연결되고, 이 트랜지스터는 접지에 연결된 이미터를 갖는다. 본 장치가 인버터로 동작한다. 논리 0신호가 입력(70)에 인가될때 출력(1)은 논리 1이 될 것이며, 그 반대 경우도 성립한다.
서로 연결된 출력을 가진 이들 두 장치의 동작이 제11b도의 표에 의해 설명된다. 논리 0인 장치의 출력이 현저함이 분명하다. 이는 입력 신호(X1및 X2)가 모두 논리 0일 경우에만 출력 신호 Y가 논리 1임을 의미한다.
제12a도는 두개의 출력(77 및 78)을 가진 장치를 도시한다. 본 장치의 회로도가 제12b도에 도시된다. 입력(76)상의 신호가 논리 1일 경우, 모든 출력은 논리 0이다. 입력 신호가 논리 0일 경우, 출력 상태는 출력이 다른 장치의 출력에 연결 되는지의 여부에 좌우될 것이다. 이 장치의 출력이 하이일 경우, 제12도 장치의 출력 또한 하이가될 것이다. 다른 경우에 있어서 출력은 로우가 될 것이다. 두개 이상의 출력을 가진 장치의 동작은 제12도에 도시된 장치의 동작과 일치한다.
제9도에 도시된 회로의 동작을 보다 상세히 설명될 것이다. 먼저 UD5가 UD4에 일치한다고 가정한 것을 주의해야 한다. 이것은 제7도의 비교기(31.1 및 31.2)가 비교기(90.1 및 90.2)와 동일한 방법으로 구성될 수 있음을 의미한다. 제9도를 보아라. 즉, 이들 비교기에 있어서 펄스의 진폭은 UD4및 -UD4에 비교될 필요가 있다. 제9도는 신호 조합 유닛(45')의 실시예를 도시할 뿐만 아니라 두개의 스위치(S11및 S12) 및 출력 플립-플롭(53)을 보다 상세히 도시한다. 특히 게이트 G1,G2,G3 및 G4는 스위치 S11를 구성하고 게이트 G16,G17,G18 및 G19는 스위치 S12를 구성한다. 한편 게이트 G27,G28,G29,G30가 출력 플립-플롭(53)를 구성한다.
비교기(2.1)의 출력 신호인 신호C1이 단자(91)를 경유하여 제9도에 도시된 회로에 인가된다. 이것은 펄스가 UD1보다 큰 진폭을 가질 경우 C1이 논리 1임을 의미한다. 비교기(3.1)의 출력 신호인 신호 C2가 단자(92)에 인가된다. 결국, 펄스의 진폭이 UD2보다 클 경우 C2는 논리1이다.
비교기(2,2)의 출력 신호인 신호 D1가 단자(93)에 인가된다. 이것은 음 펄스의 진폭이 UD1보다 절대값에 있어서 클 경우 D1이 논리 1임을 의미한다. 비교기 (3.2)의 출력 신호인 신호 D2가 단자(94)에 인가되고 음펄스의 진폭이 UD1보다 절대값에 있어서 클 경우 D2는 논리 1이 된다. 비교기(30.1)의 출력 신호인 신호 A1가 단자(95)가 인가된다. 이것은 펄스의 진폭이 보다 클 경우, A1이 논리 1이 됨을 의미한다. 비교기(30.2)의 출력 신호인 신호 A2가 단자(96)에 인가된다.
이것은 음 펄스의 진폭이 절대값에 있어 UD3보다 클 경우 A2가 논리 1이 됨을 의미한다. 신호 B1'가 단자(97)에 인가된다. 펄스의 진폭이 UD4보다 클 경우 B1'는 논리 0가 된다. 신호 B2'가 단자(98)에 인가된다. 음 펄스의 진폭이 절대값에 있어서 UD4보다 클 경우 B2'는 논리 0이다.
본 회로는 다음과 같이 동작한다.
UD3보다 큰 진폭을 가진 양 펄스가 입력 단자(1)에 인가된다고 가정할 경우, 단자(95)상의 신호 A1는 게이트 G10가 논리 0이 되게 되며 따라서 게이트 G19는 논리 1로 된다. S12는 세트된다. 결과적으로 게이트 G15는 로우이며 신호 D2가 S12의 출력 신호에 영향을 미칠 수 없다. 제7도에 있어서 이것은 S12가 상태 c-b에 있음을 의미한다. 플립-플롭(53)의 세트 입력을 구성하는 게이트 G30에 인가된 입력 신호가 신호 D1에 의해 좌우되며, 이것은 게이트 G14에 영향을 미칠수 있다. 일반적으로, 게이트 G14의 출력 신호는 논리 하이이고 게이트 G30는 로우이다. 입력단자(1)상에 나타나는 음 펄스가 절대 값에 있어 UD1보다 큰 진폭을 가질때 게이트 G14는 로우로 되고 게이트 G30는 하이로 되어 플립-플롭(53)이 세트된다.
결론적으로, 이것은 플립-플롭(53)의 세팅이 절대값에 있어서 UD1보다 큰 진폭을 가진 음펄스에 의해 결정되고 절대값에 있어서 UD2(UD1보다 작음)보다 큰 진폭을 가진 음펄스에 의해서는 결정되지 않는다. 게다가, 절대 진폭이 UD3보다 큰 음펄스가 입력 단자(1)상에 나타날 경우, 게이트 G12가 하이로 될 수 있다. 이것은 단자(98)에 인가된 신호 B2' 때문이다. 게이트 G11가 로우로 되어, 신호 A2는 더이상 어떠한 영향도 미치지 않게될 수 있다. 게이트 G1가 하이로 되어 S11을 세트 시킨다. 제7도에 있어서 이것은 스위치 S11가 상태 c-b에 있음을 의미한다. 따라서 s11의 세팅은 절대값이 UD4보다 큰 진폭을 가진 음펄스에 의해 이루어지며 절대값이 UD3보다 큰 진폭을 가진 음 펄스에 의해서는 이루어지지 않는다.
S12가 UD3(또는 UD4)보다 큰 진폭을 가진 펄스에 의해 우선적으로 세트되었을 경우, S11의 세팅은 UD3보다 큰 절대값의 진폭을 가진 음펄스의 존재 또는 부재에 좌우된다. 그때 단자(98)상의 신호에 무관하게 게이트 G12가 로우된다.
UD2보다 큰 진폭을 가진 양 펄스가 인가될때 플립-플롭 FF1은 이펄스의 트레일링 에지상에 세트될 것이다.
플립-플롭 FF1의 출력이 하이가 될때 S11이 리세트된다. 진폭이 절대값에 있어 UD2보다 큰 음펄스가 인가될때 플립플롭 FF2이 세트되어, S2를 리세트 시킨다. 진폭이 절대값에 있어 UD2보다 큰 음 펄스에 따른 신호 D2에 의해 FF1이 리세트된다.
마찬가지로, UD2보다 큰 진폭을 가진 양 펄스에 따른 신호 C2에 의해 FF2가 리세트된다. S11이 리세트될때 신호 C2가 게이트 G6안에 억제된다. S12가 세트될때 신호 D2가 게이트 G15안에 억제된다. 이것은 양 펄스를 앞서는 음펄스가 큰 진폭을 가졌다는 사실때문에 큰 진폭을 가진 양 펄스가 기대됨을 의미하며, 그 반대 경우에도 성립한다.
절대값에 있어서 UD1보다 큰 진폭을 가진 음펄스가 신호 C1에 의해 플립-플롭(53)을 세트시킨 것과 동일한 방법으로 UD1보다 큰 양 펄스가 신호 C1에 의해 플립-플롭(54)을 리세트 시킨다. 반대로 UD1보다 작은 진폭의 양 펄스가 리시브될 경우 플립-플롭(53)은 리세트되지 않는다. B1'이 하이를 유지하기 때문에 S가 신호 경로 G9, G10를 경유하여 세트되지 않는다.
이것은 음의 측면에서 검출 레벨이 UD2에 위치하는 것을 의미한다. 다시말해 이것은 절대값에 있어서 UD2보다 큰 진폭을 가진 음펄스, 즉 신호 D2가 플립-플롭(53)을 세트시킬 수 있도록 G15가 더이상 억제되지 않는다는 것을 의미한다. 선행 양 펄스가 플립플롭에 대해 리세트 신호를 발생시키지 않았기 때문에 플립-플롭(53)이 먼저 세트된다는 사실에 주의해야 한다. 이 음 펄스는 레벨과 교차하지 않는다. 결과적으로, 입력 A2은 로우를 유지하며, 스위치 S11는 세트되지 않는다. 그다음 음 펄스에 따라 플립-플롭(53)이 신호 C2에 의해 리세트 된다.
결국 펄스가 UD3보다 작게 유지될 경우, 플립-플롭(53)은 각각 신호 D2 및 C2에 의해 세트 및 리세트된다.
제13도는 비디오 레코더안에 본 발명에 따른 회로가 사용되는 것을 도시하고 있는데, 이것은 레코드 캐리어(80)의 가로 방향에 대해 경사져 있는 트랙(81)안에 기록된 비디오 신호의 판독 과정이다. 레코드 캐리어 (80)는 또한 그것의 에지부 및 가로 방향으로 보조트랙(82)을 가진다. 이 트랙안에 제어 펄스(83)가 기록되고, 이것은 레코드 캐리어(80)의 전달 속도를 정확하게 제어 하는데 사용된다. 이것을 목적으로 펄스(83)는 정지 판독 헤드(84)에 의해 판독된다. 헤드(84)에 의해 판독된 펄스가 판독 증폭기(86)에 인가된다. 이 판독증폭기(86)는 예컨대, 네델란드왕국 특허 출원 번호 제..........호(PHN 13.054)에 기술된 기록/판독 장치이다. 판독 증폭기(86)의 출력(87)은 회로(85)의 입력 단자(1)에 연결된다. 결국 이 회로는 제1내지 8도를 참조로 하여 기술된 실시예중 하나와 동일한 방법으로 구성될 수도 있다.
비디오 레코더의 동작을 보다 상세하게 설명하기 위해, 슈튜트 가르트 소재의 베.게. 템버사가 1985년에 발간한 모르겐 슈테른의 저서 자기 비디오신호 기록의 기술(Technik der magnetischen videosignal aufzeichnung)의 제6장에 참고 내용이 제공된다.

Claims (25)

  1. 특정 기준 레벨상에 겹쳐진 펄스들을 전기 입력신호에서 검출하고 상기 전기 입력 신호를 수신하기 위한 입력 단자를 가진 펄스 검출용 회로에 있어서,
    상기 회로가 각각 상기 입력 단자에 연결된 제1입력 정전위 포인트에 연결된 최소한 하나의 제2입력, 및 출력을 가진 최소한 하나의 제1 및 하나의 제2비교기 장치를 포함하며, 상기 입력 단자가 기준 레벨에 대해 특정 제1값을 초과하는 상대 진폭을 가진 펄스를 수신할 때만 상기 제1비교기 장치가 그의 출력상에 제1전기 신호를 공급하도록 적응되고, 상기 입력 단자가 기준 레벨에 대해 특정 제2값을 초과하는 상대 진폭을 가진 펄스를 수신할때 상기 제2비교기 장치가 그의 출력상에 제2전기 신호를 제공하도록 동작되고, 이때 상기 제1값은 제2값보다 크며, 상기 제1 및 제2비교기 장치의 출력이 각각 스위칭 수단의 제1입력 및 제2입력에 연결되고, 이 스위칭 수단은 본 회로의 출력 단자에 연결된 출력을 가지며, 당해 회로는 출력상에 제어 신호를 발생시키고 상기 제어 신호를 상기 스위칭 수단의 제어 신호 입력에 제공하기 위한 수단을 구비하며, 상기 입력 단자가 제어 신호 발생 수단의 입력에 연결되고, 상기 입력 단자가 기준 레벨에 대해 제3값을 초과하는 진폭을 가진N1펄스를 수신할때 스위칭 수단이 제1입력 및 출력이 서로 연결되는 위치로 설정되는 방식으로 스위칭 수단에 제공될 제어 신호를 발생시키도록 상기 제어 신호 발생기 수단이 적응되며, 이때 N1은 1보다 크거나 같은 정수인 것을 특징으로 하는 펄스 검출용 회로.
  2. 제1항에 있어서,
    상기 입력 단자가 기준레벨 대해 제3값을 초과하는 상대 진폭을 가진 N1연속 펄스를 수신할때 스위칭 수단이 상기 제1입력 및 출력이 서로 연결되는 위치로 세트되는 방식으로 상기 제어 신호 발생기 수단이 상기 스위칭 수단에 대해 제어신호를 발생시키도록 적응되며, N1이 1보다 큰 것을 특징으로 하는 펄스 검출용 회로.
  3. 제1 또는 2항에 있어서,
    상기 입력 단자가 기준 레벨에 대해 제4 및 제5값사이에 위치한 상대 진폭을 가진 N2펄스를 수신할 때 상기 스위칭 수단이 제2입력 및 출력이 서로 연결되는 위치로 세트는 방식으로 상기 제어신호 발생 수단이 스위칭 수단에 대해 제어 신호를 발생시키도록 적응되며, N2가 1보다 크거나 같은 정수이며, 제3값이 제4값 보다 크거나 같고 제4값이 제5값보다 큰 것을 특징으로 하는 펄스 검출용 회로.
  4. 제3항에 있어서,
    기준 레벨에 대해 제4 및 제5값 사이에 위치한 상대진폭을 가진 N2연속 펄스를 수신시 상기 스위칭 수단이 제2입력 및 출력이 서로 연결되는 위치로 세트되는 방식으로 상기 제어 신호 발생수단이 스위칭 수단에 대해 제어 신호를 발생시키도록 적응되며, N2가 1보다 큰 것을 특징으로 하는 펄스 검출용 회로.
  5. 제4항에 있어서,
    상기 제2값이 최소한 제5값에 일치하는 것을 특징으로 하는 펄스 검출용 회로.
  6. 제4항에 있어서,
    상기 제3값이 최소한 제4값에 일치하는 것을 특징으로 하는 펄스 검출용 회로.
  7. 제6항에 있어서,
    상기 제어 신호 발생수단이 제1 및 제2카운터를 포함하며, 상기 제1카운터가 상기 제3값보다 큰 상대 진폭을 가진 펄스들은 카운트하고 상기 펄스들 중 N1펄스가 카운트된 후 한 출력상에 신호를 전달하도록 적응되며, 상기 제2카운터가 상기 제3 및 제5값 사이의 상대 진폭을 가진 펄스를 카운트하고 상기 펄스들중 N2펄스가 카운트된 후 신호를 출력상에 전달하도록 적응되며, 상기 제1카운터의 출력이 상기 제어 신호 발생 수단의 출력에 연결되는 것을 특징으로 하는 펄스 검출용 회로.
  8. 제7항에 있어서,
    제1값이 최소한 제3값에 일치하는 것을 특징으로 하는 펄스 검출용 회로.
  9. 제8항에 있어서,
    상기 제2값이 최소한 제5값에 일치하며,
    제1비교기 장치의 출력이 제1카운터의 입력에 연결되고 제2비교기 장치의 출력이 제2카운터의 입력에 연결되는 것을 특징으로 하는 펄스 검출용 회로.
  10. 제1 및 제2비교기 장치의 출력이 AND 게이트를 거쳐, 제1카운터의 입력 및 제2카운터의 리세트 입력에 연결되며, 제2카운터의 출력이 제1카운터의 리세트 출력에 연결되는 것을 특징으로 하는 펄스 검출용 회로.
  11. 제1 또는 2항에 있어서,
    상기 비교기 장치가 각각 하나의 비교기를 포함하는 것을 특징으로 하는 펄스 검출용 회로.
  12. 제1 또는 2항에 있어서,
    상기 비교기 장치가 각기 제1 및 제2입력 및 출력을 가진 두개의 비교기를 포함하며, 상기 비교기의 제1입력이 입력 단자에 연결되고, 제1비교기 장치에서의 제1비교기의 제2입력이 제1비교기 장치의 제2입력에 연결되며, 제1비교기 장치에서의 제2비교기의 제2입력이 제1비교기 장치의 제3입력에 연결되고, 제2비교기 장치에서의 제1비교기의 제2입력이 제2비교기 장치의 제2입력에 연결되며, 제2비교기 장치에서의 제2비교기의 제2입력이 제2비교기의 제3입력에 연결되며, 제1 및 제2비교기 장치의 제3입력이 정전위 포인트에 연결되고 각 비교기 장치에서의 제1및 제2비교기의 출력이 신호 조합 소자들 거쳐 상기 비교기 장치의 출력에 연결되며, 상기 입력 단자가 기준 레벨에 대해 양의 방향 및 음의 방향으로 상기 제1값을 초과하는 진폭을 가진 펄스를 수신할때만 상기 제1비교기 장치에서의 제1 및 제2비교기가 각각 제3 및 제4전기 신호를 발생시키도록 적응되며, 상기 입력 단자가 기준 레벨에 대해 양의 방향 및 음의 방향으로 상기 제2값을 초과하는 진폭을 가진 펄스를 수신할때 상기 제2비교기 장치에서의 제1 및 제2비교기가 각각 제5 및 제6전기 신호를 발생시키도록 적응되는 것을 특징으로 하는 펄스 검출용 회로.
  13. 제12항에 있어서,
    제2값이 최소한 제5값에 일치하며,
    상기 두 비교기 장치에서의 제1비교기의 출력이 AND게이트를 경유하여 OR게이트의 제1입력에 연결되고 상기 두비교기 장치에서의 제2비교기의 출력이 제2 AND게이트를 거쳐 OR게이트의 제2입력에 연결되며 상기 OR게이트의 출력이 제1카운터의 입력 및 제2카운터의 리세트 입력에 연결되고, 제2비교기 장치에서의 제1 및 제2비교기의 출력이 제2 OR게이트를 거쳐 제2카운터의 입력에 연결되며, 제2카운터의 출력이 제1카운터의 리세트 입력에 연결되는 것을 특징으로 하는 펄스 검출용 회로.
  14. 제4항에 있어서,
    상기 제어 신호 발생 수단이 각각 상기 입력 단자에 연결된 제1입력, 정전위 포인트에 연결된 최소한 하나의 제2입력, 및 출력을 가진 제1 및 제2비교기 장치를 포함하며, 상기 제어 신호 발생 수단에서의 제1 및 제2비교기 장치의 출력이 신호 조합 유닛의 제1 및 제2입력에 연결되고, 상기 신호 조합 유닛은 상기 제어 신호 발생 수단의 출력에 연결된 출력을 가지며, 상기 입력 단자가 기준 레벨에 대해 제3값을 초과하는 진폭을 가진 펄스를 수신할때 상기 제어 신호 발생수단안의 제1비교기 장치가 제3전기 신호를 제공하도록 적응되며, 상기 입력 단자가 기준 레벨에 대해 제3 및 제4값사이에 위치한 진폭을 가진 펄스를 수신할때 상기 제어신호 발생 수단에서의 제2비교기 장치가 제4전기 신호를 제공하도록 동작되며, 상기 입력 단자가 제4값을 초과하는 상대 진폭을 가진 연속 펄스를 수신한 후 스위칭 수단이 제1입력이 출력에 연결되는 상태를 유지하는 방식으로 상기 입력 단자가 제3값을 초과하는 상대 진폭을 가진 N1펄스를 수신한 후 상기 제어 신호 발생수단이 제어 신호를 발생시키도록 적응되며 제3값이 제4값보다 큰 것을 특징으로 하는 펄스 검출용 회로.
  15. 제14항에 있어서,
    상기 입력 단자가 기준 레벨에 대해 제4 및 제5값 사이에 위치한 진폭을 가진 펄스를 수신할때 제2비교기 장치가 제5전기 신호를 발생시키도록 적응되며, 입력 단자가 제3값 보다 작은 상대 진폭을 가진 연속 펄스를 수신할 때 상기 스위칭 수단이 제2입력이 출력에 연결되는 위치를 유지하는 방식으로 상기 입력 단자가 제4 및 제5값 사이에 위치하게 되는 N2펄스를 수신한 후 상기 제어 신호 발생기 수단이 제어 신호를 발생시키도록 적응되는 것을 특징으로 하는 펄스 검출용 회로.
  16. 제15항에 있어서,
    N1=N2=1인 것을 특징으로 하는 펄스 검출용회로.
  17. 제16항에 있어서,
    상기 제어 신호 발생기 수단에서의 신호 조합 유닛이 스위칭 수단 및 플립-플롭을 포함하며, 상기 신호 조합 유닛의 제1 및 제2입력이 상기 스위칭 수단의 제1 및 제2입력에 연결되는데, 이 스위칭 수단은 상기 플립-플롭의 입력에 연결된 출력을 가지며, 상기 플립-플롭의 출력이 상기 제어 신호 발생수단의 출력 및 상기 제어 신호 발생 수단에서의 스위칭 수단의 제어 신호 입력에 모두 연결되는 것을 특징으로 하는 펄스 검출용 회로.
  18. 제17항에 있어서,
    입력 단자가 기준레벨에 대해 제3값을 초과하는 진폭을 가진 펄스를 수신할때 상기 스위칭 수단이 제2입력이 출력에 연결되는 위치로 설정되는 방식으로 상기 제어 신호 발생기 수단이 상기 스위칭 수단에 대해 제어 신호를 발생 시키도록 적응되며 상기 입력 단자가 기준 레벨에 대해 제4 및 제5값 사이에 위치한 진폭을 가진 펄스를 수신할 때 상기 스위칭 수단이 제1입력이 출력에 연결되는 위치로 세트되는 것을 특징으로 하는 펄스 검출용 회로.
  19. 제14항에 있어서,
    N1=1이며, 상기 비교기 장치가 각각 제1, 제2입력 및 출력을 가진 두개의 비교기를 포함하며, 상기 비교기의 제1입력이 입력 단자에 연결되고, 상기 제1비교기 장치에서의 제1비교기의 제2입력이 제1비교기 장치의 제2입력에 연결되며, 제1비교기 장치에서의 제2비교기의 제2입력이 제1비교기 장치의 제3입력에 연결되며, 제2비교기 장치에서의 제1비교기의 제2입력이 제2비교기 장치에서의 제2입력에 연결되며, 제2비교기 장치 안의 제2비교기의 제2입력이 제2비교기 장치의 제3입력에 연결되며, 제1 및 제2비교기 장치의 제3입력이 각각 정전위 포인트에 연결되며, 제1비교기 장치에서의 제1 및 제2비교기의 출력이 각각 스위칭 수단의 제1입력의 제1 및 제2서브 입력에 연결되며, 제2비교기 장치에서의 제1 및 제2비교기의 출력이 스위칭 수단의 제2입력의 제1 및 제2서브 입력에 연결되고, 입력 단자가 기준 레벨에 대해 양 또는 음의 방향으로 상기 제1값을 초과하는 진폭을 가진 펄스를 수신할 때만 상기 제1비교기 장치에서의 제1 및 제2비교기가 제6 및 제7전기 신호를 발생시키도록 적응되며, 입력단자가 기준 레벨에 대해 양 또는 음의 방향으로 상기 제2값을 초과하는 진폭을 가진 펄스를 수신할때 상기 제2비교기 장치에서의 제1 및 제2비교기가 제8 및 제9전기 신호를 발생시키도록 적응되며, 상기 제어 신호 발생 수단에서의 제1 및 제2비교기 장치가 각기 최소한 하나의 제1 및 제2입력 및 출력을 가진 두개의 비교기를 구비하며, 상기 비교기의 제1입력이 입력 단자에 연결되고, 제1비교기 장치에서의 제1비교기의 제2입력이 제1비교기 장치의 제2입력에 연결되며, 제1비교기 장치에서의 제2비교기의 제2입력이 제1비교기 장치의 제3입력에 연결되며, 제2비교기 장치에서의 제1비교기의 제2입력이 제2비교기 장치의 제2입력에 연결되고, 제2비교기 장치에서의 제2비교기의 제2입력이 제2비교기 장치의 제3입력에 연결되며, 제1 및 제2비교기 장치의 제3입력이 각각 정전위 포인트에 연결되고 각 비교기 장치에서의 제1 및 제2비교기 출력이 신호 조합 소자를 거쳐 제어 신호 발생수단의 출력에 연결되고, 입력 단자가 기준 레벨에 대해 각각 양 및 음의 방향으로 상기 제3값을 초과하는 진폭을 가진 펄스를 수신할 때만 상기 제1비교기 장치에서의 제1 및 제2비교기가 제10 및 제11전기 신호를 발생시키도록 적응되며, 상기 입력 단자가 기준 레벨에 대해 제3 및 제4값 사이에 위치한 진폭을 가진 펄스를 수신할때 제2 비교기 장치에서의 제1 및 제2비교기가 제12 및 제13전기 신호를 발생시키도록 적응되며, 입력 단자가 기준 레벨에 대해 양의 방향으로 제3값을 초과하는 상대 진폭을 가진 펄스를 수신할 때 상기 스위칭 수단이 제1입력의 제2서브-입력이 출력에 연결되는 위치로 세트되는 방식으로 신호 결합 수단이 제10내지 제13신호로 부터 제어신호를 발생시키도록 적응되며, 상기 입력 단자가 기준값에 대해 음의 방향으로 제3값을 초과하는 상대 진폭을 가진 펄스를 수신할때 상기 스위칭 수단이 상기 제1입력의 제1서브-입력이 출력에 연결되는 상태로 세트되는 것 특징으로 하는 펄스 검출용 회로.
  20. 제19항에 있어서,
    상기 입력 단자가 기준 레벨에 대해 음의 방향으로 제4값을 초과하는 상대 진폭을 가진 펄스를 수신한 후 스위칭 수단이 그의 제1입력의 제1서브 입력이 출력에 연결되는 상태로 세트되는 방식으로 상기 입력 단자가 기준 레벨에 대해 양의 방향으로 제3값을 초과하는 상대 진폭을 가진 펄스를 수신한 후 제어 신호 발생 수단이 제어 신호를 발생시키도록 적응되는 것을 특징으로 하는 펄스 검출용 회로.
  21. 제19항에 있어서,
    상기 입력단자가 상기 기준 레벨에 대해 양의 방향으로 제4값을 초과하는 상대 진폭을 가진 연속 펄스를 수신한 후 스위칭 수단이 그의 제1입력의 제2서브 입력이 출력에 연결되는 위치로 세트되는 방식으로 입력 단자가 기준 레벨에 대해 음의 방향으로 제3값을 초과하는 상대 진폭을 가진 펄스를 수신한 후 제어 신호 발생 수단이 제어 신호를 발생시키도록 적응되는 것을 특징으로 하는 펄스 검출용 회로.
  22. 제19항에 있어서,
    기준 레벨에 대해 양 펄스를 수신한 후 스위칭 수단이 그의 제2입력의 제1서브 입력이 출력에 연결되는 상태로 세트되는 방식으로 상기 제어 신호 발생수단이 제어 신호를 발생시키도록 적응되는 것을 특징으로 하는 펄스 검출용 회로.
  23. 제19항에 있어서,
    상기 스위칭 수단이 그의 제2입력의 제2서브 입력이 출력에 연결되는 상태로 세트되는 방식으로 기준 레벨에 대해 음펄스를 수신한 후 상기 제어 신호 발생수단이 제어신호를 발생시키도록 적응되는 것을 특징으로 하는 펄스 검출용 회로.
  24. 제19항에 있어서,
    상기 스위칭 수단이 제1 및 제2스위칭 플립-플롭을 포함하며, 각각의 스위치는 제1 및 제2입력 및 출력을 갖고 한 스위치의 제1입력이 스위칭 수단의 제1입력의 제1서브 입력에 연결되며, 상기 스위치의 제2입력이 스위칭 수단의 제2입력의 제1서브 입력에 연결되고, 다른 스위치의 제1입력이 상기 스위칭 수단의 제1입력의 제2서브-입력에 연결되며, 제2스위치의 제2입력이 스위칭 수단의 제2입력의 제2서브-입력에 연결되고, 상기 두 스위치의 출력이 각각 플립-플롭의 세트 입력 및 리세트 입력에 연결되며, 이 플립-플롭이 스위칭 수단의 출력에 연결된 출력을 갖는것을 특징으로 하는 펄스 검출용 회로.
  25. 자기 레코드 캐리어 상의 트랙으로부터 CTL펄스를 판독하고 판독 헤드를 가진 판독 유닛을 포함하는 비디오 레코더에 있어서,
    상기 판독 유닛이 선행 항중 어느 한 항에 청구된 바와같은 회로를 포함하며 이 회로가 상기 판독 헤드의 출력에 연결된 입력 단자를 가지는 것을 특징으로 하는 비디오 레코더.
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