JPH0454683A - パルス出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパルス出力回路に関し、特にＶＴＲ（ビデオテ
ープレコーダ）装置のサーボ制御回路に用いるマイクロ
コンピュータに内蔵するパルス出力回路に関する。

〔従来の技術〕

近年ＶＴＲ装置のサーボ制御回路にマイクロコンピュー
タが用いられるようになった。これは従来アナロク回路
で構成していたサーボ制御回路をマイクロコンピュータ
に置き換えることによって信頼性の向上や、種々のテレ
ヒジョン方式に対応する柔軟性を得ようとするものであ
る。アナログサーボにも安価であるなどの特徴があるた
め、アナログサーボとマイクロコンピュータによるサー
ボは光面は共存するものと思われる。従ってマイクロコ
ンピュータによるサーボ制御回路を導入しやすくするた
めには、サーボ制御回路以外の部分をアナログサーボの
場合と同じにすることが望ましい。

ところが現状のＶＴＲ装置ではサーボと密接な関係にあ
る信号処理系の回路において配線節約のために３値の制
御信号が用いられている。サーボ制御回路は所定のタイ
ミングで信号処理系に制御信号を出力する必要があるが
、従来マイクロコンピュータに内蔵しているパルス出力
回路ではロウレベル、ハイレベルの２値しか出力するこ
とができず、直接信号処理系に接続することができなか
った。たとえば特殊再生（スロー２スチル）時の疑似垂
直同期（Ｖｅｒｔｉｃａｌ　５ｙｎｃｈｒｏｎｉｚｅ　
　以下ＶＳＹＮＣと記す）信号は第６図（ａ）に示す制
御信号を信号処理系に入力する。信号処理系では制御信
号がＬ”レベルのときは再生映像信号を、”Ｍ”レベル
のときは同期信号を、“Ｈ”レベルのときはペデ゛スタ
ルレベルをそれぞれ出力する。

この信号処理は安価な専用ＩＣで実現できる。ところが
マイクロコンピュータでサーボ制御を行う場合は３値を
出力することができないので安価な専用ＩＣを用いるこ
とができず、信号処理系の回路を変更する必要があった
。このため、部品点数や配線の増加によるコスト上昇や
実装面積の増加をきたしていた。またアナログサーボと
マイクロコンピュータによるサーボが共存する現状では
、信号処理系の回路や部品を共通化できないことが設計
工数や製造コストの上昇につながってしまっていた。

〔発明が解決しようとする課題〕

従来のパルス出力回路はロウレベルとハイレベルの２値
しか圧力することができないので、ＶＴＲのサーボ制御
に用いる場合、３値の制御信号を必要とする信号処理Ｉ
Ｃに接続できなかった。

〔課題を解決するための手段〕

本発明のパルス出力回路は、タイミング信号を発生する
タイマ回路と、第１．第２．第３の状態を発生する状態
発生回路と、状態に応じて、出力端子を駆動するスイッ
チ素子を制御する論理回路を有している。

かくして、第１の状態のときはロウレベル、第２の状態
のときはハイレベル、第３の状態のときはロウレベルと
もハイレベルとも異るレベルを出力する。状態発生回路
はタイミング信号により状態を変更するのでパルス出力
として３値を出力することができる。

〔実施例〕

第１図は本発明の一実箆例のブロック図である。

タイマ回路ｌはプリセットタイマ回路で、設定された時
刻に達するとタイミング信号線２にタイミング信号を出
力する。

タイミング信号線２はタイミング信号を伝送する。

状態発生回路３は、それぞれ２ビツト構成のラッチ４．
ラッチ５から成り、ラッチ４に記憶した値を、タイミン
グ信号に同期してラッチ５に転送し状態として出力する
。

論理回路６は状態発生回路３の状態に応じて表１に示す
論理に従って第１のスイッチ素子７と第２のスイッチ素
子８の制御を行う。

表　　　　１ 第１のスイッチ素子７は高位の電源電位である５　［Ｖ
］と、出力端子９とを接続するＰチャネルのＭＯＳ）ラ
ンジスタである。

第２のスイッチ素子８は低位の電源電位である０　［Ｖ
］と、出力端子９とを接続するｎチャネルのＭＯＳ）ラ
ンジスタである。

中央処理装置１０はタイマ回路１のプリセットと、状態
発生回路３のラッチ４への状態設定を行う。

出力端子９に外付けされた抵抗１１と抵抗１２はともに
５［ＫΩ］の抵抗で、出力端子９がハイインピーダンス
状態のときに出力端子９の電位を２．５［Ｖ］とするた
めのものである。

次に第２図に従って動作を説明する。

初期状態として状態発生回路３が状態１てあったとする
。このとき第１のスイッチ素子７は開放、第２のスイッ
チ素子８は導通となっているため出力端子９は０［■］
を出力している。

第２図（ａ）において中央処理装置１０はタイマｌに状
態変更の時刻Ｔ１を、ラッチ４に次の状態０１をそれぞ
れ設定する。従って、時刻Ｔ１にラッチ５の値が０１と
なり第２の状態となる。このとき第１のスイッチ素子７
は導通、第２のスイッチ素子８は開放となるので、出力
端子９は５［Ｖ］を出力する。

同様に第２図（ｂ）、　（ｃ）はそれぞれ時刻Ｔ２に第
３の状態にする場合と、時刻Ｔ３に第１の状態にする場
合を示している。第３の状態のときは第１のスイッチ素
子７、第２のスイッチ素子８の両方が開放となるので出
力端子９はノ・イインピーダンス状態となり、抵抗１１
．抵抗１２の分圧により、出力端子９の電位は２．５［
Ｖ］となる。

従って中央処理装置１０が時刻と状態を設定することに
より任意の時刻に０［■］、　　２．５［Ｖ］、　　５
［Ｖ］の３値のうちいずれかを出力するパルス出力が得
られる。従って第３図に示すように時刻、状態を設定す
ることにより、疑似ＶＳＹＮＣ信号用の制御信号を作成
することができる。

なお本実施例では第３の状態のときに第１のスイッチ素
子？、第２のスイッチ素子８をともに開放とし、外付け
の抵抗１１および抵抗１２の分圧によって出力端子９を
２．５［Ｖ］にするように構成したが、論理回路６の出
力論理を反転し、第３の状態のときは第１のスイッチ素
子７、第２のスイッチ素子８をともに導通状態にする構
成でもよい。この場合第１のスイッチ素子７と第２のス
イッチ素子８の導通時の抵抗（オン抵抗）を同じに設計
することにより、抵抗１１．抵抗１２を接続しなくても
２．５［Ｖ］を出力することができる。

従って部品点数を少くし、実装面積を小さくすることが
できる。

第４図に本発明の第２実旅例のブロック図を示す。

論理回路６０は実施例１の論理回路６に制御入力端子１
３を追加したもので、制御入力端子１３がロウレベルの
ときの動作は実施例１と同じである。制御入力端子１３
がハイレベルのときは状態発生回路３の状態にかかわら
ず第１のスイッチ素子７は開放状態となる。第２のスイ
ッチ素子８は影響を受けない。

パルス発生回路１４はハイアクティブの水平同期パルス
を発生する。

次に動作を説明する。

制御入力端子はスイッチ素子を開放状態にする作用しか
ないので、第１の状態のときと第３の状態のときの動作
は実施例１と同じである。第２の状態のときに制御入力
端子１３がハイレベルになったときたけ実施例１と異な
る。このとき、第１のスイッチ素子７と第２のスイッチ
素子８の両方が開放状態となる。すなわち第３の状態と
同じになる。従って本実施例で第２の状態に設定すると
出力端子９には、水平同期パルスが非アクテイブレベル
の期間は実施例１と同じ＜５［Ｖ］を、水平ＬＭパルス
がアクティブレベルの期間は２，５［Ｖ］を出力するこ
とになる。このため第３図と同じ制御信号を得るために
中央処理装置ＩＯは第５図に示す設定を行うだけでよい
。通常疑似ＶＳＹＮＣ信号には５箇所程度の水平同期パ
ルスの切り込みを入れるため、実施例１では第３図の波
形を得るために１３回の設定を必要とするが、本実施例
では第５図かられかるとおり、３回の設定でよい。また
実施例１では水平同期パルスの切り込みを入れるために
中央処理装置１０が高速動作を要求されるが、本実施例
ではパルス発生回路１４により切り込みを入れるため、
中央処理装置１０は低速でよい。たとえば第３図におい
て、時刻Ｔ２からＴ３の間たけ第３の状態にする必要が
あるが、Ｔ２からＴ３の時間は約５［μｓ］Ｌかなく、
この間に次のタイミンク（Ｔ３）と次の状態（第２の状
態）を設定する必要がある。本実施例ではこの処理を必
要としないため中央処理装置１０は低速で安価なもので
済むという利点がある。

〔発明の効果〕

以上説明したように本発明のパルス出力回路は３値を圧
力できるため、ＶＴＲの信号処理ＩＣに直接接続できる
。従ってマイクロコンピュータによるザーボ制御回路を
安価かつ小形に実現できる効果がある。

２図は本発明の本実施例の動作タイミング図、第３図は
本発明の一実施例で疑似ＶＳＹＮＣ信号を作成する場合
のタイミング図、第４図は本発明の他の実施例のフロッ
ク図、第５図は本発明の本実施例で疑似ＶＳＹＮＣ信号
を作成する場合のタイミング図、第６図は疑似ＶＳＹＮ
Ｃ信号を作成するための制御信号を説明する図である。

１・・・・・・タイマ回路、２・・・・・・タイミング
信号線、３・・・・・・状態発生回路、４・・・・・・
ラッチ、５・・・・・・ラッチ、６・・・・・・論理回
路、７・・・・・・第１のスイッチ素子、８・・・・・
・第２のスイッチ素子、９・・・・・・出力端子、ｌＯ
・・・・・中央処理装置、１１・・・・・・抵抗、１２
・・・・・・抵抗、１３・・・・・・制御入力端子、１
４・・・・・・パルス発生回路、６０・・・・・・論理
回路。

代理人　弁理士　　内　原　　　晋

【図面の簡単な説明】

Claims (2)

【特許請求の範囲】
1. （１）既知の時刻にタイミング信号を発生するタイマ回
   路と、少くとも第１の状態と第２の状態と第３の状態を
   有し前記タイミング信号によって状態を変更する状態発
   生回路と、出力端子と、前記出力端子を高位の電源電位
   に接続する第１のスイッチ素子と、前記出力端子を低位
   の電源電位に接続する第２のスイッチ素子と、前記状態
   発生回路が前記第１の状態のときは前記第１のスイッチ
   素子を開放、前記第２のスイッチ素子を導通とし、前記
   第２の状態のときは前記第１のスイッチ素子を導通、前
   記第２のスイッチ素子を開放とし、前記第３の状態のと
   きは前記第１のスイッチ素子と前記第２のスイッチ素子
   の両方を開放または導通とする論理回路と、前記タイミ
   ング信号の発生時刻設定を含む前記タイマ回路の制御と
   、前記状態発生回路を前記第１の状態または前記第２の
   状態または前記第３の状態のいずれかに初期化する処理
   を含む前記状態発生回路の制御とを行う中央処理装置と
   備えるパルス出力回路。
2. （２）請求項１のタイマ出力回路において、一定周期で
   一定パルス幅のパルス列を発生するパルス発生回路を備
   え、前記論理回路は前記状態発生回路の状態によらず前
   記第１のスイッチ素子か前記第２のスイッチ素子のいず
   れかを開放とする制御入力端子を有し、前記パルス列が
   アクティブレベルのときは前記制御入力端子がアクティ
   ブレベルになるよう構成したことを特徴とするパルス出
   力回路。