JPH11345447A - Ｖｉｓｓ信号検出回路 - Google Patents
Ｖｉｓｓ信号検出回路Info
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- JPH11345447A JPH11345447A JP10224144A JP22414498A JPH11345447A JP H11345447 A JPH11345447 A JP H11345447A JP 10224144 A JP10224144 A JP 10224144A JP 22414498 A JP22414498 A JP 22414498A JP H11345447 A JPH11345447 A JP H11345447A
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/32—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on separate auxiliary tracks of the same or an auxiliary record carrier
- G11B27/322—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on separate auxiliary tracks of the same or an auxiliary record carrier used signal is digitally coded
- G11B27/324—Duty cycle modulation of control pulses, e.g. VHS-CTL-coding systems, RAPID-time code, VASS- or VISS-cue signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/90—Tape-like record carriers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/90—Tape-like record carriers
- G11B2220/91—Helical scan format, wherein tracks are slightly tilted with respect to tape direction, e.g. VHS, DAT, DVC, AIT or exabyte
Abstract
(57)【要約】
【課題】 イレースノイズを検出することなくＶＩＳＳ
信号のみを確実に検出することが可能なＶＩＳＳ信号検
出回路を提供する。 【解決手段】 基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ１０（Ｖ
ｒｅｆ１＞Ｖｒｅｆ２…Ｖｒｅｆ５＞Ｖｂｉａｓ＞Ｖｒ
ｅｆ６…Ｖｒｅｆ９＞Ｖｒｅｆ１０）を受けるコンパレ
ータＣＰ１〜ＣＰ１０を設け、差動増幅器４の出力信号
ＡＰｏｕｔをコンパレータＣＰ１〜ＣＰ１０に与える。
選択回路１０１は、前回の比較時の最大および最小のピ
ークレベルを保持する。選択回路１０１は、その最大お
よび最小のピークレベルを検出したコンパレータよりも
１つ下位および上位のコンパレータの出力信号を選択し
てＲＳフリップフロップ回路１３に供給する。
信号のみを確実に検出することが可能なＶＩＳＳ信号検
出回路を提供する。 【解決手段】 基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ１０（Ｖ
ｒｅｆ１＞Ｖｒｅｆ２…Ｖｒｅｆ５＞Ｖｂｉａｓ＞Ｖｒ
ｅｆ６…Ｖｒｅｆ９＞Ｖｒｅｆ１０）を受けるコンパレ
ータＣＰ１〜ＣＰ１０を設け、差動増幅器４の出力信号
ＡＰｏｕｔをコンパレータＣＰ１〜ＣＰ１０に与える。
選択回路１０１は、前回の比較時の最大および最小のピ
ークレベルを保持する。選択回路１０１は、その最大お
よび最小のピークレベルを検出したコンパレータよりも
１つ下位および上位のコンパレータの出力信号を選択し
てＲＳフリップフロップ回路１３に供給する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＶＩＳＳ（VHS
Index Serch System）信号検出回路に関し、さらに詳し
くは、ＶＴＲ（ビデオテープレコーダ）において磁気テ
ープに記録されたＶＩＳＳ信号を検出するＶＩＳＳ信号
検出回路に関する。
Index Serch System）信号検出回路に関し、さらに詳し
くは、ＶＴＲ（ビデオテープレコーダ）において磁気テ
ープに記録されたＶＩＳＳ信号を検出するＶＩＳＳ信号
検出回路に関する。
【０００２】
【従来の技術】ＶＨＳ方式のＶＴＲにおいては、記録済
みのテープの検索を容易にするために、使用者が所望の
データを磁気テープに書込むことができる機能が備えら
れている。これは、サーボ制御に使用するコントロール
トラックを利用し、「０」および「１」に対応する２種
類のデューティを有するＶＩＳＳ信号を磁気テープに記
録するものである。ＶＩＳＳ信号は、主に頭出しに使用
するためのインデックスコードを示す信号である。
みのテープの検索を容易にするために、使用者が所望の
データを磁気テープに書込むことができる機能が備えら
れている。これは、サーボ制御に使用するコントロール
トラックを利用し、「０」および「１」に対応する２種
類のデューティを有するＶＩＳＳ信号を磁気テープに記
録するものである。ＶＩＳＳ信号は、主に頭出しに使用
するためのインデックスコードを示す信号である。
【０００３】磁気テープに記録された信号はコントロー
ルヘッドにより読出されるが、この読出信号の大きさは
磁気テープの移動速度に応じて変化するという特性があ
る。すなわち、再生開始時のように磁気テープの速度が
遅い場合はコントロールヘッドからの読出信号の振幅は
小さいが、早送り、巻戻し、早送り再生、巻戻し再生時
のように磁気テープの速度が速い場合は読出信号の振幅
は大きい。したがって、コントロールヘッドにより読出
されるＶＩＳＳ信号の振幅もテープ速度に応じて変化す
る。
ルヘッドにより読出されるが、この読出信号の大きさは
磁気テープの移動速度に応じて変化するという特性があ
る。すなわち、再生開始時のように磁気テープの速度が
遅い場合はコントロールヘッドからの読出信号の振幅は
小さいが、早送り、巻戻し、早送り再生、巻戻し再生時
のように磁気テープの速度が速い場合は読出信号の振幅
は大きい。したがって、コントロールヘッドにより読出
されるＶＩＳＳ信号の振幅もテープ速度に応じて変化す
る。
【０００４】図９は、テープ速度が速い場合でも遅い場
合でもＶＩＳＳ信号を検出することが可能な従来のＶＩ
ＳＳ信号検出回路の構成を示す回路図である。図９に示
されるように、磁気テープに記録された信号はコントロ
ールヘッド１により読出され、コントロールヘッド１か
らのコントロールヘッド信号ＣＨはＶＩＳＳ信号検出回
路２に与えられる。このコントロールヘッド信号ＣＨは
バイアス電源３により電圧Ｖｂｉａｓだけバイアスされ
ている。コントロールヘッド信号ＣＨは差動増幅器４に
より増幅される。この差動増幅器４の利得（増幅率）
は、抵抗器５，６および抵抗アレイ７により決定され
る。この抵抗アレイ７は、種々の抵抗値を有する複数の
抵抗器からなり、切換回路８が抵抗アレイ７中の抵抗器
をテープ速度に応じて切換える。すなわち、切換回路８
は、テープ速度が遅い場合は差動増幅器４の利得が大き
くなるように、テープ速度が速い場合は差動増幅器４の
利得が小さくなるように、抵抗アレイ７中の抵抗器を切
換える。したがって、差動増幅器４から出力される信号
ＡＰｏｕｔの振幅は、図１０に示されるようにテープ速
度に関係なく一定になる。この差動増幅器４からの出力
信号ＡＰｏｕｔには、振幅の大きいＶＩＳＳ信号９の
他、イレースノイズ１０も含まれている。イレースノイ
ズ１０は、ＶＩＳＳ信号の「１」信号を「０」信号にま
たはその逆に書換えたときに残留するノイズである。バ
イアス電圧Ｖｂｉａｓよりも高いＶＩＳＳ信号９は図９
に示されたコンパレータ１１により検出され、バイアス
電圧Ｖｂｉａｓよりも低いＶＩＳＳ信号はコンパレータ
１２により検出される。そのため、コンパレータ１１に
は、ＶＩＳＳ信号９のピーク値よりも低くかつバイアス
電圧Ｖｂｉａｓよりも高い基準電圧Ｖｒｅｆｈが供給さ
れる。同様にコンパレータ１２には、基準電圧Ｖｒｅｆ
ｌが供給される。コンパレータ１１の出力信号ＣＰｏｕ
ｔｈはＲＳフリップフロップ回路１３のセット端子に与
えられ、コンパレータ１２の出力信号ＣＰｏｕｔｌはＲ
Ｓフリップフロップ回路１３のリセット端子に与えられ
る。そのため、ＲＳフリップフロップ回路１３から出力
される検出信号Ｄｏｕｔは、出力信号ＡＰｏｕｔが基準
電圧Ｖｒｅｆｈを超えたときＨ（論理ハイ）レベルとな
り、基準電圧Ｖｒｅｆｌを超えたときＬ（論理ロー）レ
ベルとなる。この信号ＤｏｕｔがＶＩＳＳ信号の検出信
号であり、期間ｔ２に対する期間ｔ１の比（デューティ
比）が６０％程度であれば「０」と認識され、２５％程
度であれば「１」と認識される。このようなＶＩＳＳ信
号をある予め定められたデータパターン（たとえば０１
１…１１０）で磁気テープに記録しておけば、このＶＩ
ＳＳ信号を検出することにより頭出しなどを容易に行な
うことができる。
合でもＶＩＳＳ信号を検出することが可能な従来のＶＩ
ＳＳ信号検出回路の構成を示す回路図である。図９に示
されるように、磁気テープに記録された信号はコントロ
ールヘッド１により読出され、コントロールヘッド１か
らのコントロールヘッド信号ＣＨはＶＩＳＳ信号検出回
路２に与えられる。このコントロールヘッド信号ＣＨは
バイアス電源３により電圧Ｖｂｉａｓだけバイアスされ
ている。コントロールヘッド信号ＣＨは差動増幅器４に
より増幅される。この差動増幅器４の利得（増幅率）
は、抵抗器５，６および抵抗アレイ７により決定され
る。この抵抗アレイ７は、種々の抵抗値を有する複数の
抵抗器からなり、切換回路８が抵抗アレイ７中の抵抗器
をテープ速度に応じて切換える。すなわち、切換回路８
は、テープ速度が遅い場合は差動増幅器４の利得が大き
くなるように、テープ速度が速い場合は差動増幅器４の
利得が小さくなるように、抵抗アレイ７中の抵抗器を切
換える。したがって、差動増幅器４から出力される信号
ＡＰｏｕｔの振幅は、図１０に示されるようにテープ速
度に関係なく一定になる。この差動増幅器４からの出力
信号ＡＰｏｕｔには、振幅の大きいＶＩＳＳ信号９の
他、イレースノイズ１０も含まれている。イレースノイ
ズ１０は、ＶＩＳＳ信号の「１」信号を「０」信号にま
たはその逆に書換えたときに残留するノイズである。バ
イアス電圧Ｖｂｉａｓよりも高いＶＩＳＳ信号９は図９
に示されたコンパレータ１１により検出され、バイアス
電圧Ｖｂｉａｓよりも低いＶＩＳＳ信号はコンパレータ
１２により検出される。そのため、コンパレータ１１に
は、ＶＩＳＳ信号９のピーク値よりも低くかつバイアス
電圧Ｖｂｉａｓよりも高い基準電圧Ｖｒｅｆｈが供給さ
れる。同様にコンパレータ１２には、基準電圧Ｖｒｅｆ
ｌが供給される。コンパレータ１１の出力信号ＣＰｏｕ
ｔｈはＲＳフリップフロップ回路１３のセット端子に与
えられ、コンパレータ１２の出力信号ＣＰｏｕｔｌはＲ
Ｓフリップフロップ回路１３のリセット端子に与えられ
る。そのため、ＲＳフリップフロップ回路１３から出力
される検出信号Ｄｏｕｔは、出力信号ＡＰｏｕｔが基準
電圧Ｖｒｅｆｈを超えたときＨ（論理ハイ）レベルとな
り、基準電圧Ｖｒｅｆｌを超えたときＬ（論理ロー）レ
ベルとなる。この信号ＤｏｕｔがＶＩＳＳ信号の検出信
号であり、期間ｔ２に対する期間ｔ１の比（デューティ
比）が６０％程度であれば「０」と認識され、２５％程
度であれば「１」と認識される。このようなＶＩＳＳ信
号をある予め定められたデータパターン（たとえば０１
１…１１０）で磁気テープに記録しておけば、このＶＩ
ＳＳ信号を検出することにより頭出しなどを容易に行な
うことができる。
【０００５】
【発明が解決しようとする課題】上述したように、差動
増幅器４の利得をテープ速度に応じて切換えることによ
り、コントロールヘッド１から読出された信号の振幅を
ある程度一定にすることは可能である。しかしながら、
この信号の振幅はたとえテープ速度が一定であっても図
１１に示されるように微妙に変化している。したがっ
て、コンパレータ１１の基準電圧Ｖｒｅｆｈを低く、コ
ンパレータ１２の基準電圧Ｖｒｅｆｌを高く設定すれ
ば、ＶＩＳＳ信号９のすべてのピークを検出することは
可能であるが、イレースノイズ１０をＶＩＳＳ信号のピ
ークと誤って検出してしまうおそれがある。逆に、コン
パレータ１１の基準電圧Ｖｒｅｆｈを高く、コンパレー
タ１２の基準電圧Ｖｒｅｆｌを低く設定すれば、イレー
スノイズ１０を誤って検出することはないが、ＶＩＳＳ
信号９のすべてのピークを検出することができないおそ
れがある。基準電圧Ｖｒｅｆｈ，ＶｒｅｆｌをＶＩＳＳ
信号９のピークとイレースノイズ１０のピークとの間に
設定することができれば問題はないが、このイレースノ
イズ１０の振幅もテープ速度などに応じて変化するた
め、そのような設定は必ずしも容易ではない。
増幅器４の利得をテープ速度に応じて切換えることによ
り、コントロールヘッド１から読出された信号の振幅を
ある程度一定にすることは可能である。しかしながら、
この信号の振幅はたとえテープ速度が一定であっても図
１１に示されるように微妙に変化している。したがっ
て、コンパレータ１１の基準電圧Ｖｒｅｆｈを低く、コ
ンパレータ１２の基準電圧Ｖｒｅｆｌを高く設定すれ
ば、ＶＩＳＳ信号９のすべてのピークを検出することは
可能であるが、イレースノイズ１０をＶＩＳＳ信号のピ
ークと誤って検出してしまうおそれがある。逆に、コン
パレータ１１の基準電圧Ｖｒｅｆｈを高く、コンパレー
タ１２の基準電圧Ｖｒｅｆｌを低く設定すれば、イレー
スノイズ１０を誤って検出することはないが、ＶＩＳＳ
信号９のすべてのピークを検出することができないおそ
れがある。基準電圧Ｖｒｅｆｈ，ＶｒｅｆｌをＶＩＳＳ
信号９のピークとイレースノイズ１０のピークとの間に
設定することができれば問題はないが、このイレースノ
イズ１０の振幅もテープ速度などに応じて変化するた
め、そのような設定は必ずしも容易ではない。
【０００６】また、図９に示されたＶＩＳＳ信号検出回
路２の場合、抵抗アレイ７をマイクロコンピュータなど
により外部的に制御する必要があるが、ＶＩＳＳ信号検
出中においてマイクロコンピュータは専らこの検出タス
クのみを行なうことになるので、他のリアルタイムタス
クとのタスクシェアリングを行なうことは困難である。
路２の場合、抵抗アレイ７をマイクロコンピュータなど
により外部的に制御する必要があるが、ＶＩＳＳ信号検
出中においてマイクロコンピュータは専らこの検出タス
クのみを行なうことになるので、他のリアルタイムタス
クとのタスクシェアリングを行なうことは困難である。
【０００７】それゆえに、この発明の目的は、ＶＩＳＳ
信号を正確に検出することが可能なＶＩＳＳ信号検出回
路を提供することである。
信号を正確に検出することが可能なＶＩＳＳ信号検出回
路を提供することである。
【０００８】また、この発明のもう１つの目的は、テー
プ速度が変化する場合でも常に正確なＶＩＳＳ信号を検
出することが可能なＶＩＳＳ信号検出回路を提供するこ
とである。
プ速度が変化する場合でも常に正確なＶＩＳＳ信号を検
出することが可能なＶＩＳＳ信号検出回路を提供するこ
とである。
【０００９】この発明のさらにもう１つの目的は、テー
プ速度が一定の場合でも正確なＶＩＳＳ信号を検出する
ことが可能なＶＩＳＳ信号検出回路を提供することであ
る。
プ速度が一定の場合でも正確なＶＩＳＳ信号を検出する
ことが可能なＶＩＳＳ信号検出回路を提供することであ
る。
【００１０】この発明のさらにもう１つの目的は、イレ
ースノイズをＶＩＳＳ信号と誤って検出することのない
ＶＩＳＳ信号検出回路を提供することである。
ースノイズをＶＩＳＳ信号と誤って検出することのない
ＶＩＳＳ信号検出回路を提供することである。
【００１１】この発明のさらにもう１つの目的は、外部
的な制御が不要なＶＩＳＳ信号検出回路を提供すること
である。
的な制御が不要なＶＩＳＳ信号検出回路を提供すること
である。
【００１２】
【課題を解決するための手段】この発明に従うと、磁気
記録媒体に記録されたＶＩＳＳ信号を検出するＶＩＳＳ
信号検出回路は、複数の第１の比較器と、複数の第２の
比較器と、選択手段と、出力手段とを備える。複数の第
１の比較器は、互いに異なるしきい値をそれぞれ有す
る。第１の比較器の各々は、ＶＩＳＳ信号のレベルをそ
のしきい値と比較し、ＶＩＳＳ信号のレベルがそのしき
い値よりも高いとき出力信号を供給する。複数の第２の
比較器は、互いに異なるしきい値をそれぞれ有する。第
２の比較器の各々は、ＶＩＳＳ信号のレベルをそのしき
い値と比較し、ＶＩＳＳ信号のレベルがそのしきい値よ
りも低いとき出力信号を供給する。選択手段は、前回の
比較時に出力信号を供給した第１の比較器のうち２番目
に高いしきい値を有する比較器からの出力信号と、前回
の比較時に出力信号を供給した第２の比較器のうち２番
目に低いしきい値を有する比較器からの出力信号とを選
択する。出力手段は、選択手段からの一方の出力信号に
応答して第１のレベルに変化しかつ当該他方の出力信号
に応答して第２のレベルに変化する検出信号を出力す
る。
記録媒体に記録されたＶＩＳＳ信号を検出するＶＩＳＳ
信号検出回路は、複数の第１の比較器と、複数の第２の
比較器と、選択手段と、出力手段とを備える。複数の第
１の比較器は、互いに異なるしきい値をそれぞれ有す
る。第１の比較器の各々は、ＶＩＳＳ信号のレベルをそ
のしきい値と比較し、ＶＩＳＳ信号のレベルがそのしき
い値よりも高いとき出力信号を供給する。複数の第２の
比較器は、互いに異なるしきい値をそれぞれ有する。第
２の比較器の各々は、ＶＩＳＳ信号のレベルをそのしき
い値と比較し、ＶＩＳＳ信号のレベルがそのしきい値よ
りも低いとき出力信号を供給する。選択手段は、前回の
比較時に出力信号を供給した第１の比較器のうち２番目
に高いしきい値を有する比較器からの出力信号と、前回
の比較時に出力信号を供給した第２の比較器のうち２番
目に低いしきい値を有する比較器からの出力信号とを選
択する。出力手段は、選択手段からの一方の出力信号に
応答して第１のレベルに変化しかつ当該他方の出力信号
に応答して第２のレベルに変化する検出信号を出力す
る。
【００１３】上記ＶＩＳＳ信号検出回路においては、Ｖ
ＩＳＳ信号のピークレベルが検出されると、そのピーク
レベルに応じてその次にＶＩＳＳ信号を検出するための
しきい値レベルがそのピークレベルよりも少しだけ低く
または高く設定される。このようにＶＩＳＳ信号が検出
されるたびにしきい値が最適なレベルに再設定されるの
で、ＶＩＳＳ信号を確実に検出することができる。
ＩＳＳ信号のピークレベルが検出されると、そのピーク
レベルに応じてその次にＶＩＳＳ信号を検出するための
しきい値レベルがそのピークレベルよりも少しだけ低く
または高く設定される。このようにＶＩＳＳ信号が検出
されるたびにしきい値が最適なレベルに再設定されるの
で、ＶＩＳＳ信号を確実に検出することができる。
【００１４】好ましくは、上記ＶＩＳＳ信号検出回路は
さらに、増幅器を備える。増幅器は、複数の第１および
第２の比較器に与えられるべきＶＩＳＳ信号を一定の利
得で増幅する。
さらに、増幅器を備える。増幅器は、複数の第１および
第２の比較器に与えられるべきＶＩＳＳ信号を一定の利
得で増幅する。
【００１５】したがって、増幅器の利得をマイクロコン
ピュータなどにより外部的に制御する必要がない。
ピュータなどにより外部的に制御する必要がない。
【００１６】好ましくは、上記選択手段は、複数の第１
のラッチ回路と、複数の第２のラッチ回路と、第１の論
理回路と、複数の第３のラッチ回路と、複数の第４のラ
ッチ回路と、第２の論理回路とを備える。複数の第１の
ラッチ回路は、複数の第１の比較器に対応して設けられ
る。第１のラッチ回路の各々は、対応する第１の比較器
からの出力信号をラッチする。複数の第２のラッチ回路
は、複数の第１のラッチ回路に対応して設けられる。第
２のラッチ回路の各々は、対応する第１のラッチ回路か
らの出力信号をラッチする。第１の論理回路は、複数の
第２のラッチ回路に応答して前回の比較時に出力信号を
供給した第１の比較器のうち２番目に高いしきい値を有
する比較器からの出力信号を選択する。複数の第３のラ
ッチ回路は、複数の第２の比較器に対応して設けられ
る。第３のラッチ回路の各々は、対応する第２の比較器
からの出力信号をラッチする。複数の第４のラッチ回路
は、複数の第３のラッチ回路に対応して設けられる。第
４のラッチ回路の各々は、対応する第３のラッチ回路か
らの出力信号をラッチする。第２の論理回路は、複数の
第４のラッチ回路に応答して前回の比較時に出力信号を
供給した第２の比較器のうち２番目に低いしきい値を有
する比較器からの出力信号を選択する。
のラッチ回路と、複数の第２のラッチ回路と、第１の論
理回路と、複数の第３のラッチ回路と、複数の第４のラ
ッチ回路と、第２の論理回路とを備える。複数の第１の
ラッチ回路は、複数の第１の比較器に対応して設けられ
る。第１のラッチ回路の各々は、対応する第１の比較器
からの出力信号をラッチする。複数の第２のラッチ回路
は、複数の第１のラッチ回路に対応して設けられる。第
２のラッチ回路の各々は、対応する第１のラッチ回路か
らの出力信号をラッチする。第１の論理回路は、複数の
第２のラッチ回路に応答して前回の比較時に出力信号を
供給した第１の比較器のうち２番目に高いしきい値を有
する比較器からの出力信号を選択する。複数の第３のラ
ッチ回路は、複数の第２の比較器に対応して設けられ
る。第３のラッチ回路の各々は、対応する第２の比較器
からの出力信号をラッチする。複数の第４のラッチ回路
は、複数の第３のラッチ回路に対応して設けられる。第
４のラッチ回路の各々は、対応する第３のラッチ回路か
らの出力信号をラッチする。第２の論理回路は、複数の
第４のラッチ回路に応答して前回の比較時に出力信号を
供給した第２の比較器のうち２番目に低いしきい値を有
する比較器からの出力信号を選択する。
【００１７】上記ＶＩＳＳ信号系回路においては、第１
の比較器による前回の比較時におけるＶＩＳＳ信号の最
大のピークレベルが第２のラッチ回路に保持される。し
たがって、今回の比較時におけるしきい値は前回よりも
少しだけ低く設定される。一方、前回の比較時における
ＶＩＳＳ信号の最小のピークレベルは第４のラッチ回路
に保持される。したがって、今回の比較時におけるしき
い値は前回よりも少しだけ高く設定される。
の比較器による前回の比較時におけるＶＩＳＳ信号の最
大のピークレベルが第２のラッチ回路に保持される。し
たがって、今回の比較時におけるしきい値は前回よりも
少しだけ低く設定される。一方、前回の比較時における
ＶＩＳＳ信号の最小のピークレベルは第４のラッチ回路
に保持される。したがって、今回の比較時におけるしき
い値は前回よりも少しだけ高く設定される。
【００１８】好ましくは、上記出力手段は、フリップフ
ロップ回路を含む。フリップフロップ回路は、選択手段
からの一方の出力信号に応答してセットされかつ当該他
方の出力信号に応答してリセットされる。
ロップ回路を含む。フリップフロップ回路は、選択手段
からの一方の出力信号に応答してセットされかつ当該他
方の出力信号に応答してリセットされる。
【００１９】好ましくは、上記ＶＩＳＳ信号検出回路は
さらに、第１のスイッチング素子と、第２のスイッチン
グ素子とを備える。第１のスイッチング素子は、複数の
第１の比較器のうち最低のしきい値を有する第１の比較
器の入力端子と２番目に低いしきい値を有する第１の比
較器の入力端子との間に接続され、最低のしきい値を有
する第１の比較器からの出力信号に応答してオンにな
る。第２のスイッチング素子は、複数の第２の比較器の
うち最高のしきい値を有する第２の比較器の入力端子と
２番目に高いしきい値を有する第２の比較器の入力端子
との間に接続され、最高のしきい値を有する第２の比較
器からの出力信号に応答してオンになる。
さらに、第１のスイッチング素子と、第２のスイッチン
グ素子とを備える。第１のスイッチング素子は、複数の
第１の比較器のうち最低のしきい値を有する第１の比較
器の入力端子と２番目に低いしきい値を有する第１の比
較器の入力端子との間に接続され、最低のしきい値を有
する第１の比較器からの出力信号に応答してオンにな
る。第２のスイッチング素子は、複数の第２の比較器の
うち最高のしきい値を有する第２の比較器の入力端子と
２番目に高いしきい値を有する第２の比較器の入力端子
との間に接続され、最高のしきい値を有する第２の比較
器からの出力信号に応答してオンになる。
【００２０】上記ＶＩＳＳ信号検出回路においては、最
低のしきい値を有する第１の比較器が出力信号が供給し
ないとき、ＶＩＳＳ信号はその最低のしきい値を有する
第１の比較器以外の第１の比較器には供給されない。一
方、最高のしきい値を有する第２の比較器が出力信号を
供給しないとき、ＶＩＳＳ信号はその最高のしきい値を
有する第２の比較器以外の第２の比較器には供給されな
い。
低のしきい値を有する第１の比較器が出力信号が供給し
ないとき、ＶＩＳＳ信号はその最低のしきい値を有する
第１の比較器以外の第１の比較器には供給されない。一
方、最高のしきい値を有する第２の比較器が出力信号を
供給しないとき、ＶＩＳＳ信号はその最高のしきい値を
有する第２の比較器以外の第２の比較器には供給されな
い。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
【００２２】［実施の形態１］図１は、この発明の実施
の形態１によるＶＩＳＳ信号検出回路１００を備えたＶ
ＴＲ１４の全体構成を示すブロック図である。図１を参
照して、このＶＴＲ１４は、磁気テープカセット１５を
駆動するモータ１６と、モータ１６のサーボ制御を行な
うモータドライバサーボ１７と、磁気テープカセット１
５中の磁気テープに記録された信号を検出するコントロ
ールヘッド１と、コントロールヘッド１から出力された
コントロールヘッド信号ＣＨに応答してＶＩＳＳ信号を
検出するＶＩＳＳ信号検出回路１００と、磁気テープか
ら読出された各種の信号を処理する信号処理回路１８
と、モータドライバサーボ１７および信号処理回路１８
を制御するマイクロコンピュータ１９とを備える。ここ
で、ＶＩＳＳ信号検出回路１００およびマイクロコンピ
ュータ１９は、ワンチップの半導体集積回路装置２０内
に形成されている。
の形態１によるＶＩＳＳ信号検出回路１００を備えたＶ
ＴＲ１４の全体構成を示すブロック図である。図１を参
照して、このＶＴＲ１４は、磁気テープカセット１５を
駆動するモータ１６と、モータ１６のサーボ制御を行な
うモータドライバサーボ１７と、磁気テープカセット１
５中の磁気テープに記録された信号を検出するコントロ
ールヘッド１と、コントロールヘッド１から出力された
コントロールヘッド信号ＣＨに応答してＶＩＳＳ信号を
検出するＶＩＳＳ信号検出回路１００と、磁気テープか
ら読出された各種の信号を処理する信号処理回路１８
と、モータドライバサーボ１７および信号処理回路１８
を制御するマイクロコンピュータ１９とを備える。ここ
で、ＶＩＳＳ信号検出回路１００およびマイクロコンピ
ュータ１９は、ワンチップの半導体集積回路装置２０内
に形成されている。
【００２３】図２は、図１に示されたＶＩＳＳ信号検出
回路１００の構成を示すブロック図である。図２を参照
して、このＶＩＳＳ信号検出回路１００は、バイアス電
源３と、差動増幅器４と、抵抗器５，６と、複数のコン
パレータ（比較器）ＣＰ１〜ＣＰ１０と、データラッチ
／スレッショルド（しきい値）レベル選択回路１０１
と、ＲＳフリップフロップ回路１３とを備える。
回路１００の構成を示すブロック図である。図２を参照
して、このＶＩＳＳ信号検出回路１００は、バイアス電
源３と、差動増幅器４と、抵抗器５，６と、複数のコン
パレータ（比較器）ＣＰ１〜ＣＰ１０と、データラッチ
／スレッショルド（しきい値）レベル選択回路１０１
と、ＲＳフリップフロップ回路１３とを備える。
【００２４】バイアス電源３は、コントロールヘッド１
中のヘッドコイル１ａにバイアス電圧Ｖｂｉａｓを供給
する。コントロールヘッド１からのコントロールヘッド
信号ＣＨは差動増幅器４の非反転入力端子（＋）に与え
られる。差動増幅器４の反転入力端子（−）は抵抗器５
を介してバイアス電源３に接続される。差動増幅器４の
出力信号ＡＰｏｕｔは抵抗器６を介して反転入力端子
（−）にフィードバックされる。したがって、差動増幅
器４は、抵抗器５，６により決定される一定の利得でコ
ントロールヘッド信号ＣＨを増幅する。
中のヘッドコイル１ａにバイアス電圧Ｖｂｉａｓを供給
する。コントロールヘッド１からのコントロールヘッド
信号ＣＨは差動増幅器４の非反転入力端子（＋）に与え
られる。差動増幅器４の反転入力端子（−）は抵抗器５
を介してバイアス電源３に接続される。差動増幅器４の
出力信号ＡＰｏｕｔは抵抗器６を介して反転入力端子
（−）にフィードバックされる。したがって、差動増幅
器４は、抵抗器５，６により決定される一定の利得でコ
ントロールヘッド信号ＣＨを増幅する。
【００２５】差動増幅器４の出力信号ＡＰｏｕｔはコン
パレータＣＰ１〜ＣＰ１０の各反転入力端子（−）に与
えられる。コンパレータＣＰ１〜ＣＰ１０の非反転入力
端子（＋）には、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ１０が
それぞれ与えられる。ここでは、Ｖｒｅｆ１＞Ｖｒｅｆ
２＞Ｖｒｅｆ３＞Ｖｒｅｆ４＞Ｖｒｅｆ５＞Ｖｂｉａｓ
＞Ｖｒｅｆ６＞Ｖｒｅｆ７＞Ｖｒｅｆ８＞Ｖｒｅｆ９＞
Ｖｒｅｆ１０＞ＧＮＤの関係がある。したがって、コン
パレータＣＰ１〜ＣＰ１０は互いに異なるしきい値を有
する。また、コンパレータＣＰ１〜ＣＰ１０の各々は、
差動増幅器４からの出力信号ＡＰｏｕｔのレベルを基準
電圧Ｖｒｅｆ１〜Ｖｒｅｆ１０のうち対応する基準電圧
のレベルと比較する。コンパレータＣＰ１〜ＣＰ５の各
々は、出力信号ＡＰｏｕｔのレベルが対応する基準電圧
よりも高いときＬレベルの出力信号をデータラッチ／ス
レッショルドレベル選択回路１０１に供給する。たとえ
ば、コンパレータＣＰ１は出力信号ＡＰｏｕｔのレベル
が基準電圧Ｖｒｅｆ１のレベルよりも高いときＬレベル
の出力信号ＣＰｏｕｔ１をデータラッチ／スレッショル
ドレベル選択回路１０１に供給する。また、コンパレー
タＣＰ６〜ＣＰ１０の各々は、出力信号ＡＰｏｕｔのレ
ベルが対応する基準電圧のレベルよりも低いときＨレベ
ルの出力信号をデータラッチ／スレッショルドレベル選
択回路１０１に供給する。たとえば、コンパレータＣＰ
１０は出力信号ＡＰｏｕｔのレベルが基準電圧Ｖｒｅｆ
１０のレベルよりも低いときＨレベルの出力信号ＣＰｏ
ｕｔ１０をデータラッチ／スレッショルドレベル選択回
路１０１に供給する。
パレータＣＰ１〜ＣＰ１０の各反転入力端子（−）に与
えられる。コンパレータＣＰ１〜ＣＰ１０の非反転入力
端子（＋）には、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ１０が
それぞれ与えられる。ここでは、Ｖｒｅｆ１＞Ｖｒｅｆ
２＞Ｖｒｅｆ３＞Ｖｒｅｆ４＞Ｖｒｅｆ５＞Ｖｂｉａｓ
＞Ｖｒｅｆ６＞Ｖｒｅｆ７＞Ｖｒｅｆ８＞Ｖｒｅｆ９＞
Ｖｒｅｆ１０＞ＧＮＤの関係がある。したがって、コン
パレータＣＰ１〜ＣＰ１０は互いに異なるしきい値を有
する。また、コンパレータＣＰ１〜ＣＰ１０の各々は、
差動増幅器４からの出力信号ＡＰｏｕｔのレベルを基準
電圧Ｖｒｅｆ１〜Ｖｒｅｆ１０のうち対応する基準電圧
のレベルと比較する。コンパレータＣＰ１〜ＣＰ５の各
々は、出力信号ＡＰｏｕｔのレベルが対応する基準電圧
よりも高いときＬレベルの出力信号をデータラッチ／ス
レッショルドレベル選択回路１０１に供給する。たとえ
ば、コンパレータＣＰ１は出力信号ＡＰｏｕｔのレベル
が基準電圧Ｖｒｅｆ１のレベルよりも高いときＬレベル
の出力信号ＣＰｏｕｔ１をデータラッチ／スレッショル
ドレベル選択回路１０１に供給する。また、コンパレー
タＣＰ６〜ＣＰ１０の各々は、出力信号ＡＰｏｕｔのレ
ベルが対応する基準電圧のレベルよりも低いときＨレベ
ルの出力信号をデータラッチ／スレッショルドレベル選
択回路１０１に供給する。たとえば、コンパレータＣＰ
１０は出力信号ＡＰｏｕｔのレベルが基準電圧Ｖｒｅｆ
１０のレベルよりも低いときＨレベルの出力信号ＣＰｏ
ｕｔ１０をデータラッチ／スレッショルドレベル選択回
路１０１に供給する。
【００２６】データラッチ／スレッショルドレベル選択
回路１０１は、コンパレータＣＰ１〜ＣＰ５からの出力
信号ＣＰｏｕｔ１〜ＣＰｏｕｔ５をラッチすることによ
り、差動増幅器４からの出力信号ＡＰｏｕｔの最大レベ
ルを記憶する。データラッチ／スレッショルドレベル選
択回路１０１はまた、コンパレータＣＰ６〜ＣＰ１０か
らの出力信号ＣＰｏｕｔ５〜ＣＰｏｕｔ１０をラッチす
ることにより、差動増幅器４からの出力信号ＡＰｏｕｔ
の最小レベルを記憶する。データラッチ／スレッショル
ドレベル選択回路１０１は、このようにコンパレータＣ
Ｐ１〜ＣＰ１０による比較結果を保持し、前回の比較結
果と今回の比較結果とに基づいて出力信号ＣＰｏｕｔ１
〜ＣＰｏｕｔ５のうち１つを選択して選択出力信号ＳＣ
ＰｏｕｔｈとしてＲＳフリップフロップ回路１３のセッ
ト端子に供給するとともに、出力信号ＣＰｏｕｔ６〜Ｃ
Ｐｏｕｔ１０のうち１つを選択して選択出力信号ＳＣＰ
ｏｕｔｌとしてＲＳフリップフロップ回路１３のリセッ
ト端子に供給する。より具体的には、データラッチ／ス
レッショルドレベル選択回路１０１は、前回の比較時に
Ｌレベルの出力信号を供給したコンパレータのうち２番
目に高い基準電圧を受けるコンパレータからの出力信号
を選択出力信号ＳＣＰｏｕｔｈとして選択するととも
に、前回の比較時にＨレベルの出力信号を供給した比較
器のうち２番目に低い基準電圧を受ける比較器からの出
力信号を選択出力信号ＳＣＰｏｕｔｌとして選択する。
回路１０１は、コンパレータＣＰ１〜ＣＰ５からの出力
信号ＣＰｏｕｔ１〜ＣＰｏｕｔ５をラッチすることによ
り、差動増幅器４からの出力信号ＡＰｏｕｔの最大レベ
ルを記憶する。データラッチ／スレッショルドレベル選
択回路１０１はまた、コンパレータＣＰ６〜ＣＰ１０か
らの出力信号ＣＰｏｕｔ５〜ＣＰｏｕｔ１０をラッチす
ることにより、差動増幅器４からの出力信号ＡＰｏｕｔ
の最小レベルを記憶する。データラッチ／スレッショル
ドレベル選択回路１０１は、このようにコンパレータＣ
Ｐ１〜ＣＰ１０による比較結果を保持し、前回の比較結
果と今回の比較結果とに基づいて出力信号ＣＰｏｕｔ１
〜ＣＰｏｕｔ５のうち１つを選択して選択出力信号ＳＣ
ＰｏｕｔｈとしてＲＳフリップフロップ回路１３のセッ
ト端子に供給するとともに、出力信号ＣＰｏｕｔ６〜Ｃ
Ｐｏｕｔ１０のうち１つを選択して選択出力信号ＳＣＰ
ｏｕｔｌとしてＲＳフリップフロップ回路１３のリセッ
ト端子に供給する。より具体的には、データラッチ／ス
レッショルドレベル選択回路１０１は、前回の比較時に
Ｌレベルの出力信号を供給したコンパレータのうち２番
目に高い基準電圧を受けるコンパレータからの出力信号
を選択出力信号ＳＣＰｏｕｔｈとして選択するととも
に、前回の比較時にＨレベルの出力信号を供給した比較
器のうち２番目に低い基準電圧を受ける比較器からの出
力信号を選択出力信号ＳＣＰｏｕｔｌとして選択する。
【００２７】ＲＳフリップフロップ回路１３は、データ
ラッチ／スレッショルドレベル選択回路１０１からの選
択出力信号ＳＣＰｏｕｔｈに応答してセットされかつ選
択出力信号ＳＣＰｏｕｔｌに応答してリセットされる。
したがって、ＲＳフリップフロップ回路１３は、選択出
力信号ＳＣＰｏｕｔｈに応答してＨレベルに変化しかつ
選択出力信号ＳＣＰｏｕｔｌに応答してＬレベルに変化
する検出信号Ｄｏｕｔを出力する。
ラッチ／スレッショルドレベル選択回路１０１からの選
択出力信号ＳＣＰｏｕｔｈに応答してセットされかつ選
択出力信号ＳＣＰｏｕｔｌに応答してリセットされる。
したがって、ＲＳフリップフロップ回路１３は、選択出
力信号ＳＣＰｏｕｔｈに応答してＨレベルに変化しかつ
選択出力信号ＳＣＰｏｕｔｌに応答してＬレベルに変化
する検出信号Ｄｏｕｔを出力する。
【００２８】図３は、図２に示されたデータラッチ／ス
レッショルドレベル選択回路１０１の構成を示すブロッ
ク図である。図３を参照して、このデータラッチ／スレ
ッショルドレベル選択回路１０１は、インバータ回路１
０２〜１０６と、エッジ検出回路１０７，１０８と、Ｒ
Ｓフリップフロップ回路１０９〜１１８と、ＲＳフリッ
プフロップ回路１１９と、Ｄフリップフロップ回路１２
０〜１２９と、ＯＲ回路１３０，１３１と、ＡＮＤ回路
１３２〜１３９と、ＯＲ回路１４０，１４１とを含む。
レッショルドレベル選択回路１０１の構成を示すブロッ
ク図である。図３を参照して、このデータラッチ／スレ
ッショルドレベル選択回路１０１は、インバータ回路１
０２〜１０６と、エッジ検出回路１０７，１０８と、Ｒ
Ｓフリップフロップ回路１０９〜１１８と、ＲＳフリッ
プフロップ回路１１９と、Ｄフリップフロップ回路１２
０〜１２９と、ＯＲ回路１３０，１３１と、ＡＮＤ回路
１３２〜１３９と、ＯＲ回路１４０，１４１とを含む。
【００２９】インバータ回路１０２〜１０６は、それぞ
れ、コンパレータＣＰ１〜ＣＰ５からの出力信号ＣＰｏ
ｕｔ１〜ＣＰｏｕｔ５を受け、それらを反転した出力信
号／ＣＰｏｕｔ１〜／ＣＰｏｕｔ５をＲＳフリップフロ
ップ回路１０９〜１１３に与える。また、出力信号／Ｃ
Ｐｏｕｔ２〜／ＣＰｏｕｔ５はＡＮＤ回路１３２〜１３
５にも与えられる。さらに、出力信号／ＣＰｏｕｔ５は
エッジ検出回路１０７にも与えられる。コンパレータＣ
Ｐ６〜ＣＰ１０からの出力信号ＣＰｏｕｔ６〜ＣＰｏｕ
ｔ１０はそれぞれＲＳフリップフロップ回路１１４〜１
１８に与えられる。また、出力信号ＣＰｏｕｔ６〜ＣＰ
ｏｕｔ９はＡＮＤ回路１３６〜１３９にも与えられる。
さらに、出力信号ＣＰｏｕｔ６はエッジ検出回路１０８
にも与えられる。
れ、コンパレータＣＰ１〜ＣＰ５からの出力信号ＣＰｏ
ｕｔ１〜ＣＰｏｕｔ５を受け、それらを反転した出力信
号／ＣＰｏｕｔ１〜／ＣＰｏｕｔ５をＲＳフリップフロ
ップ回路１０９〜１１３に与える。また、出力信号／Ｃ
Ｐｏｕｔ２〜／ＣＰｏｕｔ５はＡＮＤ回路１３２〜１３
５にも与えられる。さらに、出力信号／ＣＰｏｕｔ５は
エッジ検出回路１０７にも与えられる。コンパレータＣ
Ｐ６〜ＣＰ１０からの出力信号ＣＰｏｕｔ６〜ＣＰｏｕ
ｔ１０はそれぞれＲＳフリップフロップ回路１１４〜１
１８に与えられる。また、出力信号ＣＰｏｕｔ６〜ＣＰ
ｏｕｔ９はＡＮＤ回路１３６〜１３９にも与えられる。
さらに、出力信号ＣＰｏｕｔ６はエッジ検出回路１０８
にも与えられる。
【００３０】エッジ検出回路１０７は出力信号／ＣＰｏ
ｕｔ５の立上がりエッジを検出してリセット信号ＲＳＴ
を生成するとともに、出力信号／ＣＰｏｕｔ５の立下が
りエッジを検出してリセット信号ＲＳＴＬを生成する。
エッジ検出回路１０８は、出力信号ＣＰｏｕｔ６の立上
がりエッジを検出してセット信号ＳＥＴを生成するとと
もに、出力信号ＣＰｏｕｔ６の立下がりエッジを検出し
てリセット信号ＲＳＴＨを生成する。
ｕｔ５の立上がりエッジを検出してリセット信号ＲＳＴ
を生成するとともに、出力信号／ＣＰｏｕｔ５の立下が
りエッジを検出してリセット信号ＲＳＴＬを生成する。
エッジ検出回路１０８は、出力信号ＣＰｏｕｔ６の立上
がりエッジを検出してセット信号ＳＥＴを生成するとと
もに、出力信号ＣＰｏｕｔ６の立下がりエッジを検出し
てリセット信号ＲＳＴＨを生成する。
【００３１】図４は、図３に示されたエッジ検出回路１
０７または１０８の構成を示す回路図である。図４を参
照して、エッジ検出回路１０７または１０８は、インバ
ータ回路１４４〜１４６と、ＮＡＮＤ回路１４７，１４
８とを含む。ここで、直列に接続された偶数個のインバ
ータ回路１４５は遅延回路１４９を構成する。したがっ
て、インバータ回路１４５，１４６およびＮＡＮＤ回路
１４７は、リセット信号ＲＳＴまたはセット信号ＳＥＴ
を生成するためのワンショット回路を構成する。また、
インバータ回路１４４，１４５およびＮＡＮＤ回路１４
８は、リセット信号ＲＳＴＬまたはＲＳＴＨを生成する
ためのワンショット回路を構成する。
０７または１０８の構成を示す回路図である。図４を参
照して、エッジ検出回路１０７または１０８は、インバ
ータ回路１４４〜１４６と、ＮＡＮＤ回路１４７，１４
８とを含む。ここで、直列に接続された偶数個のインバ
ータ回路１４５は遅延回路１４９を構成する。したがっ
て、インバータ回路１４５，１４６およびＮＡＮＤ回路
１４７は、リセット信号ＲＳＴまたはセット信号ＳＥＴ
を生成するためのワンショット回路を構成する。また、
インバータ回路１４４，１４５およびＮＡＮＤ回路１４
８は、リセット信号ＲＳＴＬまたはＲＳＴＨを生成する
ためのワンショット回路を構成する。
【００３２】図５は、図４に示されたエッジ検出回路１
０７および１０８の動作を示すタイミング図である。図
５に示されるように、エッジ検出回路１０７によれば、
出力信号／ＣＰｏｕｔ５の立上がりエッジに応答してリ
セット信号ＲＳＴがＨレベルになり、出力信号／ＣＰｏ
ｕｔ５の立下がりエッジに応答してリセット信号ＲＳＴ
ＬがＨレベルになる。また、エッジ検出回路１０８によ
れば、出力信号ＣＰｏｕｔ６の立上がりエッジに応答し
てセット信号ＳＥＴがＨレベルになり、出力信号ＣＰｏ
ｕｔ６の立下がりエッジに応答してリセット信号ＲＳＴ
ＨがＨレベルになる。
０７および１０８の動作を示すタイミング図である。図
５に示されるように、エッジ検出回路１０７によれば、
出力信号／ＣＰｏｕｔ５の立上がりエッジに応答してリ
セット信号ＲＳＴがＨレベルになり、出力信号／ＣＰｏ
ｕｔ５の立下がりエッジに応答してリセット信号ＲＳＴ
ＬがＨレベルになる。また、エッジ検出回路１０８によ
れば、出力信号ＣＰｏｕｔ６の立上がりエッジに応答し
てセット信号ＳＥＴがＨレベルになり、出力信号ＣＰｏ
ｕｔ６の立下がりエッジに応答してリセット信号ＲＳＴ
ＨがＨレベルになる。
【００３３】再び図３を参照して、ＲＳフリップフロッ
プ回路１０９〜１１３は、図２に示されたコンパレータ
ＣＰ１〜ＣＰ５に対応して設けられる。ＲＳフリップフ
ロップ回路１０９〜１１３は、エッジ検出回路１０８か
らの共通のリセット信号ＲＳＴＨに応答してリセットさ
れ、出力信号／ＣＰｏｕｔ１〜／ＣＰｏｕｔ５に応答し
てそれぞれセットされる。したがって、ＲＳフリップフ
ロップ回路１０９〜１１３は、出力信号／ＣＰｏｕｔ１
〜／ＣＰｏｕｔ５をラッチする。
プ回路１０９〜１１３は、図２に示されたコンパレータ
ＣＰ１〜ＣＰ５に対応して設けられる。ＲＳフリップフ
ロップ回路１０９〜１１３は、エッジ検出回路１０８か
らの共通のリセット信号ＲＳＴＨに応答してリセットさ
れ、出力信号／ＣＰｏｕｔ１〜／ＣＰｏｕｔ５に応答し
てそれぞれセットされる。したがって、ＲＳフリップフ
ロップ回路１０９〜１１３は、出力信号／ＣＰｏｕｔ１
〜／ＣＰｏｕｔ５をラッチする。
【００３４】ＲＳフリップフロップ回路１１４〜１１８
は、コンパレータＣＰ６〜ＣＰ１０に対応して設けられ
る。ＲＳフリップフロップ回路１１４〜１１８は、エッ
ジ検出回路１０７からの共通のリセット信号ＲＳＴＬに
応答してリセットされ、出力信号ＣＰｏｕｔ６〜ＣＰｏ
ｕｔ１０に応答してそれぞれセットされる。したがっ
て、ＲＳフリップフロップ回路１１４〜１１８は、出力
信号ＣＰｏｕｔ６〜ＣＰｏｕｔ１０をそれぞれラッチす
る。
は、コンパレータＣＰ６〜ＣＰ１０に対応して設けられ
る。ＲＳフリップフロップ回路１１４〜１１８は、エッ
ジ検出回路１０７からの共通のリセット信号ＲＳＴＬに
応答してリセットされ、出力信号ＣＰｏｕｔ６〜ＣＰｏ
ｕｔ１０に応答してそれぞれセットされる。したがっ
て、ＲＳフリップフロップ回路１１４〜１１８は、出力
信号ＣＰｏｕｔ６〜ＣＰｏｕｔ１０をそれぞれラッチす
る。
【００３５】ＲＳフリップフロップ回路１１９はエッジ
検出回路１０７からのリセット信号ＲＳＴに応答してリ
セットされ、これによりＨレベルの転送信号ＴＬをＤフ
リップフロップ回路１２５〜１２９に与える。ＲＳフリ
ップフロップ回路１１９はまた、エッジ検出回路１０８
からのセット信号ＳＥＴに応答してセットされ、これに
よりＨレベルの転送信号ＴＨをＤフリップフロップ回路
１２０〜１２４に与える。
検出回路１０７からのリセット信号ＲＳＴに応答してリ
セットされ、これによりＨレベルの転送信号ＴＬをＤフ
リップフロップ回路１２５〜１２９に与える。ＲＳフリ
ップフロップ回路１１９はまた、エッジ検出回路１０８
からのセット信号ＳＥＴに応答してセットされ、これに
よりＨレベルの転送信号ＴＨをＤフリップフロップ回路
１２０〜１２４に与える。
【００３６】Ｄフリップフロップ回路１２０〜１２４
は、ＲＳフリップフロップ回路１０９〜１１３に対応し
て設けられ、Ｈレベルの転送信号ＴＨに応答してＲＳフ
リップフロップ回路１０９〜１１３からの出力信号をそ
れぞれラッチする。Ｄフリップフロップ回路１２５〜１
２９は、ＲＳフリップフロップ回路１１４〜１１８に対
応して設けられ、Ｈレベルの転送信号ＴＬに応答してＲ
Ｓフリップフロップ回路１１４〜１１８からの出力信号
をそれぞれラッチする。
は、ＲＳフリップフロップ回路１０９〜１１３に対応し
て設けられ、Ｈレベルの転送信号ＴＨに応答してＲＳフ
リップフロップ回路１０９〜１１３からの出力信号をそ
れぞれラッチする。Ｄフリップフロップ回路１２５〜１
２９は、ＲＳフリップフロップ回路１１４〜１１８に対
応して設けられ、Ｈレベルの転送信号ＴＬに応答してＲ
Ｓフリップフロップ回路１１４〜１１８からの出力信号
をそれぞれラッチする。
【００３７】ＯＲ回路１３０、ＡＮＤ回路１３２〜１３
５、およびＯＲ回路１４０は、出力信号ＣＰｏｕｔ１〜
ＣＰｏｕｔ５のうちいずれか１つを選択して選択出力信
号ＳＣＰｏｕｔｈを生成する選択回路１４２を構成す
る。すなわち、この論理回路により形成される選択回路
１４２は、Ｄフリップフロップ回路１２０〜１２４にラ
ッチされた信号に応答して前回の比較時に出力信号を供
給したコンパレータのうち２番目に高い基準電圧を受け
るコンパレータからの出力信号を選択する。
５、およびＯＲ回路１４０は、出力信号ＣＰｏｕｔ１〜
ＣＰｏｕｔ５のうちいずれか１つを選択して選択出力信
号ＳＣＰｏｕｔｈを生成する選択回路１４２を構成す
る。すなわち、この論理回路により形成される選択回路
１４２は、Ｄフリップフロップ回路１２０〜１２４にラ
ッチされた信号に応答して前回の比較時に出力信号を供
給したコンパレータのうち２番目に高い基準電圧を受け
るコンパレータからの出力信号を選択する。
【００３８】また、ＯＲ回路１３１、ＡＮＤ回路１３６
〜１３９、およびＯＲ回路１４１は、出力信号ＣＰｏｕ
ｔ６〜ＣＰｏｕｔ１０のうちいずれか１つを選択して選
択出力信号ＳＣＰｏｕｔｌを生成する選択回路１４３を
構成する。すなわち、この論理回路により形成される選
択回路１４３は、Ｄフリップフロップ回路１２５〜１２
９にラッチされた信号に応答して前回の比較時に出力信
号を供給したコンパレータのうち２番目に低い基準電圧
を受けるコンパレータからの出力信号を選択する。
〜１３９、およびＯＲ回路１４１は、出力信号ＣＰｏｕ
ｔ６〜ＣＰｏｕｔ１０のうちいずれか１つを選択して選
択出力信号ＳＣＰｏｕｔｌを生成する選択回路１４３を
構成する。すなわち、この論理回路により形成される選
択回路１４３は、Ｄフリップフロップ回路１２５〜１２
９にラッチされた信号に応答して前回の比較時に出力信
号を供給したコンパレータのうち２番目に低い基準電圧
を受けるコンパレータからの出力信号を選択する。
【００３９】次に、上記のように構成されたＶＩＳＳ信
号検出回路１００の動作を説明する。図６は、テープ速
度が異なる５通りの場合ＣＡＳＥ１〜ＣＡＳＥ５におけ
る動作を示すタイミング図である。ここでは、ＣＡＳＥ
１側ほどテープ速度は速く、ＣＡＳＥ５側ほどテープ速
度は遅い。
号検出回路１００の動作を説明する。図６は、テープ速
度が異なる５通りの場合ＣＡＳＥ１〜ＣＡＳＥ５におけ
る動作を示すタイミング図である。ここでは、ＣＡＳＥ
１側ほどテープ速度は速く、ＣＡＳＥ５側ほどテープ速
度は遅い。
【００４０】磁気テープに記録された信号はコントロー
ルヘッド１により検出され、これに応じて電圧Ｖｂｉａ
ｓでバイアスされたコントロールヘッド信号ＣＨが差動
増幅器４に与えられる。このコントロールヘッド信号Ｃ
Ｈには、図６に示されるようなＶＩＳＳ信号９の他、上
述したイレースノイズ（図示せず）が含まれている。コ
ントロールヘッド信号ＣＨはバイアス電圧Ｖｂｉａｓを
中心に振幅し、その振幅はテープ速度が速いほど大き
く、テープ速度が遅いほど小さい。
ルヘッド１により検出され、これに応じて電圧Ｖｂｉａ
ｓでバイアスされたコントロールヘッド信号ＣＨが差動
増幅器４に与えられる。このコントロールヘッド信号Ｃ
Ｈには、図６に示されるようなＶＩＳＳ信号９の他、上
述したイレースノイズ（図示せず）が含まれている。コ
ントロールヘッド信号ＣＨはバイアス電圧Ｖｂｉａｓを
中心に振幅し、その振幅はテープ速度が速いほど大き
く、テープ速度が遅いほど小さい。
【００４１】続いて、このコントロールヘッド信号ＣＨ
は差動増幅器４により一定の利得で増幅され、図６に示
されるような出力信号ＡＰｏｕｔが得られる。差動増幅
器４の利得が一定であるため、この出力信号ＡＰｏｕｔ
の振幅もテープ速度が速いほど大きく、テープ速度が遅
いほど小さい。
は差動増幅器４により一定の利得で増幅され、図６に示
されるような出力信号ＡＰｏｕｔが得られる。差動増幅
器４の利得が一定であるため、この出力信号ＡＰｏｕｔ
の振幅もテープ速度が速いほど大きく、テープ速度が遅
いほど小さい。
【００４２】出力信号ＡＰｏｕｔのレベルがコンパレー
タＣＰ５用の基準電圧Ｖｒｅｆ５よりも高くなると、コ
ンパレータＣＰ５の出力信号ＣＰｏｕｔ５はＨレベルか
らＬレベルに立下がる。出力信号ＡＰｏｕｔのレベルが
さらに基準電圧Ｖｒｅｆ４よりも高くなると、コンパレ
ータＣＰ４の出力信号ＣＰｏｕｔ４もＨレベルからＬレ
ベルに立下がる。出力信号ＡＰｏｕｔのレベルが基準電
圧Ｖｒｅｆ３よりも高くなると、コンパレータＣＰ３の
出力信号ＣＰｏｕｔ３もＨレベルからＬレベルに立下が
る。出力信号ＡＰｏｕｔのレベルがさらに基準電圧Ｖｒ
ｅｆ２よりも高くなると、出力信号ＣＰｏｕｔ２もＨレ
ベルからＬレベルに立下がる。出力信号ＡＰｏｕｔのレ
ベルが最高の基準電圧Ｖｒｅｆ１よりも高くなると、コ
ンパレータＣＰ１の出力信号ＣＰｏｕｔ１もＨレベルか
らＬレベルに立下がる。
タＣＰ５用の基準電圧Ｖｒｅｆ５よりも高くなると、コ
ンパレータＣＰ５の出力信号ＣＰｏｕｔ５はＨレベルか
らＬレベルに立下がる。出力信号ＡＰｏｕｔのレベルが
さらに基準電圧Ｖｒｅｆ４よりも高くなると、コンパレ
ータＣＰ４の出力信号ＣＰｏｕｔ４もＨレベルからＬレ
ベルに立下がる。出力信号ＡＰｏｕｔのレベルが基準電
圧Ｖｒｅｆ３よりも高くなると、コンパレータＣＰ３の
出力信号ＣＰｏｕｔ３もＨレベルからＬレベルに立下が
る。出力信号ＡＰｏｕｔのレベルがさらに基準電圧Ｖｒ
ｅｆ２よりも高くなると、出力信号ＣＰｏｕｔ２もＨレ
ベルからＬレベルに立下がる。出力信号ＡＰｏｕｔのレ
ベルが最高の基準電圧Ｖｒｅｆ１よりも高くなると、コ
ンパレータＣＰ１の出力信号ＣＰｏｕｔ１もＨレベルか
らＬレベルに立下がる。
【００４３】出力信号ＡＰｏｕｔが最高ピークを過ぎ、
出力信号ＡＰｏｕｔのレベルが基準電圧Ｖｒｅｆ２より
も低くなると、出力信号ＣＰｏｕｔ１はＬレベルからＨ
レベルに戻る。続いて出力信号ＡＰｏｕｔのレベルがバ
イアス電圧Ｖｂｉａｓまで下降すると、出力信号ＣＰｏ
ｕｔ２〜ＣＰｏｕｔ５も順次ＬレベルからＨレベルに戻
る。
出力信号ＡＰｏｕｔのレベルが基準電圧Ｖｒｅｆ２より
も低くなると、出力信号ＣＰｏｕｔ１はＬレベルからＨ
レベルに戻る。続いて出力信号ＡＰｏｕｔのレベルがバ
イアス電圧Ｖｂｉａｓまで下降すると、出力信号ＣＰｏ
ｕｔ２〜ＣＰｏｕｔ５も順次ＬレベルからＨレベルに戻
る。
【００４４】出力信号ＡＰｏｕｔのピークレベルが最も
高い場合ＣＡＳＥ１にはすべての出力信号ＣＰｏｕｔ１
〜ＣＰｏｕｔ５がＬレベルになるが、出力信号ＡＰｏｕ
ｔのピークレベルが最も低い場合ＣＡＳＥ５には出力信
号ＣＰｏｕｔ５のみがＬレベルになる。
高い場合ＣＡＳＥ１にはすべての出力信号ＣＰｏｕｔ１
〜ＣＰｏｕｔ５がＬレベルになるが、出力信号ＡＰｏｕ
ｔのピークレベルが最も低い場合ＣＡＳＥ５には出力信
号ＣＰｏｕｔ５のみがＬレベルになる。
【００４５】一方、出力信号ＡＰｏｕｔのレベルがコン
パレータＣＰ６用の基準電圧Ｖｒｅｆ６よりも低くなる
と、コンパレータＣＰ６の出力信号ＣＰｏｕｔ６はＬレ
ベルからＨレベルに立上がる。出力信号ＡＰｏｕｔのレ
ベルがさらに基準電圧Ｖｒｅｆ７よりも低くなると、出
力信号ＡＰｏｕｔ７がＬレベルからＨレベルに立上が
る。出力信号ＡＰｏｕｔのレベルがさらに基準電圧Ｖｒ
ｅｆ８よりも低くなると、出力信号ＡＰｏｕｔ８のレベ
ルがＬレベルからＨレベルに立上がる。出力信号ＡＰｏ
ｕｔのレベルが基準電圧Ｖｒｅｆ９よりも低くなると、
出力信号ＣＰｏｕｔ９がＬレベルからＨレベルに立上が
る。出力信号ＡＰｏｕｔのレベルが最低の基準電圧Ｖｒ
ｅｆ１０よりも低くなると、出力信号ＡＰｏｕｔ１０は
ＬレベルからＨレベルに立上がる。
パレータＣＰ６用の基準電圧Ｖｒｅｆ６よりも低くなる
と、コンパレータＣＰ６の出力信号ＣＰｏｕｔ６はＬレ
ベルからＨレベルに立上がる。出力信号ＡＰｏｕｔのレ
ベルがさらに基準電圧Ｖｒｅｆ７よりも低くなると、出
力信号ＡＰｏｕｔ７がＬレベルからＨレベルに立上が
る。出力信号ＡＰｏｕｔのレベルがさらに基準電圧Ｖｒ
ｅｆ８よりも低くなると、出力信号ＡＰｏｕｔ８のレベ
ルがＬレベルからＨレベルに立上がる。出力信号ＡＰｏ
ｕｔのレベルが基準電圧Ｖｒｅｆ９よりも低くなると、
出力信号ＣＰｏｕｔ９がＬレベルからＨレベルに立上が
る。出力信号ＡＰｏｕｔのレベルが最低の基準電圧Ｖｒ
ｅｆ１０よりも低くなると、出力信号ＡＰｏｕｔ１０は
ＬレベルからＨレベルに立上がる。
【００４６】続いて出力信号ＡＰｏｕｔのレベルが最低
ピークを過ぎ、基準電圧Ｖｒｅｆ９よりも高くなると、
出力信号ＡＰｏｕｔ９はＨレベルからＬレベルに戻る。
続いて出力信号ＡＰｏｕｔのレベルがバイアス電圧Ｖｂ
ｉａｓまで上昇すると、出力信号ＣＰｏｕｔ９〜ＣＰｏ
ｕｔ６は順次ＨレベルからＬレベルに戻る。
ピークを過ぎ、基準電圧Ｖｒｅｆ９よりも高くなると、
出力信号ＡＰｏｕｔ９はＨレベルからＬレベルに戻る。
続いて出力信号ＡＰｏｕｔのレベルがバイアス電圧Ｖｂ
ｉａｓまで上昇すると、出力信号ＣＰｏｕｔ９〜ＣＰｏ
ｕｔ６は順次ＨレベルからＬレベルに戻る。
【００４７】上記のように、出力信号ＡＰｏｕｔのピー
クレベルが最も低い場合ＣＡＳＥ１には出力信号ＣＰｏ
ｕｔ６〜ＣＰｏｕｔ１０はすべてＨレベルになるが、出
力信号ＡＰｏｕｔのピークレベルが最も高い場合ＣＡＳ
Ｅ５には出力信号ＣＰｏｕｔ６のみがＨレベルになる。
クレベルが最も低い場合ＣＡＳＥ１には出力信号ＣＰｏ
ｕｔ６〜ＣＰｏｕｔ１０はすべてＨレベルになるが、出
力信号ＡＰｏｕｔのピークレベルが最も高い場合ＣＡＳ
Ｅ５には出力信号ＣＰｏｕｔ６のみがＨレベルになる。
【００４８】これらコンパレータＣＰ１〜ＣＰ１０から
の出力信号ＣＰｏｕｔ１〜ＣＰｏｕｔ１０は、データラ
ッチ／スレッショルドレベル選択回路１０１に与えられ
る。
の出力信号ＣＰｏｕｔ１〜ＣＰｏｕｔ１０は、データラ
ッチ／スレッショルドレベル選択回路１０１に与えられ
る。
【００４９】コンパレータＣＰ１〜ＣＰ５からの出力信
号ＣＰｏｕｔ１〜ＣＰｏｕｔ５はそれぞれデータラッチ
／スレッショルドレベル選択回路１０１中のインバータ
回路１０２〜１０６により反転され、その反転された出
力信号／ＣＰｏｕｔ１〜／ＣＰｏｕｔ５はそれぞれＲＳ
フリップフロップ回路１０９〜１１３にラッチされる。
続いて、このラッチされた信号はＤフリップフロップ回
路１２０〜１２４に転送されかつラッチされる。
号ＣＰｏｕｔ１〜ＣＰｏｕｔ５はそれぞれデータラッチ
／スレッショルドレベル選択回路１０１中のインバータ
回路１０２〜１０６により反転され、その反転された出
力信号／ＣＰｏｕｔ１〜／ＣＰｏｕｔ５はそれぞれＲＳ
フリップフロップ回路１０９〜１１３にラッチされる。
続いて、このラッチされた信号はＤフリップフロップ回
路１２０〜１２４に転送されかつラッチされる。
【００５０】
【表１】
【００５１】上記表１に示されるように、コンパレータ
ＣＰ１〜ＣＰ５による前回の比較結果として「ＨＨＨＨ
Ｈ」がＤフリップフロップ回路１２０〜１２４にラッチ
されている場合において、コンパレータＣＰ１〜ＣＰ５
による今回の比較結果として「ＨＨＨＨＨ」の出力信号
／ＣＰｏｕｔ１〜／ＣＰｏｕｔ５が与えられると、ＡＮ
Ｄ回路１３２〜１３５のうちＡＮＤ回路１３２の出力信
号のみがＨレベルになり、これに応じてＨレベルの選択
出力信号ＳＣＰｏｕｔｈが出力される。これは、前回の
比較時にＬレベルの出力信号ＣＰｏｕｔ１〜ＣＰｏｕｔ
５を供給したコンパレータＣＰ１〜ＣＰ５のうち２番目
に高い基準電圧Ｖｒｅｆ２を受けるコンパレータＣＰ２
からの出力信号ＣＰｏｕｔ２が選択回路１４２により選
択されたことを意味する。
ＣＰ１〜ＣＰ５による前回の比較結果として「ＨＨＨＨ
Ｈ」がＤフリップフロップ回路１２０〜１２４にラッチ
されている場合において、コンパレータＣＰ１〜ＣＰ５
による今回の比較結果として「ＨＨＨＨＨ」の出力信号
／ＣＰｏｕｔ１〜／ＣＰｏｕｔ５が与えられると、ＡＮ
Ｄ回路１３２〜１３５のうちＡＮＤ回路１３２の出力信
号のみがＨレベルになり、これに応じてＨレベルの選択
出力信号ＳＣＰｏｕｔｈが出力される。これは、前回の
比較時にＬレベルの出力信号ＣＰｏｕｔ１〜ＣＰｏｕｔ
５を供給したコンパレータＣＰ１〜ＣＰ５のうち２番目
に高い基準電圧Ｖｒｅｆ２を受けるコンパレータＣＰ２
からの出力信号ＣＰｏｕｔ２が選択回路１４２により選
択されたことを意味する。
【００５２】また、コンパレータＣＰ１〜ＣＰ５による
前回の比較結果として「ＬＨＨＨＨ」がＤフリップフロ
ップ回路１２０〜１２４にラッチされている場合におい
て、コンパレータＣＰ１〜ＣＰ５による今回の比較結果
として「ＬＨＨＨＨ」の出力信号／ＣＰｏｕｔ１〜／Ｃ
Ｐｏｕｔ５が与えられると、インバータ回路１３３の出
力信号のみがＨレベルになる。これは、前回の比較時の
Ｌレベルの出力信号ＣＰｏｕｔ２〜ＣＰｏｕｔ５を供給
したコンパレータＣＰ２〜ＣＰ５のうち２番目に高い基
準電圧Ｖｒｅｆ３を受けるコンパレータＣＰ３からの出
力信号ＣＰｏｕｔ３が選択回路１４２により選択された
ことを意味する。
前回の比較結果として「ＬＨＨＨＨ」がＤフリップフロ
ップ回路１２０〜１２４にラッチされている場合におい
て、コンパレータＣＰ１〜ＣＰ５による今回の比較結果
として「ＬＨＨＨＨ」の出力信号／ＣＰｏｕｔ１〜／Ｃ
Ｐｏｕｔ５が与えられると、インバータ回路１３３の出
力信号のみがＨレベルになる。これは、前回の比較時の
Ｌレベルの出力信号ＣＰｏｕｔ２〜ＣＰｏｕｔ５を供給
したコンパレータＣＰ２〜ＣＰ５のうち２番目に高い基
準電圧Ｖｒｅｆ３を受けるコンパレータＣＰ３からの出
力信号ＣＰｏｕｔ３が選択回路１４２により選択された
ことを意味する。
【００５３】また、コンパレータＣＰ１〜ＣＰ５による
前回の比較結果として「ＬＬＨＨＨ」の信号がＤフリッ
プフロップ回路１２０〜１２４にラッチされている場合
において、コンパレータＣＰ１〜ＣＰ５による今回の比
較結果として「ＬＬＨＨＨ」の出力信号／ＣＰｏｕｔ１
〜／ＣＰｏｕｔ５が与えられると、ＡＮＤ回路１３４の
出力信号のみがＨレベルになる。これは、前回の比較時
にＬレベルの出力信号を供給したコンパレータＣＰ３〜
ＣＰ５のうち２番目に高い基準電圧Ｖｒｅｆ４を受ける
コンパレータＣＰ４からの出力信号ＣＰｏｕｔ４が選択
回路１４２により選択されたことを意味する。
前回の比較結果として「ＬＬＨＨＨ」の信号がＤフリッ
プフロップ回路１２０〜１２４にラッチされている場合
において、コンパレータＣＰ１〜ＣＰ５による今回の比
較結果として「ＬＬＨＨＨ」の出力信号／ＣＰｏｕｔ１
〜／ＣＰｏｕｔ５が与えられると、ＡＮＤ回路１３４の
出力信号のみがＨレベルになる。これは、前回の比較時
にＬレベルの出力信号を供給したコンパレータＣＰ３〜
ＣＰ５のうち２番目に高い基準電圧Ｖｒｅｆ４を受ける
コンパレータＣＰ４からの出力信号ＣＰｏｕｔ４が選択
回路１４２により選択されたことを意味する。
【００５４】また、コンパレータＣＰ１〜ＣＰ５による
前回の比較結果として「ＬＬＬＨＨ」の信号がＤフリッ
プフロップ回路１２０〜１２４にラッチされている場合
において、コンパレータＣＰ１〜ＣＰ５による今回の比
較結果として「ＬＬＬＨＨ」の出力信号／ＣＰｏｕｔ１
〜／ＣＰｏｕｔ５が与えられると、ＡＮＤ回路１３５の
出力信号のみがＨレベルになる。これは、前回の比較時
にＬレベルの出力信号ＣＰｏｕｔ４，ＣＰｏｕｔ５を供
給したコンパレータＣＰ４，ＣＰ５のうち２番目に高い
基準電圧Ｖｒｅｆ５を受けるコンパレータＣＰ５からの
出力信号ＣＰｏｕｔ５が選択回路１４２に選択されたこ
とを意味する。
前回の比較結果として「ＬＬＬＨＨ」の信号がＤフリッ
プフロップ回路１２０〜１２４にラッチされている場合
において、コンパレータＣＰ１〜ＣＰ５による今回の比
較結果として「ＬＬＬＨＨ」の出力信号／ＣＰｏｕｔ１
〜／ＣＰｏｕｔ５が与えられると、ＡＮＤ回路１３５の
出力信号のみがＨレベルになる。これは、前回の比較時
にＬレベルの出力信号ＣＰｏｕｔ４，ＣＰｏｕｔ５を供
給したコンパレータＣＰ４，ＣＰ５のうち２番目に高い
基準電圧Ｖｒｅｆ５を受けるコンパレータＣＰ５からの
出力信号ＣＰｏｕｔ５が選択回路１４２に選択されたこ
とを意味する。
【００５５】また、コンパレータＣＰ１〜ＣＰ５による
前回の比較結果として「ＬＬＬＬＨ」の信号がＤフリッ
プフロップ回路１２０〜１２４にラッチされている場合
において、コンパレータＣＰ１〜ＣＰ５による今回の比
較結果として「ＬＬＬＬＨ」の出力信号／ＣＰｏｕｔ１
〜／ＣＰｏｕｔ５が与えられると、ＡＮＤ回路１３５の
出力信号のみがＨレベルになる。これは、前回の比較時
にＬレベルの出力信号を供給したのはコンパレータＣＰ
５のみであるから、その出力信号ＣＰｏｕｔ５が選択回
路１４２により選択されたことを意味する。
前回の比較結果として「ＬＬＬＬＨ」の信号がＤフリッ
プフロップ回路１２０〜１２４にラッチされている場合
において、コンパレータＣＰ１〜ＣＰ５による今回の比
較結果として「ＬＬＬＬＨ」の出力信号／ＣＰｏｕｔ１
〜／ＣＰｏｕｔ５が与えられると、ＡＮＤ回路１３５の
出力信号のみがＨレベルになる。これは、前回の比較時
にＬレベルの出力信号を供給したのはコンパレータＣＰ
５のみであるから、その出力信号ＣＰｏｕｔ５が選択回
路１４２により選択されたことを意味する。
【００５６】
【表２】
【００５７】一方、上記表２に示されるように、コンパ
レータＣＰ６〜ＣＰ１０による前回の比較結果として
「ＨＨＨＨＨ」の信号がＤフリップフロップ回路１２９
にラッチされている場合において、コンパレータＣＰ６
〜ＣＰ１０による今回の比較結果として「ＨＨＨＨＨ」
の出力信号ＣＰｏｕｔ６〜ＣＰｏｕｔ１０が与えられる
と、ＡＮＤ回路１３９の出力信号のみがＨレベルにな
る。これは、前回の比較時にＨレベルの出力信号ＣＰｏ
ｕｔ６〜ＣＰｏｕｔ１０を供給したコンパレータＣＰ６
〜ＣＰ１０のうち２番目に低い基準電圧Ｖｒｅｆ９を受
けるコンパレータＣＰ９からの出力信号ＣＰｏｕｔ９が
選択回路１３４により選択されたことを意味する。表２
に示されたその他の場合も上述した表１の場合と同様で
ある。
レータＣＰ６〜ＣＰ１０による前回の比較結果として
「ＨＨＨＨＨ」の信号がＤフリップフロップ回路１２９
にラッチされている場合において、コンパレータＣＰ６
〜ＣＰ１０による今回の比較結果として「ＨＨＨＨＨ」
の出力信号ＣＰｏｕｔ６〜ＣＰｏｕｔ１０が与えられる
と、ＡＮＤ回路１３９の出力信号のみがＨレベルにな
る。これは、前回の比較時にＨレベルの出力信号ＣＰｏ
ｕｔ６〜ＣＰｏｕｔ１０を供給したコンパレータＣＰ６
〜ＣＰ１０のうち２番目に低い基準電圧Ｖｒｅｆ９を受
けるコンパレータＣＰ９からの出力信号ＣＰｏｕｔ９が
選択回路１３４により選択されたことを意味する。表２
に示されたその他の場合も上述した表１の場合と同様で
ある。
【００５８】次に、差動増幅器４からの出力信号ＡＰｏ
ｕｔの最高のピークレベルが一旦下降し、再び上昇する
場合、つまり最低のピークレベルが一旦上昇し、再び下
降する場合における動作を図７のタイミング図を参照し
て説明する。
ｕｔの最高のピークレベルが一旦下降し、再び上昇する
場合、つまり最低のピークレベルが一旦上昇し、再び下
降する場合における動作を図７のタイミング図を参照し
て説明する。
【００５９】まず、出力信号ＡＰｏｕｔの最高および最
低のピークレベルが基準電圧Ｖｒｅｆ２およびＶｒｅｆ
９をそれぞれ超える場合は、「ＬＨＨＨＨ」の信号がＲ
Ｓフリップフロップ回路１０９〜１１３にラッチされ
る。続いて出力信号ＣＰｏｕｔ６の立上がりエッジに応
答してセット信号ＳＥＴがＨレベルになると、転送信号
ＴＨがＨレベルになり、これによりＲＳフリップフロッ
プ回路１０９〜１１３中の「ＬＨＨＨＨ」の信号はＤフ
リップフロップ回路１２０〜１２４に転送される。ま
た、「ＨＨＨＨＬ」の信号がＲＳフリップフロップ回路
１１４〜１１８にラッチされる。
低のピークレベルが基準電圧Ｖｒｅｆ２およびＶｒｅｆ
９をそれぞれ超える場合は、「ＬＨＨＨＨ」の信号がＲ
Ｓフリップフロップ回路１０９〜１１３にラッチされ
る。続いて出力信号ＣＰｏｕｔ６の立上がりエッジに応
答してセット信号ＳＥＴがＨレベルになると、転送信号
ＴＨがＨレベルになり、これによりＲＳフリップフロッ
プ回路１０９〜１１３中の「ＬＨＨＨＨ」の信号はＤフ
リップフロップ回路１２０〜１２４に転送される。ま
た、「ＨＨＨＨＬ」の信号がＲＳフリップフロップ回路
１１４〜１１８にラッチされる。
【００６０】次に、出力信号ＡＰｏｕｔの最高のピーク
レベルが基準電圧Ｖｒｅｆ３を超えると、「ＬＬＨＨ
Ｈ」の信号がＲＳフリップフロップ回路１０９〜１１３
にラッチされる。また、出力信号ＣＰｏｕｔ５の立下が
りエッジに応答してリセット信号ＲＳＴがＨレベルにな
ると、転送信号ＴＬがＨレベルになり、これによりＲＳ
フリップフロップ回路１１４〜１１８中の「ＨＨＨＨ
Ｌ」の信号がＤフリップフロップ回路１２５〜１２９に
転送される。
レベルが基準電圧Ｖｒｅｆ３を超えると、「ＬＬＨＨ
Ｈ」の信号がＲＳフリップフロップ回路１０９〜１１３
にラッチされる。また、出力信号ＣＰｏｕｔ５の立下が
りエッジに応答してリセット信号ＲＳＴがＨレベルにな
ると、転送信号ＴＬがＨレベルになり、これによりＲＳ
フリップフロップ回路１１４〜１１８中の「ＨＨＨＨ
Ｌ」の信号がＤフリップフロップ回路１２５〜１２９に
転送される。
【００６１】前回の比較時にＬレベルの出力信号を供給
したのはコンパレータＣＰ２〜ＣＰ５であるから、その
うち２番目に高い基準電圧Ｖｒｅｆ３を受けるコンパレ
ータＣＰ３からの出力信号ＣＰｏｕｔ３が選択出力信号
ＳＣＰｏｕｔｈとして選択される。一方、前回の比較時
にＨレベルの出力信号を供給したのはコンパレータＣＰ
６〜ＣＰ９であるから、そのうち２番目に低い基準電圧
Ｖｒｅｆ８を受けるコンパレータＣＰ８かの出力信号Ｃ
Ｐｏｕｔ８が選択出力信号ＳＣＰｏｕｔｌとして選択さ
れる。
したのはコンパレータＣＰ２〜ＣＰ５であるから、その
うち２番目に高い基準電圧Ｖｒｅｆ３を受けるコンパレ
ータＣＰ３からの出力信号ＣＰｏｕｔ３が選択出力信号
ＳＣＰｏｕｔｈとして選択される。一方、前回の比較時
にＨレベルの出力信号を供給したのはコンパレータＣＰ
６〜ＣＰ９であるから、そのうち２番目に低い基準電圧
Ｖｒｅｆ８を受けるコンパレータＣＰ８かの出力信号Ｃ
Ｐｏｕｔ８が選択出力信号ＳＣＰｏｕｔｌとして選択さ
れる。
【００６２】次に、出力信号ＡＰｏｕｔの最高のピーク
レベルが再び基準電圧Ｖｒｅｆ２を超えると、前回の比
較時にＨレベルの出力信号を供給したのはコンパレータ
ＣＰ３〜ＣＰ５であるから、そのうち２番目に高い基準
電圧Ｖｒｅｆ４を受けるコンパレータＣＰ４からの出力
信号ＣＰｏｕｔ４が選択出力信号ＳＣＰｏｕｔｈとして
選択される。
レベルが再び基準電圧Ｖｒｅｆ２を超えると、前回の比
較時にＨレベルの出力信号を供給したのはコンパレータ
ＣＰ３〜ＣＰ５であるから、そのうち２番目に高い基準
電圧Ｖｒｅｆ４を受けるコンパレータＣＰ４からの出力
信号ＣＰｏｕｔ４が選択出力信号ＳＣＰｏｕｔｈとして
選択される。
【００６３】続いて出力信号ＡＰｏｕｔが最低のピーク
のレベルが再び基準電圧Ｖｒｅｆ９を超えると、前回の
比較時にＨレベルの出力信号を供給したのはコンパレー
タＣＰ６〜ＣＰ８であるから、そのうち２番目に低い基
準電圧Ｖｒｅｆ７を受けるコンパレータＣＰ７からの出
力信号ＣＰｏｕｔ７が選択出力信号ＳＣＰｏｕｔｌとし
て選択される。
のレベルが再び基準電圧Ｖｒｅｆ９を超えると、前回の
比較時にＨレベルの出力信号を供給したのはコンパレー
タＣＰ６〜ＣＰ８であるから、そのうち２番目に低い基
準電圧Ｖｒｅｆ７を受けるコンパレータＣＰ７からの出
力信号ＣＰｏｕｔ７が選択出力信号ＳＣＰｏｕｔｌとし
て選択される。
【００６４】ＲＳフリップフロップ回路１３から出力さ
れるＶＩＳＳ信号の検出信号Ｄｏｕｔは選択出力信号Ｓ
ＣＰｏｕｔｈに応答してＨレベルになり、選択出力信号
ＳＣＰｏｕｔｌに応答してＬレベルになる。この検出信
号Ｄｏｕｔのデューティ比に基づいて頭出しなどに用い
られるインデックスコードが認識される。
れるＶＩＳＳ信号の検出信号Ｄｏｕｔは選択出力信号Ｓ
ＣＰｏｕｔｈに応答してＨレベルになり、選択出力信号
ＳＣＰｏｕｔｌに応答してＬレベルになる。この検出信
号Ｄｏｕｔのデューティ比に基づいて頭出しなどに用い
られるインデックスコードが認識される。
【００６５】上記から明らかなように、ＶＩＳＳ信号を
検出するためのしきい値はＶＩＳＳ信号を検出するたび
に再設定される。すなわち、出力信号ＡＰｏｕｔのピー
クレベルが基準電圧Ｖｒｅｆ２を超えた場合はその基準
電圧Ｖｒｅｆ２よりも１つだけ低い基準電圧Ｖｒｅｆ３
にしきい値が再設定される。したがって、次の出力信号
ＡＰｏｕｔのピークレベルが基準電圧Ｖｒｅｆ３を超え
さえすれば、ＶＩＳＳ信号を検出することができる。
検出するためのしきい値はＶＩＳＳ信号を検出するたび
に再設定される。すなわち、出力信号ＡＰｏｕｔのピー
クレベルが基準電圧Ｖｒｅｆ２を超えた場合はその基準
電圧Ｖｒｅｆ２よりも１つだけ低い基準電圧Ｖｒｅｆ３
にしきい値が再設定される。したがって、次の出力信号
ＡＰｏｕｔのピークレベルが基準電圧Ｖｒｅｆ３を超え
さえすれば、ＶＩＳＳ信号を検出することができる。
【００６６】以上のようにこの実施の形態１によれば、
磁気テープから検出された信号のピークレベルに応じて
次回のしきい値レベルを今回のピークレベルよりも少し
低くなるように再設定しているため、テープ速度に応じ
てピークレベルが変動しても確実にＶＩＳＳ信号を検出
することができる。また、テープ速度が一定の場合にピ
ークレベルが変動しても確実にＶＩＳＳ信号を検出する
ことができる。また、イレースノイズをＶＩＳＳ信号と
誤って検出することはない。また、差動増幅器４の利得
は一定であり、このＶＩＳＳ信号検出回路１００はマイ
クロコンピュータ１９による外部的な制御を全く必要と
しないため、マイクロコンピュータ１９は専らＶＩＳＳ
信号の検出制御以外の制御を行なうことができる。
磁気テープから検出された信号のピークレベルに応じて
次回のしきい値レベルを今回のピークレベルよりも少し
低くなるように再設定しているため、テープ速度に応じ
てピークレベルが変動しても確実にＶＩＳＳ信号を検出
することができる。また、テープ速度が一定の場合にピ
ークレベルが変動しても確実にＶＩＳＳ信号を検出する
ことができる。また、イレースノイズをＶＩＳＳ信号と
誤って検出することはない。また、差動増幅器４の利得
は一定であり、このＶＩＳＳ信号検出回路１００はマイ
クロコンピュータ１９による外部的な制御を全く必要と
しないため、マイクロコンピュータ１９は専らＶＩＳＳ
信号の検出制御以外の制御を行なうことができる。
【００６７】次に、コンパレータＣＰ１〜ＣＰ１０用の
基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ１０の設定方法について
説明する。
基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ１０の設定方法について
説明する。
【００６８】基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ１０は、イ
レースノイズの規格により決定することができる。イレ
ースノイズの規格では、図１０に示されたＶＩＳＳ信号
の大きさＶＡとイレースノイズの大きさＥＡとの間に次
式のような関係が規定されている。
レースノイズの規格により決定することができる。イレ
ースノイズの規格では、図１０に示されたＶＩＳＳ信号
の大きさＶＡとイレースノイズの大きさＥＡとの間に次
式のような関係が規定されている。
【００６９】２０ｌｏｇ（ＥＡ／ＶＡ）＜−２０ すなわち、イレースノイズはＶＩＳＳ信号の１／１０以
下でなければならない。以下では、この関係を満たすよ
うに基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ１０が決定される。
下でなければならない。以下では、この関係を満たすよ
うに基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ１０が決定される。
【００７０】まず、コンパレータＣＰ１〜ＣＰ５用の基
準電圧Ｖｒｅｆ１〜Ｖｒｅｆ５は次のように設定する。
準電圧Ｖｒｅｆ１〜Ｖｒｅｆ５は次のように設定する。
【００７１】初めに基準電圧Ｖｒｅｆ５を決定する。基
準電圧Ｖｒｅｆ５は、コントロールヘッド信号ＣＨの最
小レベルを検出可能なように設定する。すなわち、図６
に示されたテープ速度が最も遅い場合ＣＡＳＥ５であっ
ても、ＶＩＳＳ信号のピークを検出しかつイレースノイ
ズを検出しないレベルに基準電圧Ｖｒｅｆ５を設定す
る。ＶＩＳＳ信号の大きさは、テープ速度や磁気テープ
の材料などから明らかである。
準電圧Ｖｒｅｆ５は、コントロールヘッド信号ＣＨの最
小レベルを検出可能なように設定する。すなわち、図６
に示されたテープ速度が最も遅い場合ＣＡＳＥ５であっ
ても、ＶＩＳＳ信号のピークを検出しかつイレースノイ
ズを検出しないレベルに基準電圧Ｖｒｅｆ５を設定す
る。ＶＩＳＳ信号の大きさは、テープ速度や磁気テープ
の材料などから明らかである。
【００７２】また、基準電圧Ｖｒｅｆ４〜Ｖｒｅｆ１は
次式を満たすように順次決定する。 ＣＡＳＥ１におけるＶＩＳＳ信号の最大ピーク＜Ｖｒｅ
ｆ４＜ＣＡＳＥ２におけるＶＩＳＳ信号の最大ピーク ＣＡＳＥ２におけるＶＩＳＳ信号の最大ピーク＜Ｖｒｅ
ｆ３＜ＣＡＳＥ３におけるＶＩＳＳ信号の最大ピーク ＣＡＳＥ３におけるＶＩＳＳ信号の最大ピーク＜Ｖｒｅ
ｆ２＜ＣＡＳＥ４におけるＶＩＳＳ信号の最大ピーク ＣＡＳＥ４におけるＶＩＳＳ信号の最大ピーク＜Ｖｒｅ
ｆ１＜ＣＡＳＥ５におけるＶＩＳＳ信号の最大ピーク 同様に、コンパレータＣＰ６〜ＣＰ１０用の基準電圧Ｖ
ｒｅｆ６〜Ｖｒｅｆ１０も、まず基準電圧Ｖｒｅｆ６を
コントロールヘッド信号ＣＨの最小レベルを検出可能な
ように設定し、次いで基準電圧Ｖｒｅｆ７〜Ｖｒｅｆ１
０を次式を満たすように順次決定する。
次式を満たすように順次決定する。 ＣＡＳＥ１におけるＶＩＳＳ信号の最大ピーク＜Ｖｒｅ
ｆ４＜ＣＡＳＥ２におけるＶＩＳＳ信号の最大ピーク ＣＡＳＥ２におけるＶＩＳＳ信号の最大ピーク＜Ｖｒｅ
ｆ３＜ＣＡＳＥ３におけるＶＩＳＳ信号の最大ピーク ＣＡＳＥ３におけるＶＩＳＳ信号の最大ピーク＜Ｖｒｅ
ｆ２＜ＣＡＳＥ４におけるＶＩＳＳ信号の最大ピーク ＣＡＳＥ４におけるＶＩＳＳ信号の最大ピーク＜Ｖｒｅ
ｆ１＜ＣＡＳＥ５におけるＶＩＳＳ信号の最大ピーク 同様に、コンパレータＣＰ６〜ＣＰ１０用の基準電圧Ｖ
ｒｅｆ６〜Ｖｒｅｆ１０も、まず基準電圧Ｖｒｅｆ６を
コントロールヘッド信号ＣＨの最小レベルを検出可能な
ように設定し、次いで基準電圧Ｖｒｅｆ７〜Ｖｒｅｆ１
０を次式を満たすように順次決定する。
【００７３】ＣＡＳＥ１におけるＶＩＳＳ信号の最小ピ
ーク＞Ｖｒｅｆ７＞ＣＡＳＥ２におけるＶＩＳＳ信号の
最小ピーク ＣＡＳＥ２におけるＶＩＳＳ信号の最小ピーク＞Ｖｒｅ
ｆ８＞ＣＡＳＥ３におけるＶＩＳＳ信号の最小ピーク ＣＡＳＥ３におけるＶＩＳＳ信号の最小ピーク＞Ｖｒｅ
ｆ９＞ＣＡＳＥ４におけるＶＩＳＳ信号の最小ピーク ＣＡＳＥ４におけるＶＩＳＳ信号の最小ピーク＞Ｖｒｅ
ｆ１０＞ＣＡＳＥ５におけるＶＩＳＳ信号の最小ピーク コントロールヘッド１から読出されるコントロールヘッ
ド信号ＣＨの最大振幅を７０ｍＶとし、最小振幅を０．
３５ｍＶとし、差動増幅器４の利得を４９．５４ｄＢと
した場合、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ１０は、次の
値に設定できる。ただし、バイアス電圧Ｖｂｉａｓは
２．５Ｖに設定したとする。
ーク＞Ｖｒｅｆ７＞ＣＡＳＥ２におけるＶＩＳＳ信号の
最小ピーク ＣＡＳＥ２におけるＶＩＳＳ信号の最小ピーク＞Ｖｒｅ
ｆ８＞ＣＡＳＥ３におけるＶＩＳＳ信号の最小ピーク ＣＡＳＥ３におけるＶＩＳＳ信号の最小ピーク＞Ｖｒｅ
ｆ９＞ＣＡＳＥ４におけるＶＩＳＳ信号の最小ピーク ＣＡＳＥ４におけるＶＩＳＳ信号の最小ピーク＞Ｖｒｅ
ｆ１０＞ＣＡＳＥ５におけるＶＩＳＳ信号の最小ピーク コントロールヘッド１から読出されるコントロールヘッ
ド信号ＣＨの最大振幅を７０ｍＶとし、最小振幅を０．
３５ｍＶとし、差動増幅器４の利得を４９．５４ｄＢと
した場合、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ１０は、次の
値に設定できる。ただし、バイアス電圧Ｖｂｉａｓは
２．５Ｖに設定したとする。
【００７４】 Ｖｒｅｆ１＝Ｖｂｉａｓ＋１．３００（Ｖ）＝３．８００（Ｖ） Ｖｒｅｆ２＝Ｖｂｉａｓ＋１．１６７（Ｖ）＝３．６６７（Ｖ） Ｖｒｅｆ３＝Ｖｂｉａｓ＋０．４０５（Ｖ）＝２．９０５（Ｖ） Ｖｒｅｆ４＝Ｖｂｉａｓ＋０．１８０（Ｖ）＝２．６８０（Ｖ） Ｖｒｅｆ５＝Ｖｂｉａｓ＋０．０４５（Ｖ）＝２．５４５（Ｖ） Ｖｒｅｆ６＝Ｖｂｉａｓ−０．０４５（Ｖ）＝２．４５５（Ｖ） Ｖｒｅｆ７＝Ｖｂｉａｓ−０．１８０（Ｖ）＝２．３２０（Ｖ） Ｖｒｅｆ８＝Ｖｂｉａｓ−０．４０５（Ｖ）＝２．０９５（Ｖ） Ｖｒｅｆ９＝Ｖｂｉａｓ−１．１６７（Ｖ）＝１．３３３（Ｖ） Ｖｒｅｆ１０＝Ｖｂｉａｓ−１．３００（Ｖ）＝１．２００（Ｖ） なお、コントロールヘッド信号ＣＨの電圧レベルの範囲
（テープ速度などの条件に律速される）に応じてコンパ
レータの数を増減する必要があるが、ここではコンパレ
ータの数は１０個とした。
（テープ速度などの条件に律速される）に応じてコンパ
レータの数を増減する必要があるが、ここではコンパレ
ータの数は１０個とした。
【００７５】［実施の形態２］図８は、この発明の実施
の形態２によるＶＩＳＳ信号検出回路２００の構成を示
すブロック図である。図８を参照して、このＶＩＳＳ信
号検出回路２００は、図２に示された実施の形態１の構
成に加えて、スイッチング素子２０１および２０２をさ
らに備える。スイッチング素子２０１は、５つのコンパ
レータＣＰ１〜ＣＰ５のうち最低の基準電圧Ｖｒｅｆ５
を受けるコンパレータＣＰ５の反転入力端子（−）と、
２番目に低い基準電圧Ｖｒｅｆ４を受けるコンパレータ
ＣＰ４の反転入力端子（−）との間に接続される。この
スイッチング素子２０１は、データラッチ／スレッショ
ルドレベル選択回路１０１中のインバータ回路１０６
（図３）からの出力信号／ＣＰｏｕｔ５がＨレベルのと
きオンになり、Ｌレベルのときオフになる。一方、スイ
ッチング素子２０２は、５つのコンパレータＣＰ６〜Ｃ
Ｐ１０のうち最高の基準電圧Ｖｒｅｆ６を受けるコンパ
レータＣＰ６の反転入力端子（−）と、２番目に高い基
準電圧Ｖｒｅｆ７を受けるコンパレータＣＰ７の反転入
力端子（−）との間に接続される。このスイッチング素
子２０２は、コンパレータＣＰ６からの出力信号ＣＰｏ
ｕｔ６がＨレベルのときオンになり、Ｌレベルのときオ
フになる。
の形態２によるＶＩＳＳ信号検出回路２００の構成を示
すブロック図である。図８を参照して、このＶＩＳＳ信
号検出回路２００は、図２に示された実施の形態１の構
成に加えて、スイッチング素子２０１および２０２をさ
らに備える。スイッチング素子２０１は、５つのコンパ
レータＣＰ１〜ＣＰ５のうち最低の基準電圧Ｖｒｅｆ５
を受けるコンパレータＣＰ５の反転入力端子（−）と、
２番目に低い基準電圧Ｖｒｅｆ４を受けるコンパレータ
ＣＰ４の反転入力端子（−）との間に接続される。この
スイッチング素子２０１は、データラッチ／スレッショ
ルドレベル選択回路１０１中のインバータ回路１０６
（図３）からの出力信号／ＣＰｏｕｔ５がＨレベルのと
きオンになり、Ｌレベルのときオフになる。一方、スイ
ッチング素子２０２は、５つのコンパレータＣＰ６〜Ｃ
Ｐ１０のうち最高の基準電圧Ｖｒｅｆ６を受けるコンパ
レータＣＰ６の反転入力端子（−）と、２番目に高い基
準電圧Ｖｒｅｆ７を受けるコンパレータＣＰ７の反転入
力端子（−）との間に接続される。このスイッチング素
子２０２は、コンパレータＣＰ６からの出力信号ＣＰｏ
ｕｔ６がＨレベルのときオンになり、Ｌレベルのときオ
フになる。
【００７６】次に、上記のように構成されたＶＩＳＳ信
号検出回路２００の動作を説明する。
号検出回路２００の動作を説明する。
【００７７】スイッチング素子２０１は、出力信号／Ｃ
Ｐｏｕｔ５がＨレベルの間だけオンになり、それ以外の
ときはオフになる。したがって、差動増幅器４からの出
力信号ＡＰｏｕｔのレベルが基準電圧Ｖｒｅｆ５に達し
ていないとき、出力信号ＡＰｏｕｔはコンパレータＣＰ
１〜ＣＰ４に与えられない。
Ｐｏｕｔ５がＨレベルの間だけオンになり、それ以外の
ときはオフになる。したがって、差動増幅器４からの出
力信号ＡＰｏｕｔのレベルが基準電圧Ｖｒｅｆ５に達し
ていないとき、出力信号ＡＰｏｕｔはコンパレータＣＰ
１〜ＣＰ４に与えられない。
【００７８】一方、スイッチング素子２０２は、出力信
号ＣＰｏｕｔ６がＨレベルの間だけオンになり、それ以
外のときはオフになる。したがって、差動増幅器４から
の出力信号ＡＰｏｕｔのレベルが基準電圧Ｖｒｅｆ６に
達していないとき、出力信号ＡＰｏｕｔはコンパレータ
ＣＰ７〜ＣＰ１０に与えなれない。
号ＣＰｏｕｔ６がＨレベルの間だけオンになり、それ以
外のときはオフになる。したがって、差動増幅器４から
の出力信号ＡＰｏｕｔのレベルが基準電圧Ｖｒｅｆ６に
達していないとき、出力信号ＡＰｏｕｔはコンパレータ
ＣＰ７〜ＣＰ１０に与えなれない。
【００７９】以上のようにこの実施の形態２によれば、
差動増幅器４からの出力信号ＡＰｏｕｔは必要なときだ
けコンパレータＣＰ１〜ＣＰ４，ＣＰ７〜ＣＰ１０に与
えられるため、コンパレータの数が多くてもその入力容
量を小さく抑えることができる。
差動増幅器４からの出力信号ＡＰｏｕｔは必要なときだ
けコンパレータＣＰ１〜ＣＰ４，ＣＰ７〜ＣＰ１０に与
えられるため、コンパレータの数が多くてもその入力容
量を小さく抑えることができる。
【００８０】なお、出力信号／ＣＰｏｕｔ５に代えて、
データラッチ／スレッショルドレベル選択回路１０１中
のエッジ検出回路１０８（図３）からのリセット信号Ｒ
ＳＴＨがスイッチング素子２０１に与えられてもよい。
また、出力信号ＣＰｏｕｔ６に代えて、データラッチ／
スレッショルドレベル選択回路１０１中のエッジ検出回
路１０７（図３）からのリセット信号ＲＳＴＬがスイッ
チング素子２０２に与えられてもよい。
データラッチ／スレッショルドレベル選択回路１０１中
のエッジ検出回路１０８（図３）からのリセット信号Ｒ
ＳＴＨがスイッチング素子２０１に与えられてもよい。
また、出力信号ＣＰｏｕｔ６に代えて、データラッチ／
スレッショルドレベル選択回路１０１中のエッジ検出回
路１０７（図３）からのリセット信号ＲＳＴＬがスイッ
チング素子２０２に与えられてもよい。
【００８１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８２】
【発明の効果】以上のようにこの発明によれば、ＶＩＳ
Ｓ信号のピークレベルを検出するたびに、ＶＩＳＳ信号
を検出するためのしきい値をそのピークレベルよりも少
しだけ低いまたは高いレベルに再設定しているため、Ｖ
ＩＳＳ信号のピークレベルが変動しても確実にＶＩＳＳ
信号を検出することができ、イレースノイズを誤って検
出することはない。
Ｓ信号のピークレベルを検出するたびに、ＶＩＳＳ信号
を検出するためのしきい値をそのピークレベルよりも少
しだけ低いまたは高いレベルに再設定しているため、Ｖ
ＩＳＳ信号のピークレベルが変動しても確実にＶＩＳＳ
信号を検出することができ、イレースノイズを誤って検
出することはない。
【００８３】また、ＶＩＳＳ信号は一定の利得で増幅さ
れているため、その利得をマイクロコンピュータなどに
より外部的に制御する必要がない。
れているため、その利得をマイクロコンピュータなどに
より外部的に制御する必要がない。
【００８４】また、最低のしきい値を有する第１の比較
器が出力信号を供給する間だけ第１のスイッチング素子
がオンになり、かつ最高のしきい値を有する第２の比較
器が出力信号を供給する間だけ第２のスイッチング素子
がオンになるため、第１および第２の比較器の数が多く
てもその入力容量を小さく抑えることができる。
器が出力信号を供給する間だけ第１のスイッチング素子
がオンになり、かつ最高のしきい値を有する第２の比較
器が出力信号を供給する間だけ第２のスイッチング素子
がオンになるため、第１および第２の比較器の数が多く
てもその入力容量を小さく抑えることができる。
【図１】 この発明の実施の形態１によるＶＩＳＳ信号
検出回路を備えたＶＴＲの全体構成を示すブロック図で
ある。
検出回路を備えたＶＴＲの全体構成を示すブロック図で
ある。
【図２】 図１中のＶＩＳＳ信号検出回路の構成を示す
ブロック図である。
ブロック図である。
【図３】 図２中のデータラッチ／スレッショルドレベ
ル選択回路の構成を示すブロック図である。
ル選択回路の構成を示すブロック図である。
【図４】 図３中のエッジ検出回路の構成を示す回路図
である。
である。
【図５】 図４のエッジ検出回路の動作を示すタイミン
グ図である。
グ図である。
【図６】 テープ速度が異なる５つの場合における図２
のＶＩＳＳ信号検出回路の動作を示すタイミング図であ
る。
のＶＩＳＳ信号検出回路の動作を示すタイミング図であ
る。
【図７】 図２中の差動増幅器からの出力信号のピーク
レベルが一旦下降した後再び上昇する場合におけるＶＩ
ＳＳ信号検出回路の動作を示すタイミング図である。
レベルが一旦下降した後再び上昇する場合におけるＶＩ
ＳＳ信号検出回路の動作を示すタイミング図である。
【図８】 この発明の実施の形態２によるＶＩＳＳ信号
検出回路の構成を示すブロック図である。
検出回路の構成を示すブロック図である。
【図９】 従来のＶＩＳＳ信号検出回路の構成を示す回
路図である。
路図である。
【図１０】 図９のＶＩＳＳ信号検出回路の動作を示す
タイミング図である。
タイミング図である。
【図１１】 図９のＶＩＳＳ信号検出回路の問題点を明
らかにするために、差動増幅器からの出力信号を示すタ
イミング図である。
らかにするために、差動増幅器からの出力信号を示すタ
イミング図である。
４ 差動増幅器、１３，１０９〜１１８ ＲＳフリップ
フロップ、１００，２００ ＶＩＳＳ信号検出回路、１
０１ データラッチ／スレッショルドレベル選択回路、
１２０〜１２９ Ｄフリップフロップ回路、１４２，１
４３ 選択回路、２０１，２０２ スイッチング素子、
ＣＰ１〜ＣＰ１０ コンパレータ。
フロップ、１００，２００ ＶＩＳＳ信号検出回路、１
０１ データラッチ／スレッショルドレベル選択回路、
１２０〜１２９ Ｄフリップフロップ回路、１４２，１
４３ 選択回路、２０１，２０２ スイッチング素子、
ＣＰ１〜ＣＰ１０ コンパレータ。
Claims (5)
- 【請求項１】 磁気記録媒体に記録されたＶＩＳＳ信号
を検出するＶＩＳＳ信号検出回路であって、 互いに異なるしきい値をそれぞれ有し、各々が、前記Ｖ
ＩＳＳ信号のレベルをそのしきい値と比較し、前記ＶＩ
ＳＳ信号のレベルがそのしきい値よりも高いとき出力信
号を供給する複数の第１の比較器と、 互いに異なるしきい値をそれぞれ有し、各々が、前記Ｖ
ＩＳＳ信号のレベルをそのしきい値と比較し、前記ＶＩ
ＳＳ信号のレベルがそのしきい値よりも低いとき出力信
号を供給する複数の第２の比較器と、 前回の比較時に出力信号を供給した第１の比較器のうち
２番目に高いしきい値を有する比較器からの出力信号
と、前回の比較時に出力信号を供給した第２の比較器の
うち２番目に低いしきい値を有する比較器からの出力信
号とを選択する選択手段と、 前記選択手段からの一方の出力信号に応答して第１のレ
ベルに変化しかつ当該他方の出力信号に応答して第２の
レベルに変化する検出信号を出力する出力手段とを備え
る、ＶＩＳＳ信号検出回路。 - 【請求項２】 前記ＶＩＳＳ信号検出回路はさらに、 前記複数の第１および第２の比較器に与えられるべき前
記ＶＩＳＳ信号を一定の利得で増幅する増幅器を備え
る、請求項１に記載のＶＩＳＳ信号検出回路。 - 【請求項３】 前記選択手段は、 前記複数の第１の比較器に対応して設けられ、各々が対
応する第１の比較器からの出力信号をラッチする複数の
第１のラッチ回路と、 前記複数の第１のラッチ回路に対応して設けられ、各々
が対応する第１のラッチ回路からの出力信号をラッチす
る複数の第２のラッチ回路と、 前記複数の第２のラッチ回路に応答して前記前回の比較
時に出力信号を供給した第１の比較器のうち２番目に高
いしきい値を有する比較器からの出力信号を選択する第
１の論理回路と、 前記複数の第２の比較器に対応して設けられ、各々が対
応する第２の比較器からの出力信号をラッチする複数の
第３のラッチ回路と、 前記複数の第３のラッチ回路に対応して設けられ、各々
が対応する第３のラッチ回路からの出力信号をラッチす
る複数の第４のラッチ回路と、 前記複数の第４のラッチ回路に応答して前記前回の比較
時に出力信号を供給した第２の比較器のうち２番目に低
いしきい値を有する比較器からの出力信号を選択する第
２の論理回路とを備える、請求項１または請求項２に記
載のＶＩＳＳ信号検出回路。 - 【請求項４】 前記出力手段は、前記一方の出力信号に
応答してセットされかつ前記他方の出力信号に応答して
リセットされるフリップフロップ回路を含む、請求項１
から請求項３のいずれか１項に記載のＶＩＳＳ信号検出
回路。 - 【請求項５】 前記ＶＩＳＳ信号検出回路はさらに、 前記複数の第１の比較器のうち最低のしきい値を有する
第１の比較器の入力端子と２番目に低いしきい値を有す
る第１の比較器の入力端子との間に接続され、前記最低
のしきい値を有する第１の比較器からの出力信号に応答
してオンになる第１のスイッチング素子と、 前記複数の第２の比較器のうち最高のしきい値を有する
第２の比較器の入力端子と２番目に高いしきい値を有す
る第２の比較器の入力端子との間に接続され、前記最高
のしきい値を有する第２の比較器からの出力信号に応答
してオンになる第２のスイッチング素子とを備える、請
求項１から請求項４のいずれか１項に記載のＶＩＳＳ信
号検出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10224144A JPH11345447A (ja) | 1998-03-30 | 1998-08-07 | Ｖｉｓｓ信号検出回路 |
| DE69800571T DE69800571T2 (de) | 1998-03-30 | 1998-11-24 | VISS-Signaldetektor |
| AT98122295T ATE199609T1 (de) | 1998-03-30 | 1998-11-24 | Viss-signaldetektor |
| EP98122295A EP0947988B1 (en) | 1998-03-30 | 1998-11-24 | Viss signal detection circuit |
| US09/204,165 US6404976B1 (en) | 1998-03-30 | 1998-12-03 | VISS signal detection circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-84526 | 1998-03-30 | ||
| JP8452698 | 1998-03-30 | ||
| JP10224144A JPH11345447A (ja) | 1998-03-30 | 1998-08-07 | Ｖｉｓｓ信号検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345447A true JPH11345447A (ja) | 1999-12-14 |
Family
ID=26425553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10224144A Withdrawn JPH11345447A (ja) | 1998-03-30 | 1998-08-07 | Ｖｉｓｓ信号検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6404976B1 (ja) |
| EP (1) | EP0947988B1 (ja) |
| JP (1) | JPH11345447A (ja) |
| AT (1) | ATE199609T1 (ja) |
| DE (1) | DE69800571T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7130340B1 (en) * | 2000-10-27 | 2006-10-31 | Sun Microsystems, Inc. | Noise margin self-diagnostic receiver logic |
| KR102660729B1 (ko) * | 2016-10-28 | 2024-04-26 | 삼성전자주식회사 | 전원 잡음을 검출하는 불휘발성 메모리 장치 및 그것의 동작 방법 |
| US10915248B1 (en) * | 2019-08-07 | 2021-02-09 | Macronix International Co., Ltd. | Memory device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4585952A (en) * | 1982-03-04 | 1986-04-29 | Sansui Electric Co., Ltd. | Digital waveform shaping circuit |
| US4594618A (en) * | 1982-12-24 | 1986-06-10 | Canon Kabushiki Kaisha | Information reproducing apparatus |
| US4680648A (en) * | 1983-10-24 | 1987-07-14 | Canon Kabushiki Kaisha | Information signal reproducing apparatus |
| US4870510A (en) * | 1986-06-23 | 1989-09-26 | Canon Kabushiki Kaisha | Video signal reproducing apparatus using memory |
| JPH01265718A (ja) * | 1988-04-18 | 1989-10-23 | Toshiba Corp | シュミットトリガ回路 |
| NL8902225A (nl) * | 1989-09-05 | 1991-04-02 | Philips Nv | Schakeling voor het detekteren van impulsen, en videorecorder voorzien van de schakeling. |
| US5272542A (en) * | 1989-12-30 | 1993-12-21 | Goldstar Co., Ltd. | Remote tracking control system for a video cassette tape recorder |
| US5191462A (en) * | 1990-05-11 | 1993-03-02 | At&T Bell Laboratories | Fiber optic transmission distortion compensation |
| KR940004592B1 (ko) * | 1991-07-19 | 1994-05-25 | 삼성전자 주식회사 | Viss 오동작 방지 회로 |
| KR0138889B1 (ko) * | 1993-01-14 | 1998-06-01 | 김광호 | 비디오 테이프의 속도증가에 따른 화면서치 오동작 방지회로 |
| JPH10172198A (ja) * | 1996-12-10 | 1998-06-26 | Matsushita Electric Ind Co Ltd | 磁気記録再生装置 |
-
1998
- 1998-08-07 JP JP10224144A patent/JPH11345447A/ja not_active Withdrawn
- 1998-11-24 EP EP98122295A patent/EP0947988B1/en not_active Expired - Lifetime
- 1998-11-24 DE DE69800571T patent/DE69800571T2/de not_active Expired - Fee Related
- 1998-11-24 AT AT98122295T patent/ATE199609T1/de not_active IP Right Cessation
- 1998-12-03 US US09/204,165 patent/US6404976B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0947988B1 (en) | 2001-03-07 |
| EP0947988A1 (en) | 1999-10-06 |
| ATE199609T1 (de) | 2001-03-15 |
| DE69800571D1 (de) | 2001-04-12 |
| US6404976B1 (en) | 2002-06-11 |
| DE69800571T2 (de) | 2001-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |