KR100188617B1 - 복수 범위의 전원 전압용 반도체 메모리 디바이스 - Google Patents

복수 범위의 전원 전압용 반도체 메모리 디바이스 Download PDF

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Abstract

어드레스 전이 검출 회로(ATD), 어드레스 전이 검출 회로의 출력 신호(AU)에 응답하여 타이밍 펄스 신호(PU1)를 생성하는 타이밍 펄스 생성회로(PG2), 및 메모리셀 어레이(MCA)로부터 판독된 데이터를 감지하는 감지 증폭기(SA1)를 포함하는 반도체 메모리 디바이스에서, 감지 증폭기는 타이밍 펄스 신호에 의해 활성화된다.
전원 전압 결정 회로(VD)는 전원 전압(Vcc)이 특정 전압 보다 높은지의 여부를 결정하고, 타이밍 펄스 신호의 펄스 폭은 전원 전압 결정 회로의 출력에 의해 제어된다.

Description

복수범위의 전원 전압용 반도체 메모리 디바이스
제1도는 종래 기술의 반도체 메모리 디바이스를 도시하는 블록 회로도.
제2도는 제1도의 메모리셀 어레이와 Y선택기의 회로도.
제3도는 제1도의 감지 증폭기의 상세 회로도.
제4도는 제1도의 출력 버퍼의 상세 회로도.
제5도는 제1도의 어드레스 전이 검출 회로의 상세 회로도.
제6도는 제1도의 타이밍 펄스 생성 회로의 상세 회로도.
제7a도는 Vcc=5V인 경우에 제6도의 회로의 동작을 도시하는 타이밍도.
제7b도는 Vcc=5V인 경우에 제1도의 디바이스의 동작을 도시하는 타이밍도.
제8a도는 Vcc=3V인 경우에 제6도의 회로의 동작을 도시하는 타이밍도.
제8b도는 Vcc=3V인 경우에 제1도의 디바이스의 동작을 도시하는 타이밍도.
제9도는 다른 종래 기술의 타이밍 펄스생성 회로를 도시하는 회로도.
제10도는 제9도의 게이트 전압을 도시하는 도면.
제11도는 본 발명에 따른 반도체 메모리 디바이스의 한 실시예를 도시하는 블록 회로도.
제12도는 제11도의 전원 전압 결정 회로를 도시하는 상세 회로도.
제13도는 제12도의 회로의 동작을 도시하는 그래프
제14도는 제11도의 타임밍 펄스 생성 회로를 도시하는 상세 회로도.
제15a도는 Vcc=5V인 경우에 제14도의 회로의 동작을 도시하는 타이밍도.
제15b도는 Vcc=5V인 경우에 제11도의 디바이스의 동작을 도시하는 타이밍도.
제16a도는 Vcc=3V인 경우에 제14도의 회로의 동작을 도시하는 타이밍도.
제16b도는 Vcc=3V인 경우에 제11도의 디바이스의 동작을 도시하는 타이밍도.
제17도는 제14도의 타이밍 펄스 생성 회로의 변형을 도시하는 회로도.
제18도는 제14 및 17도의 분압기의 변형을 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
301 내지 312 : MOS 트랜지스터 315, 316 : 인버터
317, 318 : MOS 트랜지스터 401 내지 412 : MOS 트랜지스터
501 내지 506 : 배타적 OR 회로 501' 내지 506' : 지연 회로
601 내지 621 : MOS 트랜지스터 623 내지 626 : 인버터
1701 내지 1710 : 레지스터 1712 내지 1717 : 스위치
본 발명은 복수 범위의 전원 전압용 반도체 메모리 디바이스에 관한 것이다.
일반적으로 불휘발성 메모리 디바이스 같은 종래 기술의 반도체 메모리 디바이스는 어드레스 전이 검출 회로, 어드레스 전이 검출 회로의 출력 신호에 응답해서 타이밍 펄스 신호를 생성하는 타이밍 펄스 생성 회로 및 메모리셀 어레이로부터 판독된 데이터를 감지하는 감지 증폭기를 포함한다. 여기서, 감지 증폭기는 타이밍 펄스 신호에 의해 활성화된다. 이것은 상세히 후술된다.
상술한 종래 기술의 반도체 디바이스에서 타이밍 펄스 신호의 펄스 폭은 전원 전압에 매우 의존적이다. 즉, 전원 전압이 낮을수록 타이밍 펄스 신호의 펄스 폭은 길어진다. 여기서, 유의할 사항은 버퍼, 디코더 등이 낮은 전원 전압에서조차 고속으로 동작하도록 설계되었으므로 전원 전압이 낮을 때에도 감지 증폭기의 출력결정은 그다지 느리지 않다는 것이다. 따라서, 전원 전압이 감소할 경우에 감지 증폭기의 전력 손실은 감소하고 따라서 판독 모드에서의 전력 손실을 증가시킨다.
다른 종래 기술에서는 전원 전압에 대한 타이밍 펄스 신호의 의존성을 경감시키기 위해서 타이밍 펄스 신호의 펄스 폭이 전원 전압에 따라 변화된다. 그러나, 이 경우에는 제어 회로의 출력이 그 내부의 트랜지스터의 임계 전압에 의존하므로 이 임계 전압이 유동적이면 먼저의 종래 기술에서와 같은 문제가 발생할 수 있다.
본 발명의 목적은 저 전력 손실과 고 판독 액세스 속도를 갖는 복수 범위의 전원 전압용 반도체 메모리 디바이스를 제공하는 것이다.
본 발명에 따르면, 반도체 메모리 디바이스는 어드레스 전이 검출 회로, 어드레스 전이 검출 회로의 출력 신호에 응답해서 타이밍 펄스 신호를 생성하는 타이밍 펄스 생성 회로 및 메모리셀 어레이로부터 판독된 데이터를 감지하는 감지 증폭기를 포함하는데, 여기서 감지 증폭기는 타이밍 펄스 신호에 의해 활성화된다. 전원 전압결정 회로는 전원 전압이 특정 값보다 높은지를 결정하고, 타이밍 펄스 신호의 펄스폭은 전원 전압 결정 회로의 출력에 의해 제어된다. 따라서, 펄스 폭은 임계 전압에 의존하지 않는다.
양호한 실시예에 대해 설명하기 전에 종래 기술의 반도체 메모리 디바이스가 제1 ,2 ,3 ,4 ,5, 6, 7a, 7b, 8a, 8b, 9 및 10도를 참고로 설명될 것이다.
제1도는 종래 기술의 반도체 메모리 디바이스를 도시하는데, 여기서 CCP는 전원 전압(Vcc)을 공급하는 외부 전원 단자를 나타내고 SSP는 접지 전압(GND)을 공급하는 외부 접지 전압 단자를 나타낸다.
어드레스 버퍼(AB)는 내부 어드레스 신호(A1', A2', A3', A4', A5', A6',…, Am-1', Am')를 방생시키기 위해 외부 어드레스 신호(A1', A2', A3', A4', A5', A6',…, Am-1', Am')를 수신한다.
메모리셀 어레이(MCA)는 제2도에 도시된 바와 같이 n 워드 라인(WL1, , WLn)과 64 비트 라인(BL1, …, BL8, BL9, …, BL16, …)사이의 교차점에 제공된 불휘발성 메모리셀 Mi,j(i=1, 2, …, n; j=1,2, …, 64) 같은 n×8×8 메모리셀로 구성된다.
워드 라인(WL1, WL2, …,WLn)증의 하나는 내부 어드레스 신호( A4', A5', …, Am')를 수신하는 X디코더(XDEC)에 의해 선택된다. 또, 비트 라인(BL1, …, BL8)중의 하나와 비트 라인(BL9, …, BL16, …)중의 하나는 Y 선택 신호(Y1, Y2, …, Y8)를 수신하는 Y선택기(YSEL)에 의해 선택된다. 이 경우에 Y 선택 신호(Y1, Y2, …, Y8)는 Y선택 신호(Y1, Y2, …, Y8)를 발생시키기 위해 내부 어드레스 신호(A1', A2'및 A3)를 수신하는 Y 디코더(YDEC)에 의해 생성된다. 제2도에 도시한 바와 같이 비트 라인(BL1, …, BL8) 중의 하나는 디지트 라인(DL1)에 접속되고 비트라인(BL9, …, BL16, …) 중의 하나는 디지트 라인(DL2)에 접속된다.
디지트 라인(DL1,…,DL8)은 각각 감지 증폭기(SA1, …,SA8)에 접속된다. 또, 감지 증폭기(SA1, …,SA8)의 출력(SO1, …,SO8)은 각각 출력단자(O1,…, O8)에 접속되는 출력 버퍼(OUT1, …, OUT8)에 각각 접속된다.
감지 증폭기(SA1, …,SA8)와 출력 버퍼(OUT1, …, OUT8)는 어드레스 전이 검출회로(ATD)와 타이밍 펄스 신호 생성 회로(PG1)에 의해 생성되는 타이밍 펄스 신호(PU1,PU2)에 의해 제어된다.
제1도의 감지 증폭기(SA1)의 상세 회로도를 도시하는 제3도에서, 감지 증폭기(SA1)는 바이어스 전압을 디지트 라인(DL1)에 공급하는 바이어스 회로(BA), 기준 전압(VREF)을 생성하는 기준 회로(REF) 및 바이어스 회로(BA)의 출력 전압(SA)을 기준 전압 생성회로(REF)의 기준 전압(VREF)과 비교하는 비교기(CMP)를 포함한다. 비교기(CMP)의 출력 전압(DA)은 감지 출력(SO1)으로서의 인버터(315, 316, 317)를 통해 출력 버퍼(OUT1)로 공급된다. 이 경우에 인버터(315, 316)는 래치 회로를 형성한다.
바이어스 회로(BA)는 칩 인에이블 신호(CE)에 의해 제어되는 P 채널 MOS 트랜지스터(301)에 의해 형성된 NOR 회로, 디지트 라인(DL1)에서 전압에 의해 제어되는 P 채널 MOS 트랜지스터(302), 칩 인에이블 신호(CE)에 의해 제어되는 N 채널 MOS 트랜지스터(303) 및 디지타 라인(DL1)에서 전압에 의해 제어되는 N 채널 MOS 트랜지스터(304)로 구성된다. 또, 바이어스 회로(BA)는 로드부의 역할을 하는 P 채널 MOS 트랜지스터(305)에 의해 형성된 피드백 인버터 및 드라이버의 역할을 하는 N 채널 MOS 트랜지스터(306)로 구성된다. NOR 회로의 출력 전압(V1)은 출력 전압(SA)을 생성시키기 위해 피드백 인버터에 의해 증폭된다.
기준 전압 생성 회로(REF)는 바이어스 회로(BA)와 유사한 구성을 갖는다. 즉, 기준 전압 생성 회로(REF)는 칩 인에이블 신호(CE)에 의해 제어되는 P 채널 MOS 트랜지스터(307)에 의해 형성된 NOR 회로, 기준 디지트 라인(DLR)에서의 전압에 제어되는 P 채널 MOS 트랜지스터(308), 칩 인에이블 신호(CE)에 의해 제어되는 N채널 MOS 트랜지스터(309) 및 기준 디지트 라인(DLR)에서의 전압에 의해 제어되는 N 채널 MOS 트랜지스터(310)로 구성된다. 또, 기준 전압 생성 회로(REF)는 로드부의 역할을 하는 P 채널 MOS 트랜지스터(311)에 의해 형성된 피드백 인버터, 및 드라이버의 역할을 하는 N 채널 MOS 트랜지스터(312)로 구성된다. NOR 회로의 출력전압(V2)은 기준 전압(VREF)을 생성시키기 위해 피드백 인버터에 의해 증폭된다.
기준 전압 생성 회로(REF)에서, 기준 디지트 라인(DLR)은 디지트 라인(DLR)에 대응한다. 따라서, 제2도의 열 선택 트랜지스터(QY1, …, YY8)중의 하나에 대응하는 N 채널 MOS 트랜지스터(313)와 제2도의 메모리셀(M1,1, …)중의 하나에 대응하는 더미 메모리셀(314)은 기준 디지트 라인(DLR)에 접속된다.
또, 바이어스 회로(BA)의 트랜지스터(301, 302, 303, 304, 306)의 전류 구동능력은 기준 전압 생성 회로(REF)의 트랜지스터(307, 308, 309, 310, 312) 능력과 각가 같다. 그러나, 기준 전압 생성 회로(REF)의 트랜지스터(311)의 전류 구동능력은 바이어스 회로(BA)의 트랜지스터(305) 능력의 두배이다.
비교기(CMP)는 바이어스 회로(BA)의 출력 전압(SA)과 기준 전압 생성 회로 (REF)의 기준 전압(VREF)을 각각 수신하는 P 채널 MOS 트랜지스터(315, 316)를 포함하는 차동 증폭기와 N 채널 MOS 트랜지스터(317, 318, 319)로 구성된다. 이 경우에 트랜지스터(317, 318)는 전류 미러 회로를 형성한다.
제3도의 감지 증폭기(SA1)에서 데이터 0을 갖는 메모리셀이 선택되면, 바이어스 회로(BA)의 출력 전압(SA)이 기준 전압(VREF)보다 낮아져서 비교기(CMP)의 출력 전압(DA)이 높게 되고, 따라서 감지 출력(SO1)은 낮아진다. 반면, 데이터 1을 갖는 메모리셀이 선택되면, 바이어스 회로(BA)의 출력 전압(SA)이 기준 전압(VREF)보다 높아져서 비교기(CMP)의 출력 전압(DA)이 낮아지고, 따라서 감지 출력(SO1)은 높아진다.
비교기(CMP)는 타이밍 펄스 신호(PU1)에 따라 트랜지스터(319)를 온 또는 오프함으로써 활성 또는 비활성이 되고, 이로써 전력 손실을 감소시킨다.
제2도의 출력 버퍼(OUT1)를 상세히 도시하는 회로도인 제4도에서, 출력 버퍼(OUT1)는 감지 출력(SO1)에 의해 제어되는 P 채널 MOS 트랜지스터(401)에 의해 형성된 NAND 회로, 타이밍 펄스 신호(PU2)에 의해 제어되는 P 채널 MOS 트랜지스터(402), 감지 출력(SO1)에 의해 제어되는 N 채널 MOS 트랜지스터(403) 및 타이밍 펄스 신호((PU2)에 의해 제어되는 N 채널 MOS 트랜지스터(404)로 구성된다. 또, 출력버퍼(OUT1)는 감지 출력(SO1)에 의해 제어되는 P 채널 MOS 트랜지스터(405)에 의해 형성된 NOR 회로, 타이밍 펄스 신호(PU2)의 반전 신호에 의해 제어되는 P 채널 MOS 트랜지스터(406), 감지 출력(S01)에 의해 제어되는 채널 MOS 트랜지스터(407) 및 타이밍 펄스신호(PU2)의 반전 신호에 의해 제어되는 N 채널 MOS 트랜지스터(408)로 구성된다. 타이밍 펄스 신호 (PU2)의 반전 신호는 P 채널 MOS 트랜지스터(409)와 N 채널 MOS 트랜지스터(410)에 의해 형성된 인버터에 의해 생성된다. NAND 회로의 출력은 대전류 구동 능력을 갖는 P 채널 MOS 트랜지스터(411)에 공급된다. 또, NOR 회로의 출력은 대전류 구동 능력을 갖는 N 채널 MOS 트랜지스터(412)에 공급된다. 출력 버퍼(OUT1)가 CMOS 회로로 구성되므로 출력 버퍼(OUT1)의 전력 손실은 비교적 작다. 그러나, 출력 버퍼(OUT1)는 타이밍 펄스 신호(PU2)에 따라 활성 또는 비활성이 된다. 즉, 타이밍 펄스 신호(PU2)가 하이일 때, 트랜지스터(402, 404)가 각각 오프 및 온이 되어서 NAND 회로는 인버터의 역할을 하며 트랜지스터(406,408)는 각각 온 및 오프가 되고, NOR 회로는 인버터의 역할을 하게 된다. 이로써, 출력 버퍼(OUT1)는 활성이 된다. 반면, 타이밍 펄스 신호(PU2)가 로우일 때, 트랜지스터(402, 404)가 각각 온 및 오프가 되어서 NAND 회로의 출력은 항상 하이이며 트랜지스터(406, 408)는 각각 오프 및 온이 되고, NOR 회로의 출력은 항상 로우가 된다. 그 결과로, 트랜지스터(411, 412)는 항상 오프가 된다. 따라서, 출력 버퍼(OUT1)는 비활성이다.
출력 버퍼(OUT1)는 타이밍 펄스 신호(PU1)에 따른 감지 증폭기(SA1)의 활성/비활성 동작과 동기적으로 타이밍 펄스 신호(PU2)에 따라 활성 또는 비활성이 되므로 출력 버퍼(OUT1)에서의 노이즈 발생으로 인한 감지 증폭기(SA1)의 동작 오류는 방지 될 수 있다.
제1도의 어드레스 전이 검출 회로(ATD)를 상세히 도시하는 회로도인 제5도에서, 어드레스 전이 검출 회로(ATD)는 내부 어드레스 신호(A1')의 전이를 검출하는 배타적 OR 회로(501)와 지연 회로(501'), 내부 어드레스 신호(A2')의 전이를 검출하는 배타적 OR 회로(502)와 지연 회로(502'), 내부 어드레스 신호(A3')의 전이를 검출하는 배타적 랙 회로(503)와 지연 회로(503'), 내부 어드레스 신호(A4')의 전이를 검출하는 배타적 OR회로(504)와 지연회로(504'), 내부 어드레스 신호(A5')의 전이를 검출하는 배타적 OR 회로(505)와 지연 회로(505'), 내부 어드레스 신호(A6')의 전이를 검출하는 배타적 OR 회로(506)와 지연 회로(506'), …, 및 내부 어드레스신호(An')의 전이를 검출하는 배타적 OR 회로(50n)와 지연 회로(50n')를 포함한다. 배타적 OR 회로(501, 502, 503, 504, 505, 506, …,50n)의 출력은 NOR 회로(511)에 접속된다. 그 결과로, 내부 어드레스 신호(A1', A2', A3', A4', A5', A6',…, Am')중의 적어도 하나가 바뀌면 그 대응하는 배타적 OR 회로는 지연 회로(501', 502', 503', 504', 505', 506', …,50n')에 의해 결정된 펄스폭을 갖는 펄스 신호를 생성한다. 따라서, NOR 회로(511)는 어드레스 전이 신호(AU)를 생성한다.
제1도의 타이밍 펄스 생성 회로(PG1)의 상세 회로도인 제6도에서, P 채널 MOS 트랜지스터(601)는 캐패시터(CA)에서 노드(A)를 충전하도록 제공되고 N 채널 MOS 트랜지스터(602, 603)는 캐패시터(CA)에서 노드(A)를 방전하도록 제공된다. P 채널 MOS 트랜지스터(604, 605) 는 캐패시터(CB)에서 노드(B)를 충전하도록 제공되고 N 채널 MOS 트랜지스터(606)는 캐패시터(CB)에서 노드(B)를 방전하도록 제공된다. P 채널 MOS 트랜지스터(607)는 캐패시터(CC)에서 노드(C)를 충전하도록 제공되고 N 채널 MOS 트랜지스터(608, 609)는 캐패시터(CC)에서 노드(C)를 충전하도록 제공되고 N채널 MOS 트랜지스터(608, 609)는 캐패티서(CC)에서 노드(C)를 방전하도록 제공된다. P 채널 MOS 트랜지스터(610, 611)는 캐패시터(CD)에서 노드(D)를 충전하도록 제공되는 N 채널 MOS 트랜지스터(612)는 캐패시터(CD)에서 노드(D)를 방전하도록 제공된다. P 채널 MOS 트랜지스터(614, 165)는 캐패시터(CE)에서 노드(E)를 충전하도록 제공되고 N 채널 MOS 트랜지스터(614, 165)는 커패시터(CE)에서 노드(E)를 방전하도록 제공된다. P 채널 MOS 트랜지스터(616, 617)는 캐패시터(CF)에서 노드(F)를 충전하도록 제공되고 N 채널 MOS 트랜지스터(618)는 캐패시터(CF)에서 노드(F)를 방전하도록 제공된다.
트랜지스터(601 내지 618)와 캐패시터(CA내지 CF)는 지연 회로(G1)를 형성한다. 이 경우에, 어드레스 전이 신호(AU)가 로우 레벨에서 하이 레벨로 바뀌는 경우의 지연 시간이 어드레스 전이 신호(AU)가 하이 레벨에서 로우레벨로 바뀌는 경우의 지연 시간보다 훨씬 더 길다. 즉, 트랜지스터(602, 603)의 전류 구동 능력은 트랜지스터(601)의 전류 구동 능력보다 훨씬 작다. 트랜지스터(604, 605)의 전류 구동 능력은 트랜지스터(606)의 전류 구동 능력보다 훨씬 작다. 트랜지스터(608, 609)의 전류 구동 능력은 트랜지스터(607)의 전류 구동 능력보다 훨씬 작다. 트랜지스터 (610, 611)의 전류 구동 능력은 트랜지스터(609)의 전류 구동 능력보다 훨씬 작다. 트랜지스터(614, 615)의 전류 구동 능력은 트랜지스터(613)의 전류 구동 능력보다 훨씬 작다. 트랜지스터(616, 617)의 전류 구동 능력은 트랜지스터(618)의 전류 구동 능력보다 훨씬 작다.
P 채널 MOS 트랜지스터(619, 620)와 N 채널 MOS 트랜지스터(621, 620)는 NAND 회로(G2)를 형성한다. 즉, 어드레스 전이 신호(ATD)와 지연 회로(G1)의 출력 전압은 NAND 회로(G2)에 공급된다.
NAND 회로(G2)의 출력 전압은 인버터(623, 624)로 공급되고, 이로써 타이밍 펄스 신호(PU1)를 발생시킨다. 또, NAND 회로(G2)의 출력 전압은 인버터(623) 및 인버터(624, 625, 626)로 공급되고, 이로써 타이밍 펄스 신호(PU2)를 발생시긴다.
제6도의 타이밍 펄스 생성 회로(PG1)의 동작은 전원 전압(VCC)이 5V인 경우에 제7a도를 참고로 후술된다.
어드레스 신호(A1, A2, …, Am) 중 적어도 한 신호가 바뀌고 약 10ns 후, 어드레스 전이 검출 신호 (AU)가 하강한다. 그 결과로, 지연 회로(G1)에서 노드(A, C, E)는 각각 트랜지스터(601, 607, 613)에 의해 급속 충전되고, 노드(B, D, F)는 각각 트랜지스터(606, 612, 618)에 의해 급속 방전된다. 반면, NAND 회로(G2)에서 트랜지스터(620, 622)는 어드레스 전이 검출 신호(AU)에 의해 각각 온 및 오프되고, 그 결과로 노드(G)는 지연회로(G1)의 동작과 관계 없이 급속하게 충전된다. 따라서, 타이밍 펄스 신호(PU1)는 로우에서 하이로 급속하게 바뀌고, 잠시 후 타이밍 펄스 신호(PU2)가 하이에서 로우로 급속하게 바뀐다.
다음에, 어드레스 신호 (A1, A2, …, An) 중 적어도 하나가 바뀌고 약 50ns 후 어드레스 전이 검출 신호(AU)가 상승한다. 그 결과로, NAND 회로(G2)에서 트랜지스터(620, 622)는 각각 오프 및 온이 된다. 그러나, 트랜지스터(619, 621)가 여전히 각각 온 및 오프 상태이므로 노드(G)에서의 전압은 하이 상태이다.
어드레스 전이 검출 신호(AU)가 상승된 후, 노드(A)는 트랜지스터(602, 603)의 온 상태저항과 캐패시터(CA)의 정전 용량에 의해 결정된 시상수에 의해 점차 방전된다.
노드(A)가 방전되면 노드(B)는 트랜지스터(604, 605)의 온 상태 저항과 캐패시터(CA)의 정전 용량에 의해 결정된 시상수에 의해 점차 충전된다.
노드(B)가 충전되면 노드(C)는 트랜지스터(608, 609)의 온 상태 저항과 캐패시터(CC)의 정전 용량에 의해 결정된 시상수에 의해 점차 방전된다.
노드(C)가 방전되면 노드(D)는 트랜지스터(610, 611)의 온 상태 저항과 캐패시터(CD)의 정전 용량에 의해 결정된 시상수에 의해 점차 충전된다.
노드(D)가 충전되면 노드(E)는 트랜지스터(614, 615)의 온 상태 저항과 캐패시터(CE)의 정전 용량에 의해 결정된 시상수에 의해 점차 방전된다.
노드(E)가 방전되면 노드(F)는 트랜지스터(616, 617)의 온 상태 저항과 캐패시터(CF)의 정전 용량에 의해 결정된 시상수에 의해 충전된다.
노드(F)가 충전되면 NAND 회로(G2)의 트랜지스터(619, 621)는 각각 오프 및 온이 된다. 트랜지스터(620, 622)가 이미 어드레스 전이검출 신호(AU)에 의해 직접적으로 각각 오프 및 온이 되므로 노드(G)에서의 전압은 하이에서 로우로 바뀐다.
따라서, 어드레스 신호(A1, A2, …, An) 중의 적어도 한 신호가 바뀐 후 약 90ns 정도의 시간(tPW1)이 지났을 때, 타이밍 펄스 신호(PU1)가 하이에서 로우로 바뀌고 잠시 후 타이밍 펄스 신호(PU2)가 로우에서 하이로 바뀐다.
제7a도에 도시한 바와 같이 획득되는 타이밍 펄스 신호(PU1, PU2)는 전원 전압이 5V인 경우의 제1도의 디바이스에 사용된다. 이 경우에, 제1도의 디바이스의 동작은 제7b도에 도시된 바와 같다.
제7b도에 도시한 바와 같이 어드레스 신호(A1, A2, …, An) 중의 적어도 한 신호가 바뀐 후, Y1및 Y2같은 대응하는 열 선택 신호의 전압이 바뀌며 WL1및 WL2같은 대응하는 워드 라인의 전압이 바뀐다. 계속해서, 제3도의 바이어스 회로(BA)의 출력 전압(SA)이 바뀌고, 따라서 제3도의 비교기(CMP)의 출력 전압(DA)이 바뀐다. 마지막으로, 시간(tSO1)이 지났을 때 제3도의 감지 증폭기(SA1)의 출력 전압(SO1)이 바뀐다.
제7a 및 7b도에 도시한 바와 같이 감지 증폭기(SA1)가 그 동작을 완료한 후 시간(td1)이 지났을 때 감지 증폭기를 비활성화시키기 위해 타이밍 펄스 신호(PU1)가 하강하고, 따라서 전력 손실을 감소시킨다. 또, 시간(td2) 후 출력 버퍼를 활성화 시키기 위해 타이밍 펄스 신호(PU2)가 상승한다. 이 경우에, 시간(td1)은 양호하게는 약 5ns이고 시간(td2)은 제6도의 인버터(626)에 의해 결정된다.
그 후, 출력 단자(O1)에서의 전압은 제7b도에 도시된 바와 같이 변한다. 따라서, 판독 액세스 시간은 제7b도에서 tacc1에 의해 정해진다.
전원 전압(VCC)이 3V인 조건 하에서 제6도의 타이밍 펄스 생성 회로(PG1)는 제8a도에 도시된 바와 같이 동작된다. 즉, 어드레스 전이 검출 신호(AU)가 하강할 때 타이밍 펄스 신호(PU1, PU2)는 제7a도에 도시된 바와 같이 급속히 변화한다. 반명, 어드레스 전이 검출 신호(AU)가 상승할 때 타이밍 펄스 신호(PU1, PU2)는 제7a도에 도시된 것보다 더 큰 지연 시간으로 변화한다. 예컨대, 시간(tPW2)은 약 150ns이다.
일반적으로, MOS 트랜지스터를 통해 흐르는 포화 전류(IDS)는 다음과 같이 정해진다.
여기서, β는 상수이고, VGS는 게이트 대 소스 전압이며, Vth는 임계 전압이다. 따라서, 트랜지스터(604, 610, 616)의 포화 전류(IDS1)는 다음과 같다.
여기서, βp는 트랜지스터(604, 610, 616)의 β의 값이다. 또, 트랜지스터(603, 609, 615)의 포화 전류(IDS2)는 다음과 같다.
여기서, βn은 트랜지스터(603, 609, 615)의 β의 값이다.
예를 들어,이면
따라서, 지연 회로(G1)의 각 MOS 트랜지스터의 포화 전류는 Vcc = 5V에서 약 30.9%로 감소한다. 따라서, 전원 전압(Vcc)이 5V에서 3V로 감소할 때 제8a도의 시간(tPW2)은 현저하게 증가한다.
제8a도에 도시된 바와 같이 획득된 타이밍 펄스 신호(PU1, PU2)는 전원 전압이 3V인 경우의 제1도의 디바이스에 사용된다. 이 경우에, 제1도의 디바이스의 동작은 제8b도에 도시된 바와 같다.
제8b도에 도시된 바와 같이 어드레스 신호(A1, A2, …, An) 중의 적어도 한 신호가 바뀐 후 시간(tSO2)이 지났을 때 제3도의 감지 증폭기(SA1)의 출력 전압(SO1)은 바뀐다. 이 경우에, 어드레스 버퍼(AB), X 디코더(XDEC), Y 디코더(YDEC) 등등이 저 전원 전압하에서 조차 고속 동작이 가능하므로 시간(tSO2)은 제7b도의 시간(tSO1)보다 약간 더 크다. 반면, 상술한 바와 같이 시간(tPW2)은 매우 크고, 따라서 제8b도에 도시한 바와 같이 지연 시간(td1', td2')은 매우 크다. 환언하면,
지연 시간 (td1', td2')이 증가할 때, 감지 증폭기에서 전력 손실은 증가하고 판독 액세스 시간(tacc2)도 증가한다.
따라서, 제6도의 타이밍 펄스 생성 회로(PG1)에 의해 생성된 타이밍 펄스 신호(PU1, PU2)는 전원 전압(VCC)에 매우 의존적이다.
제1도의 다른 종래 기술의 타이밍 펄스 생성 회로(PG1')를 도시하는 제9도에 있어서, 전원 전압(VCC)에 대한 타이밍 펄스 신호(PU1, PU2)의 의존성을 낮추기 위해서 제6도의 P 채널 MOS 트랜지스터 (604, 610, 616)의 게이트 전압(VPG)은 변경 가능하여 P 채널 MOS 트랜지스터(901, 902)와 N 채널 MOS 트랜지스터(903)로 구성된 제어 회로(CONT1)에 의해 제어된다. 또, 제6도의 N 채널 MOS 트랜지스터(603, 609, 615)의 게이트 전압(VNG)은 변경 가능하여 P 채널 MOS 트랜지스터(904)와 N 채널 MOS 트랜지스터(905, 906)로 구성된 제어 회로(CONT2)에 의해 제어된다.
제10도에 도시된 바와같이 트랜지스터(604, 610, 616)의 게이트 전압(VPG)은 다음과 같이 표현된다.
여기서, Vthp는 P 채널 MOS 트랜지스터의 임계 전압이고, K1은 1 미만의 상수이다. 또, 제10도에 도시한 바와 같이 트랜지스터(603, 609, 615)의 게이트 전압(VNG)은 다음과 같이 표현된다.
여기서, Vthn은 N 채널 MOS 트랜지스터의 임계 전압이고, K2는 1 미만의 상수이다.
또, 트랜지스터(604, 610, 616)의 포화 전류(IDS3)는 다음과 같이 표현된다.
또, 트랜지스터(603, 609, 615)의 포화 전류(IDS4)는 다음과 같이 표현된다.
여기서, 상수(K1)는 트랜지스터(903)의 전류 구동 능력에 대한트랜지스터(901, 902)의 전류 구동 능력의 비로 결정되고 상수(K2)는 트랜지스터(904)의 전류 구동 능력에 대한 트랜지스터(905, 906)의 전류 구동 능력의 비에 의해 결정된다.
예를 들어,이면,
따라서, VCC=3V인 경우에 트랜지스터(604, 610, 616, 603, 609, 615)의 포화 전류는 VCC=5V에서 약 53.8%로 감소할 뿐이다.
그러나, 제9도의 타이밍 펄스 생성 회로(PG1')에서 전압(VPG, VNG)은 임계 전압(Vthp, Vthn)에 의존한다. 예를 들어,이면, 방정식(15)와 (16)은 다음에 의해 대체된다.
그 결과로, 트랜지스터(604, 610, 616, 603, 609, 615)의 전류 구동 능력은 약 40%만큼 증가된다.
본 발명의 한 실시예를 도시하는 제11도에서, 타이밍 펄스 생성 회로(PG2)는 제1도의 타이밍 펄스 생성 회로(PG1) 대신에 제공되고 전원 전압 결정 회로(VD)는 제1도의 소자에 추가된다.
전원 전압 결정 회로(VD)는 전원 전압(VCC)이 4V 같은 소정 전압(VCC0)보다 더 높은지를 결정한다. 그 결과, VCC가 VCC0보다 더 높으면 전원 전압 결정 회로(VD)의 출력 신호(LC)는 낮다. 반면, VCC가 VCC0보다 더 낮으면 전원 전압 결정 회로(VD)의 출력 신호(LC)는 높다. 전원 전압 결정 회로(VD)의 일례가 제12도에 도시되어 있다.
제12도에서, 전원 전압 결정 회로(VD)는 드레인에 접속된 게이트를 갖는 레벨시프터의 역할을 하는 N 채널 MOS 트랜지스터(1201, 1202)와 로드부의 역할을 하는 N 채널 MOS 트랜지스터(1203)를 포함한다. 이 경우에, 트랜지스터(1201, 1202)의 전류 구동 능력은 트랜지스터(1203)의 전류 구동 능력보다 더 크다. 또, 전원 전압 결정 회로(VD)는 인버터의 역할을 하는 P 채널 MOS 트랜지스터(1204)와 N 채널 MOS 트랜지스터(1205)를 포함한다. 이 인버터는 트랜지스터(1202, 1203) 사이의 노드(X)에서의 전압에 의해 구동된다. 또, 전원 전압 결정 회로(VD)는 출력 신호(LC)를 생성하기 위해 트랜지스터(1204, 1205) 사이의 노드(Y)에서의 전압의 파형을 형성하는 2개의 인버터(1206, 1207)를 포함한다.
전원 전압 결정 회로(VD)의 동작은 제13도를 참고로 후술된다. 여기서, 트랜지스터(1201, 1202, 1203) 각각의 임계 전압이 Vthn1이고 트랜지스터(1205)의 임계전압이 Vthn2이면, 전압(VCC0)은
더욱이 Vthn1= 1V, Vthn2= 2V이면,
전원 전압(VCC)이 2V보다 낮으면 노드(X)에서의 전압이 영인 상태로 남아서 트랜지스터(1205)는 오프가 된다. 따라서, 노드(Y)에서의 전압은 전원 전압(VCC)을 계승한다.
전원 전압(VCC)이 2V와 VCC0(=4V) 사이에 있으면, 노드(X)에서의 전압은 그 사이의 차(2Vthn1(=2V))를 유지하면서 전원 전압(VCC)을 계승한다.
전원 전압(VCC)이 4V이면 노드(X)에서의 전압이 2V가 되어서 트랜지스터(1205)는 온이 된다. 따라서, 노드(Y)에서의 전압은 하이에서 로우로 바뀐다. 그 결과, 인버터(1206)의 출력 전압(Z)은 로우에서 하이로 바뀌고, 따라서 전원 전압 결정 회로(CD)의 출력 신호(LC)는 하이에서 로우로 바뀐다.
따라서, 전원 전압 결정 회로(VD)는 전원 전압(Vcc)이 약 5V 또는 약 3V 인지를 결정할 수 있다.
제11도의 타이밍 펄스 생성 회로(PG2)의 상세 회로도인 제14도에서, 분압기 회로(U1)와 스위칭 회로(U2)는 제9도의 제어 회로(CONT1, CONT2) 대신에 제공된다.
분압기 회로(U1)는 직렬 접속의 저항(1401, 1402, 1403, 1404, 1405)과 칩 인에이블 신호(CE)의 반전 신호에 의해 제어되는 P 채널 MOS 트랜지스터(1407)를 포함한다. 저항(1401, 1402, 1403, 1404, 1405)의 저항 값이 서로 같으면, 노드(N1, N2, N3, N4)에서의 전압(V1, V2, V3, V4)은 각각 다음과 같다;
따라서, VCC= 5V이면 V1= 1V, V2= 2V, V3= 3V, 및 V4= 4V이다. 반면, VCC=3V이면 V1= 0.6V, V2= 1.2V, V3= 1.8V, 및 V4= 2.4V이다. 제어가 판독 모드에 있을 때에만, 트랜지스터(1406)는 분압기 회로(U1)를 활성화시키기 위해 온이 되고, 이로써 전력 손실을 감소시킨다.
스위칭 회로(U2)는 전원 전압 결정 회로(DV)의 출력 신호(LV)를 반전하는 P 채널 MOS 트랜지스터(1407)와 N 채널 MOS 트랜지스터(1408)에 의해 형성된 인버터를 포함한다. 또, 스위칭 회로(U2)는 P 채널 MOS 트랜지스터(604, 610, 616)의 게이트 전압(VPG)을 발생시키기 위해 신호(LV)와 그 반전 신호에 의해 제어되는 전이 게이트 스위치(1409, 1410)를 포함한다. 즉, VCC= 5V인 경우에 전이 게이트 스위치(1409, 1410)는 각각 오프 및 온이 되어서 VPG는 V2와 동일, 즉 VPG= 2V가 된다. 반면, VCC= 3V인 경우에 전이 게이트 스위치(1409, 1410)는 각각 온 및 오프가 되어서 VPG는 V1과 동일, 즉 VPG= 0.6가 된다. 더욱이, 스위칭 회로(U2)는 N 채널 MOS 트랜지스터(603, 609, 615)의 게이트 전압(VNG)을 발생시키기 위해 신호(LV)와 그 반전 신호에 의해 제어되는 전이 게이트 스위치(1411, 1412)를 포함한다. 즉, Vcc= 5인 경우에 전이 게이트 스위치(1411, 1412)는 각각 온 및오프가 되어서 VNG는 V3와 동일, 즉 VNG=3V가 된다. 반면, VCC= 3V인 경우에 전이 게이트 스위치(1411, 1412)는 각각 오프 및 온이 되어서 VNG는 V4와 동일, 즉 VNG= 2.4V가 된다.
제14도의 타이밍 펄스 생성 회로(PG2)는 전원 전압(VCC)이 5V 인 조건하에서 제6도의 타이밍 펄스 생성 회로(PG1)에서와 같은 방법으로 동작하도록 설계된다. 즉, VCC= 5V이면 VPG=2V이고 VNG=3V이다. 이 경우에, 제14도의 타이밍 펄스 생성 회로(PG2)의 동작은 제15a도에 도시된 바와 같이 동작한다. 또, 제15a도에 도시된 바와 같이 획득된 타이밍 펄스 신호(PU1, PU2)는 전원 전압(VCC)이 5V인 경우의 제11도의 디바이스에 사용된다. 이 경우에, 제11도의 디바이스는 제7b도와 같은 제15b도에 도시되어 있다.
전원 전압(VCC)이 3V인 조건하에서, 제 14도의 타이밍 펄스 생성 회로(PG2)는 제16a도에 도시된 바와 같이 동작한다. 이 경우에, VPG= 0.6이고 VNG= 2.4V이다. 즉, 어드레스 전이 검출 신호(AU)가 떨어지면 타이밍 펄스 신호(PU1, PU2)는 제16a도에 도시된 바와 같이 급속히 바뀐다. 반면, 어드레스 전이 신호(ATD)가 상승하면 타이밍 펄스 신호(PU1, PU2)는 큰 지연 시간으로 바뀐다. 그러나, 이 지연 시간은 제8a도에 도시된 것보다 더 작다. 예를 들어, 시간(tPW3)은 약 130ns로서 제8a도의 시간(tPW2= 150ns)보다 짧다. 제16a도에 도시된 바와 같이 획득된 타이밍 펄스 신호(PU1, PU2)는 전원 전압(VCC)이 3V인 경우의 제11도의 디바이스에 사용된다. 이 경우에, 제11도의 디바이스의 동작은 제16b도에 도시된 바와 같다. 즉, 시간(tPW3)이 시간(tPW2)보다 짧으므로 감지 속력 시간(tSO3)은 제8b도의 감지 속력시간(tSO2)보다 짧고, 따라서 판독 액세스 시간(tacc3)은 제8b도의 판독 액세스 시간(tacc2)보다 짧다. 따라서, 전력 손실은 감소될 수 있으며 판독 액세스 속력은 증가될 수 있다.
제16a도의 시간(tPW3)이 제8a도의 시간(tPW3)보다 짧은 이유는 VCC= 5V와 VCC= 3V인 경우의 트랜지스터(604, 610, 616)의 트랜지스터(603,609,615)의 포화 전류의 차이 때문이다.
즉, VCC=5V인 경우에 트랜지스터(604,610,616)의 포화 전류(IDS5)는 다음과 같이 표현된다.
또, Vcc = 5V인 경우에 트랜지스터(603, 609, 615)의 포화 전류(IDS6)는 다음과 같이 표현된다.
또, VCC= 3V인 경우에 트랜지스터(604, 610, 616)의 포화 전류(IPS5)는 다음과 같이 표현된다.
또, VCC= 3V인 경우에 트랜지스터(603, 609, 615)의 포화 전류(Ips6)는 다음과 같이 표현된다.
따라서, VCC= 3V인 경우에 트랜지스터(604, 610, 616, 603, 609, 615)의 포화 전류는 VCC= 5V의 약 57.8%로 감소한다.
또, 제14도에서 게이트전압(VDG, VNG)이저항(1401 내지 1405)에 의해 결정되므로 게이트 전압(VPG, VNG)은 트랜지스터의 임계 전압에 의존하지 않으며, 따라서 판독 액세스 속력은 트랜지스터의 임계 전압에 의존하지 않는다.
제14도의 타이밍 펄스 생성 회로(PG2)의 변형을 도시하는 제17도에서 분압기(U1')는 제14도의 분압기(U1) 대신에 제공되고 스위칭 회로(U3)는 제14도의 소자에 추가된다. 분압기(U1')는 직렬 접속된 저항(1701, 1702, …, 1710), 칩 인에이블신호(CE)의 반전 신호에 의해 제어된 P 채널 MOS 트랜지스터(1711), 및 스위치 (1712, 1713, …, 1717)를 포함하는 스위칭 회로(U1)를 포함한다. 저항(1701, 1702, …, 1710)의 저항 값이 서로 같다면, 노드(N1, N2, …, N8)에서의 전압(V1, V2, …, V8)은 다음과 같다.
스위치(1712 내지 1717)는 금속층 상에 수행된 포토리소그래피와 에칭 공정을 이용하여 또는 퓨즈 또는 퓨즈형 PROM 상에 수행된 레이저 트리밍을 사용하여 온 및 오프된다.
예를 들면, 2 종류의 전원 전압(5V, 3.3V)을 준비하기 위해서는 단지 스위치(1714, 1715)만이 온되고 나머지는 오프된다. 그 결과, VCC= 5V이면
반면, VCC= 3.3V이면,
또, 2 종류의 전원 전압(5V, 3.0V)을 준비하기 위해서는 스위치(1713, 1716)만이 온되고 나머지는 오프된다. 그 결과, VCC= 5V이면
반면, VCC= 3V이면,
더구나, 2 종류의 전원 전압(5V, 2.5V)을 준비하기 위해서는 스위치(1712, 1717)만이 온되고 나머지는 오프된다. 그 결과, VCC= 5V이면
반면, VCC= 2.5V이면,
제17도에서, 분압기(U1')의 저항 수와 스위치 수는 바뀔 수 있고, 따라서 다양한 범위의 전원 전압이 채택된다. 또, 제14 및 17도에서 분압기(U1, U1')의 저항은 제18도에 도시한 바와 같이 MOS 트랜지스터에 의해 형성될 수 있다.
상술한 바와 같이, 본 발명에 따르면 복수 범위의 전원 전압에 채택된 반도체 메모리 디바이스에 있어서 판독 모드에서의 전력 손실이 감소될 수 있어서 판독 액세스 속력도 향상될 수 있다.

Claims (15)

  1. 반도체 메모리 디바이스에 공급된 전원 전압(VCC)이 특정 전압(VCCO) 보다 높은지의 여부를 결정하는 전원 전압 결정 회로(VD); 어드레스 신호(A1', A2',…,Am'))중의 적어도 한 신호에서의 전이(AU)를 검출하는 어드레스 전이 검출회로(ATD); 상기 전원 전압 검출 회로와 상기 어드레스 전이 검출 회로에 접속되며, 상기 어드레스 신호의 전이에 응답해서 제1 타이밍 펄스 신호(PU1)를 발생시키는 타이밍 펄스 생성 회로(PG2)를 포함하며, 상기 제1타이밍 펄스 신호의 펄스 폭은 상기 전원 전압이 상기 특정 전압보다 높은지의 여부에 따라 제어되며; 메모리셀 어레이(MCA); 및 상기 메모리셀 어레이에 동작 가능하게 접속되며, 상기 어드레스 신호에 따라 상기 메모리셀 어레이로부터의 데이터 판독을 감지하는 감지 증폭기(SA1)를 포함하며, 상기 감지 증폭기는 상기 타이밍 펄스 생성 회로에 접속되며 상기 제1 타이밍 펄스 신호에 의해 활성화되는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 감지 증폭기와 상기 타이밍 펄스 생성 회로에 접속되며 상기 타이밍 펄스 생성 회로로부터 생성된 제 2 타이밍 펄스 신호(PU2)에 따라 상기 감지 증폭기의 출력 신호(SO1)를 출력하는 출력 버퍼(OUT1)를 더 포함하며, 상기 제2 타이밍 펄스 신호는 상기 제1 타이밍 펄스 신호가 비활성이 될 때마다 활성화되는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제1항에 있어서, 상기 타이밍 펄스 생성 회로는, 상기 어드레스 전이 검출 회로에 접속되며, 상기 전원 전압에 의해 전력을 공급받는 지연 회로(G1); 상기 어드레스 전이 검출 회로와 상기 지연 회로에 접속되며, 상기 제1 타이밍 펄스 신호를 발생시키기 위해 상기 어드레스 전이 검출 회로의 출력 신호(AU)와 상기 지연 회로의 출력 신호(F)에 대해 논리 연산을 수행하는 게이트 회로(G2); 다수의 전압(V1, V2, …)을 발생시키기 위해 상기 전원 전압을 분할하는 분압기(U1); 및 상기 지연 회로와 상기 분압기 사이에 접속되며 상기 지연 회로의 지연 시간을 조정하기 위해 상기 전원 전압 결정 회로에 의해 제어되는 제1 스위치 회로(U2)를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제3항에 있어서 상기 지연 회로는 직렬 접속되며 상기 전원 전압에 의해 전력을 공급받는 다수의 충전 및 방전 회로를 포함하며, 상기 제1 스위칭 회로는 상기 충전 및 방전 회로 각각의 충전 능력 및 방전 능력이 상기 전원 전압 결정 회로의 출력 신호에 관계 없이 대략 동일하게 되도록 제어되는 것을 특징으로 하는 반도체 메모리 디바이스
  5. 제4항에 있어서, 상기 각각의 충전 및 방전 회로는 직렬 접속된 적어도 하나의 P 채널 MOS 트랜지스터 및 N 채널 MOS 트랜지스터와, 상기 P 채널 MOS 트랜지스터에 의해 충전되고 상기 N 채널 MOS 트랜지스터에 의해 방전되는 캐패시터를 포함하며, 상기 제1 스위칭 회로는 상기 각각의 충전 및 방전 회로의 상기 P 채널 MOS 트랜지스터 및 상기 N 채널 MOS 트랜지스터 중의 하나의 포화 전류를 제어하는 것을 특징으로 하는 반도체 메모리 디바이스.
  6. 제3항에 있어서, 상기 게이트 회로는 NAND 회로인 것을 특징으로 하는 반도체 메모리 디바이스.
  7. 제3항에 있어서, 상기 타이밍 펄스 생성 회로는 상기 제1 스위칭 회로와 상기 분압기의 노드사이에 접속된 다수의 제2 스위칭 회로(1712 내지 1717)를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  8. 제7항에 있어서, 상기 제2 스위칭 회로의 각각은 접속의 유무에 의해 형성되는 것을 특징으로 하는 반도체 메모리 디바이스
  9. 제7항에 있어서, 상기 제2 스위칭 회로는 퓨즈형PROM에 의해 형성되는 것을 특징으로 하는 반도체 메모리 디바이스.
  10. 제3항에 있어서, 상기 분압기는 상기 전원 전압에 의해 전력을 공급받는 직렬 배치된 다수의 저항을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  11. 제3항에 있어서, 상기 분압기는 상기 전원 전압에 의해 전력을 공급 받는 직렬 배치된 게이트대 드레인 접속 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  12. 어드레스 신호의 전이에 응답하여 내부 회로(SA1)를 활성화하는 내부 회로(SA1)를 활성화시키는 펄스 신호 생성 회로(PG2)를 포함하는 반도체 메모리 디바이스에 있어서, 출력 신호(LV)를 발생시키기 위해 전원 전압(VCC)이 특정 전압(VCCO)보다 높은 지의 여부를 결정하는 전원 전압 결정 회로(VD); 상기 전원 전압을 분할하는 분압기(U1, U1'); 및 상기 분압기와 상기펄스 신호 생성회로 사이에 접속되며 상기 전원 전압 결정 회로의 출력 신호에 의해 제어되는 스위칭 회로(U2)를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  13. 제12항에 있어서, 상기 분압기는 상기 전원 전압에 의해 전력을 공급받는 직렬 접속된 다수의 로드부를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  14. 제13항에 있어서, 상기 각 로드부는 저항을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  15. 제13항에 있어서, 상기 각 로드부는 게이트 대 드레인 접속의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200008436A (ko) * 2018-07-16 2020-01-28 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100432576B1 (ko) * 1997-06-24 2004-07-30 삼성전자주식회사 데이터 출력 버퍼 회로를 갖는 반도체 메모리 장치
KR100277848B1 (ko) * 1997-12-27 2001-01-15 김영환 반도체 메모리장치
US5930168A (en) * 1998-03-20 1999-07-27 Micron Technology, Inc. Flash memory with adjustable write operation timing
JP2001023367A (ja) * 1999-07-02 2001-01-26 Fujitsu Ltd タイミング信号発生回路、ｄｌｌ回路、半導体記憶装置及び可変遅延回路
JP2007042223A (ja) * 2005-08-04 2007-02-15 Sony Corp 半導体メモリ装置及び記憶回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62175994A (ja) * 1986-01-29 1987-08-01 Hitachi Ltd 半導体記憶装置
US4972374A (en) * 1989-12-27 1990-11-20 Motorola, Inc. Output amplifying stage with power saving feature
JPH05303893A (ja) * 1992-04-23 1993-11-16 Toshiba Corp 半導体集積回路
JP3212396B2 (ja) * 1993-01-14 2001-09-25 富士通株式会社 不揮発性半導体記憶装置
JPH0729375A (ja) * 1993-07-14 1995-01-31 Seiko Epson Corp 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200008436A (ko) * 2018-07-16 2020-01-28 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법
KR102396743B1 (ko) 2018-07-16 2022-05-12 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법

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