JPS62175994A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、例えばバイポーラ型
ＲＡＭ　（ランダム・アクセス・メモリ）に利用して有
効な技術に関するものである。

（従来の技術〕 バイポーラ型ＲＡＭのようなスタティック型ＲＡＭにお
いては、Ｘ系及びＹ系のアドレス信号が同じタイミング
で供給される。このようなスタティック型ＲＡＭに関し
ては、例えば、特開昭５８−６０４８７号公報がある。

〔発明が解決しようとする問題点〕

本発明者等は、スタティック型ＲＡＭの内部では、Ｘ系
の選択線（ワードＩ）とＹ系の選択線（データ線又はデ
ィシフト線）の最も適当な選択タイミングがあり、その
タイミング以外ではいわゆるファンクション不良を起こ
すことを見出した。

つまり、Ｘ系のアドレス信号とＹ系のアドレス信号の人
力タイミングが、第４図に斜ｋＡＡで示すような特定の
範囲（以下危険範囲と称する）に入ると、特にメモリセ
ルからの情報の読み出しにおいてメモリセル内の情報の
破壊が生じ、その結果どしてファンクション不良が発生
することが判明した。なお、第４図に示したタイミング
関係は、第５図に示すように定義される。すなわち、書
き込みデータ信号Ｄｉｎの入力タイミングを基準にして
、ワードｉＷＬの切り換えタイミング及びデータ線ＤＬ
の切り換えタイミングがそれより早い場合が負の値を示
し、遅い場合が正の値を示す。

このようなタイミングのずれによってファンクション不
良が生ずる理由は、次のように説明される。すなわち、
バイポーラメモリにおいては、そのメモリセルは、コレ
クタ・ベース間が交差結合されたマルチエミッタトラン
ジスタと、そのコレクタとワード線との間に結合された
負荷素子とから構成される。データ読み出しは、ワード
線が選択されたときのメモリセルとかかるメモリセルに
データ線を介して結合されている読み出しトランジスタ
との相互における電流スイッチ動作にもとづいて行われ
る。ここで、メモリセルの保持情報は、一対のマルチエ
ミッタトランジスタの２つのコレクタ間の電位差と対応
される。データ読み出しのためにワード線が選択され始
めた場合、それに応じて、予め保持電流によって動作さ
れていたメモリセルは、データ線に結合されている読み
出し電流源によって動作され始める。メモリセルにおけ
る２つのコレクタ間の電位差は、読み出し電流源の電流
値が大きくされることによって、ワード線選択が実行さ
れたなら比較的大きい値にされる。しかしながら、上記
コレクタ間電位差は、ワード選択の過渡期間において、
おうおうにして不所望に小さいレベルまで減少されるこ
とがある。

このような電位差が減少されているタイミングにおいて
は、メモリセルは、データ線等の外部の影響を受は易く
なっている。そこで、例えば第６図に示すように、ワー
ド線Ｗ１とデータ線Ｄ１の交差線に配置されたメモリセ
ルＭｌｌが選択された状態から、ワード線Ｗ２及びデー
タ線Ｄ２の交差点に設けられるメモリセルＭ２２の選択
に８行するとき、ワード線Ｗ２の選択タイミングが早過
ぎると、メモリセルＭ２１が一瞬選択状態にされ、その
ときこのメモリセルＭ２１　（又はＭ２２）の保持情報
が破壊される可能性が高くなる。また、逆に、データ線
Ｄ２の選択タイミングが早過ぎると、メモリセルＭ１２
が一瞬選択状態にされ、そのときこのメモリセルＭ１２
（又はＭ２２）の保持情報が破壊される虞れがある。こ
のようなファンクタン不良の原因となるＸ系とＹ系の選
択タイミングのずれは、バイポーラ型ＲＡＭのような高
速ＲＡＭになるほど厳密さが要求されるようになる。

しかしながら、現在の技術では、Ｘ系とＹ系の選択タイ
ミングがどのような関係にあるときにファンクシジン不
良を生じるのか、設計の段階では予測がつかず、試作品
を作った後で判明するとこが多い。しかるに、試作後に
上記のようなＸ系とＹ系の選択タイミングのずれによる
ファンクション不良が発見されると、その最適化が非常
に困難となる。

一方、ＲＡＭ内部での信号のタイミング関係に問題がな
くとも、外部端子から供給される複数ピントからなるア
ドレス信号の相互に時間的なずれ（スキュー）があると
、結果的にＸ系のＹ系の選択タイミングが危険範囲に入
ってファンクション不良を起こすこともある。一般に外
部アドレス信号の変化タイミングは、ユーザーシステム
に依存するので、システムによってＸ系とＹ系のアドレ
ス信号がどのようなタイミング関係で入って来るか分か
らない。

そこで、本願発明者等は、上記のような外部端子から供
給されるアドレス信号のずれを補償してＲＡＭが正常に
動作できるようにするため、アドレスバッファにラッチ
機能を持たせて、クロック信号によってＸ系及びＹ系の
アドレス信号を同時に取り込むようにすることを考えた
。しかしながら、この場合においても、Ｘ、Ｙ同時タイ
ミングは、第４図に点線Ｂで示すように危険範囲Ａ内に
入ることが多い。そのため、上記ラッチ方式を採用して
も必ずしも選択タイミングの適正化にならないことが判
明した。

この発明の目的は、高速化とファンクシ９ンマージンの
向上を図った半導体記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特穢は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうちの代表的なものの概
要を簡単に説明すれば下記の通りでである。すなわち、
ＸアドレスバッファとＹアドレスバッファのアドレス信
号の取り込むタイミング信号を遅延回路を用いて、その
相互の時間関係を調整するものである。

〔作　用〕

上記した手段によれば、アドレス信号の取り込みタイミ
ングに所望の時間差を持たせることができるから、Ｘ系
とＹ系の相互間での選択タイミングの適化が可能となる
。

〔実施例〕

第１図には、この発明に係るバイポーラ型ＲＡＭの一実
施例のブロック図が示されている。

同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような半導体基板上において形成される。

この実施例では、Ｘアドレス云ツファＸＡＤＢは、外部
端子から供給されるクロック信号ＣＬＫに従って、上記
外部端子から供給されるＸ系のアドレスＡＸの取り込む
ランチ回路ＦＦを内蔵している。すなわち、ラッチ機能
を持つ７ドレスバツフアＸＡＤＢ−ＦＦは、上記クロッ
ク信号ＣＬＫの立ち上がりエツジに同期して、上記外部
端子から供給されるアドレス信号ＡＸの取り込みを行い
、内部アドレス信号を形成してＸデコーダ回路ＸＤＣＲ
に伝える。Ｘデコーダ回路ＸＤＣＲは、上記内部アドレ
ス信号を解読して、メモリアレイＭ−ＡＲＹのワード線
の選択信号を形成する。

ＹアドレスバッファＸＡＤＢは、外部端子から供給され
るクロック信号ＣＬＫを受ける遅延回路ＤＬによって遅
延されたクロック信号ＣＬＫ’に従って、上記外部端子
から供給されるＹ系のアドレスＡＹの取り込むラッチ回
路ＦＦを内蔵している。すなわち、ラッチ機能を持つア
ドレスバッファＹＡＤＢ−ＦＦは、上記クロック信号Ｃ
ＬＫ’の立ち上がりエツジに同期して、上記外部端子か
ら供給されるアドレス信号ＡＹの取り込みを行い、内部
アドレス信号を形成してＹデコーダ回路ＹＤＣＲに伝え
る。Ｙデコーダ回路ＹＤＣＲは、上記内部アドレス信号
を解読して、メモリアレイＭ−ＡＲＹのデータ線の選択
信号を形成する。

上記遅延回路ＤＬは、上記外部端子から供給されるクロ
ック信号ＣＬＫを受けて、Ｘ系とＹ系の選択タイミング
を最適化するためのタイミング供給回路としての動作を
行う、すなわち、上記遅延回路ＤＬの遅延時間の設定に
よって、Ｘ系とＹ系のアドレス信号の取り込みタイミン
グに、時間差を持たせることがてきる。これによって、
上記Ｘ系の選択動作に費やされる時間と、Ｙ系の選択動
作に費やされる時間との相違が補償され、メモリアレイ
Ｍ−ＡＲＹにおけるワード線とデータ線の選択タイミン
グの最適化を図るようにするものである。一般に、ワー
ド線には多数のメモリセルが結合される結果、Ｘデコー
ダＸＤＣＲの負荷が大きくされる。この結果、同じタイ
ミングでＸデコーダＸＤＣＲとＹデコーダＹＤＣＲに内
部アドレス信号が供給されて、ワード線の選択タイミン
グが遅くなってしまう、このため、この実施例では、Ｙ
アドレスバッファＹＡＤＢに供給されるクロック信号Ｃ
ＬＫ’を遅延回路ＤＬにより遅らせることによって、メ
モリアレイＭ−ＡＲＹの両選択タイミングの調整を行う
ようにするものである。

上記遅延回路ＤＬの遅延時間は、特に制限されないが、
後述するようにその遅延時間が連続的にもしくは段階的
に調整できるような形式のものとされている。なお、上
記Ｘ系とＹ系の選択タイミングの時間調整をより広範囲
に設定できるようにするため、上記Ｘアドレスバッファ
ＸＡＤＢ側に供給されるクロック信号ＣＬＫも遅延回路
を設けて、その時間の調整ができるようにするものとし
てもよい。

なお、上記ＹデコーダＹＤＣＲの出力信号は、カラム選
択回路Ｃ８Ｗに供給される。カラム選択回路Ｃ３Ｗは、
上記ＹデコーダＹＤＣＨの出力信号に従ってメモリアレ
イＭ−ＡＲＹのデータ線（又はディジット線）を後述す
る入出力回路に接続させるスイッ与機能を持っている。

上記入出力回路のうちの出力系の回路は、センスアンプ
ＳＡとデータ出力回路ＤＯＢからなる。

データ出力回路ＤＯＢの出力端子は、外部端子Ｄｏｕｔ
に接続される。また、入力系の回路は、外部端子Ｄｉｎ
にその入力端子が接続されたデータ入力回路ＤＩＲと、
その出力信号を受けて書き込み信号を形成する書き込み
回路ＷＡからｔ「る。

制御回路Ｃ０ＮＴは、外部端子から供給されるチップ選
択信号Ｃ８とライトイネーブル信号ＷＥを受けて、その
動作モード（書き込み／読み出し）の職別と、それに対
応した内部回路の動作に必要な各種制御信号を形成する
。

第２図には、上記遅延回路ＤＬの一実施例の回路図が示
されている。

この実施例の遅延回路ＤＬは、ＥＣＬ　（エミッタ・カ
ップルド・ロジック）回路が利用される。

差動形態の一方のトランジスタＱ１のベースには、外部
端子から供給されるクロック信号ＣＬＫが供給される。

他方のトランジスタＱ２のベースには、基準電圧Ｖｒｅ
ｆ’が供給される。上記差動トランジスタＱ１とＱ２の
共通エミッタ側には、定電流源Ｉｏが設けられる。上記
各トランジスタＱ１とＱ２のコレクタと回路の接地電位
点との間には、負荷抵抗Ｒ１，Ｒ２が設けられる。上記
基準電圧Ｖｒｏｆ’は、上記トランジスタＱ２のコレク
タから得られる出力信号（クロック信号ＣＬＫ”）に一
定の遅延時間を持たせるため、通常のＥＣＬ回路のロジ
ックスレッショルド電圧Ｖｒｅｆとは異なっている。す
なわち、第３図に示すように、上記基準電圧Ｖｒｅｆ’
は、クロック信号ＣＬＫのハイレベル側に偏倚されて設
定される。これによって、クロック信号ＣＬＫが上記基
準電圧Ｖｒｅｆ’に達するまでに比較的長い時間を費や
すことになる。これにより、上記トランジスタＱ２のコ
レクタから得られる出力信号ＣＬＫ’　は、一定の遅延
時間を持って立ち上がるようにされる。上記基準電圧■
ｒｅｆ　’は、図示しいない可変定電圧回路によって形
成され、後述するよう連続的又は段階的に調整される。

上記１つの回路のみでは、所望の遅延時間が得られない
場合、上記同様な複数個の回路が縦列形態に接続されて
もよい。

なお、上記トランジスタＱ２のコレクタ出力信号は、図
示しないエミッタフォロワ出力トランジスタが設けられ
ることによって通常のＥＣＬレベルとして出力される。

この実施例では、試作品が形成された段階で、上記遅延
回路ＤＬの遅延時間の調整を行うことによって、上記フ
ァンクシジン不良が発生しないようにされる０例えば、
上記遅延回路ＤＬの遅延時間の設定によって、第４図の
鎖線Ｃで示すような危険範囲Ａから外れるようにワード
線とデータ線の選択タイミングの設定がなされる。これ
により、量産品では上記遅延回路の遅延時間を固定の遅
延時間に設定することによって、上記ファンクション不
良の防止を図るものである。

この実施例では、上記クロック信号ＣＬＫ及びＣＬＫ’
の立ち上がりエツジに同期して、外部端子から供給され
るアドレス信号ＡＸ及びＡＹの取り込みを行うものであ
る。これによって、外部端子から供給される複数ビット
からなるアドレス信号の相互に時間ずれ（スキニー）が
あっても、上記タイミングで取り込みアドレスを確定さ
せて、デコーダＸＤＣＲ及びＹＤＣＲの動作を行わせる
ものであるので、上記アドレス信号のスキューによるフ
ァンクシジン不良を回避できるとともに、動作の高速化
を図ることができる。

上記した実施例から得られる作用効果は、次の通りであ
る。すなわち、 （１）　Ｘアドレスバッファ及びＹアドレスバッファに
おけるＸアドレス信号の取り込みを行うタイミングと、
Ｙアドレス信号の取り込みを行うタイミングとを異なら
せることによって、メモリアレイにおけるワード線とデ
ータ線との選択タイミングがファンクション不良を起こ
し易い危険範囲から外れるように設定することができる
。これによって、ファンクション・マージンの向上を図
ることができるという効果が得られる。

（２）アドレス信号をタイミング信号に従って取り込む
ようにすることによって、複数ビットからなるアドレス
信号相互の時間ずれに影響されることなく、内部回路を
動作させることができるから、上記アドレス信号相互の
時間ずれによるファンクション不良を防止できるという
効果が得られる。

（３）上記（１）及び（２）により、外部端子から供給
されるアドレス信号をタイミング信号によって確定でき
るから、動作の高速化を図ることができるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のでなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。

例えば、上記遅延回路の具体的構成は、ＥＣＬ回路から
なる複数個のインバータ回路を形成しておいて、例えば
マスタースライス方式によってそのうちの縦列形態にさ
れるインバータ回路の数を決定するようにすることによ
って、所望の遅延時間を得るようにするものであらても
よい。このように、遅延回路の具体的構成は、種々の実
施例形態を採ることができる。

以上の説明では主として本発明者によってなされた発明
をその背景なったバイポーラ型ＲＡＭに適用した場合に
ついて説明したが、それに限定されるものではな（、例
えば、ＣＭＯＳスタティック型ＲＡＭ、及び擬似スタテ
ィック型ＲＡＭのようにＸ系とＹ系のアドレス信号がそ
れぞれ同時に供給される方式の半導体記憶装置に広く利
用できるものである。

〔発明の効果〕

本願において開示される発明のうちの代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、Ｘ系のアドレス信号の取り込みタイミン
グと、Ｙ系のアドレス信号の取り込みタイミングを遅延
回路によって相互に異ならせることによって、メモリア
レイのワード線のデータ線の選択タイミングの最適化を
図ることができ、これによってファンクション不良の発
生を防止できるという効果が得られる。

【図面の簡単な説明】

第１図は、この発明をバイポーラ型ＲＡＭニｉｌｌ用し
た場合の一実施例を示すブロック図、第２図は、その遅
延回路の一実施例を示す回路図、 第３図は、上記遅延回路の遅延動作を説明するための波
形図、 第４図は、ファンクション不良の原因を説明するための
タイミング相関図、 第５図は、上記タイミング相関図における信号のずれ方
向を説明するためのタイミング図、第６図は、ファンク
ション不良の原因を説明するためのメモリアレイの構成
図である。 ＸＡＤＢ・・Ｘアドレスバッファ、ＦＦ・・ランチ回路
、ＹＡＤＢ・・Ｙアドレスバッファ、ＸＤＣＲ・・Ｘデ
コーダ、ＹＤＣＲ＝ＹデＤ−ダ、Ｍ−ＡＲＹ・・メモリ
アレイ、ＤＬ・・遅延回路、ＳＡ・・センスアンプ、Ｄ
ＯＢ・・データ出力回路、ＤＩＢ・・データ入力回路、
ＷＡ・・書き込み回路、Ｃ０ＮＴ・・制御回路、Ｍｌｌ
〜Ｍ３２・・メモリセル ｌ＋＋− 代代理人弁理士　小川　勝馬（ 第１図 ＾Ｙ 第２図　　第３図 第４図 Ｘ 第５図 第６図 口１　　ロ２

Claims (1)

1. 【特許請求の範囲】 １、それに供給されるＸ系のアドレス信号をタイミング
   信号に従って取り込むＸアドレスバッファと、それに供
   給されるＹ系のアドレス信号をタイミング信号に従って
   取り込むＹアドレスバッファと、外部端子から供給され
   るタイミング信号を受けて、上記Ｘアドレスバッファと
   Ｙアドレスバッファに供給されるそれぞれのタイミング
   信号の時間関係の相互に調整するタイミング信号供給回
   路と、上記Ｘアドレスバッファの出力信号を解読してメ
   モリアレイのワード線選択信号を形成するＸデコーダと
   、上記Ｙアドレスバッファの出力信号を解読してメモリ
   アレイのデータ線選択信号を形成するＹデコーダとを含
   むことを特徴とする半導体記憶装置。 ２、上記タイミング信号供給回路は遅延回路からなり、
   その遅延時間がメモリアレイのワード線選択タイミング
   とデータ線の選択タイミングとがほゞ等しくなるように
   設定されるものであることを特徴とする特許請求の範囲
   第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、バイポーラ型のＲＡＭであ
   ることを特徴とする特許請求の範囲第１又は第２項記載
   の半導体記憶装置。