JP2701257B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2701257B2 JP2701257B2 JP62040577A JP4057787A JP2701257B2 JP 2701257 B2 JP2701257 B2 JP 2701257B2 JP 62040577 A JP62040577 A JP 62040577A JP 4057787 A JP4057787 A JP 4057787A JP 2701257 B2 JP2701257 B2 JP 2701257B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置に関し、特にアドレスバッ
ファ回路に関するものである。 〔従来の技術〕 第２図及び第３図は従来の半導体記憶装置のアドレス
バッファ回路を示す図であり、特に第２図はＸアドレス
バッファ回路を、第３図はＹアドレスバッファ回路を示
している。第２図，第３図を参照して従来のアドレスバ
ッファ回路について説明する。 Ｘアドレス信号AixないしＹアドレス信号AiyはＸアド
レス入力バッファ回路X1ないしＹアドレス入力バッファ
回路Y1に与えられる。第２図のＸアドレスバッファ回路
は前記Ｘアドレス入力バッファ回路X1とインバータ列を
組み合せることによりＸアドレス信号Aixと同相の信号A
xと、逆相の信号▲▼の相補の信号対を出力する回
路構成である。Ｘアドレスバッファ回路の出力信号Ax,
▲▼は行デコーダに入力され、ワード線の立ち上
り、立ち下りを制御する。第３図のＹアドレスバッファ
回路は基本的には第２図のＸアドレスバッファ回路と同
じ回路構成であり、Ｙアドレス信号Aiyと同相の信号Ay
の逆相の信号を出力する。Ｙアドレスバッファ回路の出
力信号Ay,▲▼は列デコーダに入力され、カラムゲ
ートのオン，オフを制御する。ここで第３図のＹアドレ
スバッファ回路が第２図のＸアドレスバッファ回路に比
べインバータ列を構成するインバータの数が多いのは、
ワード線の立ち上りとカラムゲートオンのタイミングを
取るためであり、一般にＹアドレスバッファ回路の出力
Ay,▲▼はＸアドレスバッファ回路の出力Ax,▲
▼に比べ遅延している。 前記Ｘアドレス入力バッファ回路X1及びＹアドレス入
力バッファ回路Y1は、プルアップ素子を用いずにTTL入
力レベル信号を内部信号に変換できることが要求され
る。そのため、入力バッファ回路を構成するNchトラン
ジスタの縦横比（W/L）をPchトランジスタの縦横比（W/
L）より大きくすることにより、入力信号に対するロジ
クレベルを1.5V近傍となる様に設計している。第４図
（ａ），（ｂ）は前記Ｘアドレスバッファ回路の動作波
形を示す図であり、第５図（ａ），（ｂ）は前記Ｙアド
レスバッファ回路の動作波形を示す図である。 〔発明が解決しようとする問題点〕 上述のごとくの構成をした従来のアドレスバッファ回
路には以下２点の問題がある。 １つは入力バッファ回路を構成するNchトランジスタ
の縦横比（W/L）がPchトランジスタの縦横比（W/L）に
比べ大きいために、アドレス信号の立ち下り信号入力時
の入力バッファ回路の応答が、アドレス信号の立ち上り
信号入力時の応答に比べ遅くなるということである。こ
のため第４図で示されるＸアドレスバッファ回路の動作
波形において、アドレス信号の立ち下り信号入力時のア
ドレスバッファ回路の出力Axと▲▼にはHigh,High
の期間が生じ、次段の行デコーダの入力がHighアクティ
ブであった場合、ワード線が二本同時に選択される危険
性が生ずる。この同時アクティブ期間を解決するために
はＸアドレスバッファ回路を構成するインバータのPch
トランジスタとNchトランジスタの縦横比（W/L）を調整
してやることにより解決することができるが、製造上の
理由によるトランジスタ縦横比（W/L）のバラツキを考
えた時、得策とはいえない。 ２つめはＹアドレスバッファ回路の動作に関して、ワ
ード線の立ち上りとカラムゲートオンのタイミングの関
係でＹアドレスバッファ回路の出力信号Ay,▲▼の
応答が遅延しているため、カラムゲートオフを制御する
Ｙアドレスバッファ回路出力のアクティブからノンアク
ティブに変化する信号も遅延してしまい、カラムゲート
オフのタイミングが遅れてしまうことである。このカラ
ムゲートオフのタイミングの遅れは、RAMの読み出しか
ら書き込みへの動作変化時にアドレス信号が変化する時
の、アドレス信号変化前のアドレスに書き込まないため
のライトイネーブル信号（以下▲▼と略す）のHigh
→Low変化時間とアドレス信号変化時間のタイミング余
裕であるアドレスセット時間tASを悪くするものであ
る。 それゆえに、この発明の目的は、アドレスバッファ回
路の出力に生ずる同時アクティブ期間をアドレスバッフ
ァ回路を構成するトランジスタの縦横比（W/L）の調整
だけに依るのでなく解決することと、Ｙアドレスバッフ
ァ回路の出力信号のアクティブからノンアクティブへの
変化を早くし、アドレスセット時間tAS特性の向上を得
るアドレスバッファ回路を提供することである。 〔問題点を解決するための手段〕 本発明の半導体記憶装置は、アドレス信号と、前記ア
ドレス信号の同位相遅延信号とを入力し、第１の内部ア
ドレス信号を出力する第１の論理ゲート回路と、前記ア
ドレス信号の反転位相信号と、前記アドレス信号の反転
位相遅延信号とを入力し、第２の内部アドレス信号を出
力する第２の論理ゲート回路と、前記第１の内部アドレ
ス信号及び前記第２の内部アドレス信号を入力するアド
レスデコーダ回路とを有し、前記第１の論理ゲート回路
と前記第２の論理ゲート回路は前記第１の内部アドレス
信号と前記第２の内部アドレス信号の位相変化が同期し
ないように互いに同一の論理構成をなすことを特徴とす
る。 また、本発明の半導体記憶装置は、アドレス信号と、
前記アドレス信号の同位相遅延信号とを入力し、第１の
内部アドレス信号を出力する第１の論理ゲート回路と、
前記アドレス信号の反転位相信号と、前記アドレス入力
信号の反転位相遅延信号を入力し、第２の内部アドレス
信号を出力する第２の論理ゲート回路と、前記第１及び
第２の内部アドレス信号を入力するアドレスデコーダ回
路とを備え、前記第１及び第２の論理ゲート回路はそれ
ぞれ、入力した信号が共に第１の入力レベルの場合、第
１の出力レベルの前記第１または第２の内部アドレス信
号を出力し、入力した信号のうち少なくとも一つが第２
の入力レベルの場合、第２の出力レベルの前記第１また
は第２の内部アドレス信号を出力することを特徴とす
る。 〔作用〕 本発明におけるアドレスバッファ回路は、アドレスバ
ッファ回路の出力信号のうちノンアクティブからアクテ
ィブへ変化する信号が、アクティブからノンアクティブ
へ変化する信号に比べ、遅延回路による遅延時間分だけ
遅いために、アドレスバッファ回路の出力信号における
同時アクティブ期間の発生を回路構成的に解決すること
ができ、また、アクティブからノンアクティブへの変化
は入力バッファ回路とNAND回路における遅延だけである
ために、カラムゲートオフのタイミングの遅れを解決す
ることができる。 〔実施例〕 以下に本発明について実施例に基づいて詳細に説明す
る。 第１図は本発明のアドレスバッファ回路の概略を示す
ブロック図である。第６図は本発明のＸアドレスバッフ
ァ回路の一実施例を示す図であり、第７図は本発明のＹ
アドレスバッファ回路の一実施例を示す図である。 第６図のＸアドレスバッファ回路は、アドレス信号Ai
x′をうけるNOR10とインバータ20,インバータ30、及
び、アドレス信号Aix′と同相信号Ax′を出力する回路A
1及びアドレス信号Aix′と逆相の信号▲▼′を出力
する回路A2によって構成される。なお、次段に接続され
る行デコーダの入力はHighアクティブとしている。アド
レス信号Aix′が立ち上り変化をした場合、インバータ3
0の出力はHigh→Lowに変化し、この信号変化をうけNAND
140の出力はLow→Highに、出力▲▼′はHigh→Low
に変化する。一方、出力Ax′はインバータ20の出力がLo
w→Highに変化し、インバータ40→インバータ50→イン
バータ60→インバータ70と４段のインバータに通過した
後の信号がLow→Highに変化した時NAND80の出力がHigh
→Lowとなるために、出力▲▼の変化に対して４段
のインバータ列による遅延分だけ変化が遅くなる。ま
た、アドレス信号Aix′が立ち下り変化をした場合も同
様に、NOR10→インバータ20→NAND80→インバータ90の
経路で信号伝達されHigh→Lowに変化する出力Ax′に対
し、出力▲▼′はインバータ100〜インバータ130の
４段の遅延の分だけLow→Highすなわち、ノンアクティ
ブ→アクティブの変化が遅くなる。出力Ax′と出力▲
▼′のHigh→Low変化時間とLow変化時間の時間差はイ
ンバータ列を構成するインバータの段数により任意に設
定できる。ここで遅延回路の回路構成はインバータ列に
限定されず、CRを利用した遅延回路であってもよい。以
上説明した様に、ノンアクティブからアクティブへの変
化はアクティブ→ノンアクティブへの変化に比べ４段の
インバータ分だけ遅延があるためにアドレスバッファ回
路の出力には同時アクティブ期間は生ずることはない。
また遅延時間は主にインバータ列を構成するインバータ
の段数によって決定されるため、トランジスタの縦横比
（W/L）がばらついた場合の影響が少ない。 第８図（ａ），（ｂ）は第６図の動作波形を示す図で
ある。 第７図のＹアドレスバッファ回路の構成は基本的に第
６図のＸアドレスバッファ回路の構成と同一であり、遅
延回路が８段のインバータ列によって構成されることが
第６図のＸアドレスバッファ回路と異なる点である。こ
のＹアドレスバッファ回路の動作もＸアドレスバッファ
回路の動作と同様に、Ｙアドレスバッファ回路の出力の
ノンアクティブ→アクティブへの変化は８段のインバー
タ列による遅延が生ずるのに対し、アクティブ→ノンア
クティブへの変化はNOR10′，インバータ20,NAND80,及
び、インバータ90′における遅延、または、NOR10′，
インバータ20′，インバータ30′,NAND140′及び、イン
バータ150′における遅延のみであり、従来問題となっ
たアクティブ→ノンアクティブ変化時の遅れは生じな
い。このため、カラムゲートオフのタイミングを早くす
ることができ、書き込み動作時のアドレスセット時間tA
S特性を向上させることができる。 第９図（ａ），（ｂ）は第７図の動作波形を示す図で
ある。 〔発明の効果〕 以上のように、本発明によれば、回路構成的に、デコ
ーダに入力される内部アドレス信号のノアクティブから
アクティブへの変化を、アクティブからノンアクティブ
の変化に比べて遅らせることができる。 よって、本発明を用いれば回路構成的に同時アクティ
ブ期間の問題を解決することが出来る。
ファ回路に関するものである。 〔従来の技術〕 第２図及び第３図は従来の半導体記憶装置のアドレス
バッファ回路を示す図であり、特に第２図はＸアドレス
バッファ回路を、第３図はＹアドレスバッファ回路を示
している。第２図，第３図を参照して従来のアドレスバ
ッファ回路について説明する。 Ｘアドレス信号AixないしＹアドレス信号AiyはＸアド
レス入力バッファ回路X1ないしＹアドレス入力バッファ
回路Y1に与えられる。第２図のＸアドレスバッファ回路
は前記Ｘアドレス入力バッファ回路X1とインバータ列を
組み合せることによりＸアドレス信号Aixと同相の信号A
xと、逆相の信号▲▼の相補の信号対を出力する回
路構成である。Ｘアドレスバッファ回路の出力信号Ax,
▲▼は行デコーダに入力され、ワード線の立ち上
り、立ち下りを制御する。第３図のＹアドレスバッファ
回路は基本的には第２図のＸアドレスバッファ回路と同
じ回路構成であり、Ｙアドレス信号Aiyと同相の信号Ay
の逆相の信号を出力する。Ｙアドレスバッファ回路の出
力信号Ay,▲▼は列デコーダに入力され、カラムゲ
ートのオン，オフを制御する。ここで第３図のＹアドレ
スバッファ回路が第２図のＸアドレスバッファ回路に比
べインバータ列を構成するインバータの数が多いのは、
ワード線の立ち上りとカラムゲートオンのタイミングを
取るためであり、一般にＹアドレスバッファ回路の出力
Ay,▲▼はＸアドレスバッファ回路の出力Ax,▲
▼に比べ遅延している。 前記Ｘアドレス入力バッファ回路X1及びＹアドレス入
力バッファ回路Y1は、プルアップ素子を用いずにTTL入
力レベル信号を内部信号に変換できることが要求され
る。そのため、入力バッファ回路を構成するNchトラン
ジスタの縦横比（W/L）をPchトランジスタの縦横比（W/
L）より大きくすることにより、入力信号に対するロジ
クレベルを1.5V近傍となる様に設計している。第４図
（ａ），（ｂ）は前記Ｘアドレスバッファ回路の動作波
形を示す図であり、第５図（ａ），（ｂ）は前記Ｙアド
レスバッファ回路の動作波形を示す図である。 〔発明が解決しようとする問題点〕 上述のごとくの構成をした従来のアドレスバッファ回
路には以下２点の問題がある。 １つは入力バッファ回路を構成するNchトランジスタ
の縦横比（W/L）がPchトランジスタの縦横比（W/L）に
比べ大きいために、アドレス信号の立ち下り信号入力時
の入力バッファ回路の応答が、アドレス信号の立ち上り
信号入力時の応答に比べ遅くなるということである。こ
のため第４図で示されるＸアドレスバッファ回路の動作
波形において、アドレス信号の立ち下り信号入力時のア
ドレスバッファ回路の出力Axと▲▼にはHigh,High
の期間が生じ、次段の行デコーダの入力がHighアクティ
ブであった場合、ワード線が二本同時に選択される危険
性が生ずる。この同時アクティブ期間を解決するために
はＸアドレスバッファ回路を構成するインバータのPch
トランジスタとNchトランジスタの縦横比（W/L）を調整
してやることにより解決することができるが、製造上の
理由によるトランジスタ縦横比（W/L）のバラツキを考
えた時、得策とはいえない。 ２つめはＹアドレスバッファ回路の動作に関して、ワ
ード線の立ち上りとカラムゲートオンのタイミングの関
係でＹアドレスバッファ回路の出力信号Ay,▲▼の
応答が遅延しているため、カラムゲートオフを制御する
Ｙアドレスバッファ回路出力のアクティブからノンアク
ティブに変化する信号も遅延してしまい、カラムゲート
オフのタイミングが遅れてしまうことである。このカラ
ムゲートオフのタイミングの遅れは、RAMの読み出しか
ら書き込みへの動作変化時にアドレス信号が変化する時
の、アドレス信号変化前のアドレスに書き込まないため
のライトイネーブル信号（以下▲▼と略す）のHigh
→Low変化時間とアドレス信号変化時間のタイミング余
裕であるアドレスセット時間tASを悪くするものであ
る。 それゆえに、この発明の目的は、アドレスバッファ回
路の出力に生ずる同時アクティブ期間をアドレスバッフ
ァ回路を構成するトランジスタの縦横比（W/L）の調整
だけに依るのでなく解決することと、Ｙアドレスバッフ
ァ回路の出力信号のアクティブからノンアクティブへの
変化を早くし、アドレスセット時間tAS特性の向上を得
るアドレスバッファ回路を提供することである。 〔問題点を解決するための手段〕 本発明の半導体記憶装置は、アドレス信号と、前記ア
ドレス信号の同位相遅延信号とを入力し、第１の内部ア
ドレス信号を出力する第１の論理ゲート回路と、前記ア
ドレス信号の反転位相信号と、前記アドレス信号の反転
位相遅延信号とを入力し、第２の内部アドレス信号を出
力する第２の論理ゲート回路と、前記第１の内部アドレ
ス信号及び前記第２の内部アドレス信号を入力するアド
レスデコーダ回路とを有し、前記第１の論理ゲート回路
と前記第２の論理ゲート回路は前記第１の内部アドレス
信号と前記第２の内部アドレス信号の位相変化が同期し
ないように互いに同一の論理構成をなすことを特徴とす
る。 また、本発明の半導体記憶装置は、アドレス信号と、
前記アドレス信号の同位相遅延信号とを入力し、第１の
内部アドレス信号を出力する第１の論理ゲート回路と、
前記アドレス信号の反転位相信号と、前記アドレス入力
信号の反転位相遅延信号を入力し、第２の内部アドレス
信号を出力する第２の論理ゲート回路と、前記第１及び
第２の内部アドレス信号を入力するアドレスデコーダ回
路とを備え、前記第１及び第２の論理ゲート回路はそれ
ぞれ、入力した信号が共に第１の入力レベルの場合、第
１の出力レベルの前記第１または第２の内部アドレス信
号を出力し、入力した信号のうち少なくとも一つが第２
の入力レベルの場合、第２の出力レベルの前記第１また
は第２の内部アドレス信号を出力することを特徴とす
る。 〔作用〕 本発明におけるアドレスバッファ回路は、アドレスバ
ッファ回路の出力信号のうちノンアクティブからアクテ
ィブへ変化する信号が、アクティブからノンアクティブ
へ変化する信号に比べ、遅延回路による遅延時間分だけ
遅いために、アドレスバッファ回路の出力信号における
同時アクティブ期間の発生を回路構成的に解決すること
ができ、また、アクティブからノンアクティブへの変化
は入力バッファ回路とNAND回路における遅延だけである
ために、カラムゲートオフのタイミングの遅れを解決す
ることができる。 〔実施例〕 以下に本発明について実施例に基づいて詳細に説明す
る。 第１図は本発明のアドレスバッファ回路の概略を示す
ブロック図である。第６図は本発明のＸアドレスバッフ
ァ回路の一実施例を示す図であり、第７図は本発明のＹ
アドレスバッファ回路の一実施例を示す図である。 第６図のＸアドレスバッファ回路は、アドレス信号Ai
x′をうけるNOR10とインバータ20,インバータ30、及
び、アドレス信号Aix′と同相信号Ax′を出力する回路A
1及びアドレス信号Aix′と逆相の信号▲▼′を出力
する回路A2によって構成される。なお、次段に接続され
る行デコーダの入力はHighアクティブとしている。アド
レス信号Aix′が立ち上り変化をした場合、インバータ3
0の出力はHigh→Lowに変化し、この信号変化をうけNAND
140の出力はLow→Highに、出力▲▼′はHigh→Low
に変化する。一方、出力Ax′はインバータ20の出力がLo
w→Highに変化し、インバータ40→インバータ50→イン
バータ60→インバータ70と４段のインバータに通過した
後の信号がLow→Highに変化した時NAND80の出力がHigh
→Lowとなるために、出力▲▼の変化に対して４段
のインバータ列による遅延分だけ変化が遅くなる。ま
た、アドレス信号Aix′が立ち下り変化をした場合も同
様に、NOR10→インバータ20→NAND80→インバータ90の
経路で信号伝達されHigh→Lowに変化する出力Ax′に対
し、出力▲▼′はインバータ100〜インバータ130の
４段の遅延の分だけLow→Highすなわち、ノンアクティ
ブ→アクティブの変化が遅くなる。出力Ax′と出力▲
▼′のHigh→Low変化時間とLow変化時間の時間差はイ
ンバータ列を構成するインバータの段数により任意に設
定できる。ここで遅延回路の回路構成はインバータ列に
限定されず、CRを利用した遅延回路であってもよい。以
上説明した様に、ノンアクティブからアクティブへの変
化はアクティブ→ノンアクティブへの変化に比べ４段の
インバータ分だけ遅延があるためにアドレスバッファ回
路の出力には同時アクティブ期間は生ずることはない。
また遅延時間は主にインバータ列を構成するインバータ
の段数によって決定されるため、トランジスタの縦横比
（W/L）がばらついた場合の影響が少ない。 第８図（ａ），（ｂ）は第６図の動作波形を示す図で
ある。 第７図のＹアドレスバッファ回路の構成は基本的に第
６図のＸアドレスバッファ回路の構成と同一であり、遅
延回路が８段のインバータ列によって構成されることが
第６図のＸアドレスバッファ回路と異なる点である。こ
のＹアドレスバッファ回路の動作もＸアドレスバッファ
回路の動作と同様に、Ｙアドレスバッファ回路の出力の
ノンアクティブ→アクティブへの変化は８段のインバー
タ列による遅延が生ずるのに対し、アクティブ→ノンア
クティブへの変化はNOR10′，インバータ20,NAND80,及
び、インバータ90′における遅延、または、NOR10′，
インバータ20′，インバータ30′,NAND140′及び、イン
バータ150′における遅延のみであり、従来問題となっ
たアクティブ→ノンアクティブ変化時の遅れは生じな
い。このため、カラムゲートオフのタイミングを早くす
ることができ、書き込み動作時のアドレスセット時間tA
S特性を向上させることができる。 第９図（ａ），（ｂ）は第７図の動作波形を示す図で
ある。 〔発明の効果〕 以上のように、本発明によれば、回路構成的に、デコ
ーダに入力される内部アドレス信号のノアクティブから
アクティブへの変化を、アクティブからノンアクティブ
の変化に比べて遅らせることができる。 よって、本発明を用いれば回路構成的に同時アクティ
ブ期間の問題を解決することが出来る。
【図面の簡単な説明】
第１図は本発明のアドレスバッファ回路の概略を示すブ
ロック図であり、第２図は従来のＸアドレスバッファ回
路を示す回路図、第３図は従来のＹアドレスバッファ回
路を示す回路図、第４図（ａ），（ｂ）は第２図の動作
を説明するための動作波形図、第５図（ａ），（ｂ）は
第３図の動作を説明するための動作波形図、第６図は本
発明のＸアドレスバッファ回路の一実施例を示す回路
図、第７図は本発明のＹアドレスバッファ回路の一実施
例を示す回路図、第８図（ａ），（ｂ）は第６図の動作
を説明するための動作波形図、第９図（ａ），（ｂ）は
第７図の動作を説明するための動作波形図である。
ロック図であり、第２図は従来のＸアドレスバッファ回
路を示す回路図、第３図は従来のＹアドレスバッファ回
路を示す回路図、第４図（ａ），（ｂ）は第２図の動作
を説明するための動作波形図、第５図（ａ），（ｂ）は
第３図の動作を説明するための動作波形図、第６図は本
発明のＸアドレスバッファ回路の一実施例を示す回路
図、第７図は本発明のＹアドレスバッファ回路の一実施
例を示す回路図、第８図（ａ），（ｂ）は第６図の動作
を説明するための動作波形図、第９図（ａ），（ｂ）は
第７図の動作を説明するための動作波形図である。
Claims (1)
- (57)【特許請求の範囲】 １．アドレス信号を入力し、前記アドレス信号の同位相
信号である第１の信号と、前記第１の信号の同位相遅延
信号である第２の信号と、前記第１の信号の反転位相信
号である第３の信号と、前記第１の信号の反転位相遅延
信号である第４の信号とを出力する信号生成回路と、 前記第１の信号と、前記第２の信号とを入力し、第１の
内部アドレス信号を出力する第１の論理ゲート回路と、 前記第３の信号と、前記第４の信号とを入力し、第２の
内部アドレス信号を出力する第２の論理ゲート回路と、 前記第１の内部アドレス信号及び前記第２の内部アドレ
ス信号を入力するアドレスデコーダ回路とを有し、 前記第１の論理ゲート回路と前記第２の論理ゲート回路
は前記第１の内部アドレス信号と前記第２の内部アドレ
ス信号の位相変化が同期しないように互いに同一の論理
構成をなすことを特徴とする半導体記憶装置。 ２．アドレス信号を入力し、前記アドレス信号の同位相
信号である第１の信号と、前記第１の信号の同位相遅延
信号である第２の信号と、前記第１の信号の反転位相信
号である第３の信号と、前記第１の信号の反転位相遅延
信号である第４の信号とを出力する信号生成回路と、 前記第１の信号と前記第２の信号とを入力し、第１の内
部アドレス信号を出力する第１の論理ゲート回路と、 前記第３の信号と前記第４の信号とを入力し、第２の内
部アドレス信号を出力する第２の論理ゲート回路と、 前記第１及び第２の内部アドレス信号を入力するアドレ
スデコーダ回路とを備え、 前記第１及び第２の論理ゲート回路はそれぞれ、入力し
た信号が共に第１の入力レベルの場合、第１の出力レベ
ルの前記第１または第２の内部アドレス信号を出力し、
入力した信号のうち少なくとも一つが第２の入力レベル
の場合、第２の出力レベルの前記第１または第２の内部
アドレス信号を出力する、 ことを特徴とする半導体記憶装置。 ３．前記アドレス信号と前記同相位相遅延信号との間の
遅延は第１の遅延回路により作られ、前記反転位相信号
と前記反転位相遅延信号との間の遅延は第２の遅延回路
により作られることを特徴とする特許請求の範囲第１項
又は第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040577A JP2701257B2 (ja) | 1987-02-24 | 1987-02-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040577A JP2701257B2 (ja) | 1987-02-24 | 1987-02-24 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7307959A Division JP2697714B2 (ja) | 1995-11-27 | 1995-11-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63206990A JPS63206990A (ja) | 1988-08-26 |
| JP2701257B2 true JP2701257B2 (ja) | 1998-01-21 |
Family
ID=12584341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040577A Expired - Lifetime JP2701257B2 (ja) | 1987-02-24 | 1987-02-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701257B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58164089A (ja) * | 1982-03-23 | 1983-09-28 | Toshiba Corp | 論理回路 |
| JPS605492A (ja) * | 1983-06-22 | 1985-01-12 | Hitachi Ltd | 半導体メモリ装置のアドレスバツフア回路 |
-
1987
- 1987-02-24 JP JP62040577A patent/JP2701257B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63206990A (ja) | 1988-08-26 |
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