KR0183018B1

KR0183018B1 - 반도체 소자의 콘택홀 충입방법

Info

Publication number: KR0183018B1
Application number: KR1019910017244A
Authority: KR
Inventors: 이정환
Original assignee: 정몽헌; 현대전자산업주식회사
Priority date: 1991-10-02
Filing date: 1991-10-02
Publication date: 1999-04-15

Abstract

본 발명은 고집적 반도체 소자의 콘택홀 충입방법에 관한 것으로 선택적인 텅스텐을 각각 깊이가 다른 콘택홀 저부에 예정된 두께만 형성하는 단계와, 콘택홀에 도프된 폴리실리콘층을 충입하고 계속하여 콘택홀 상부의 절연층 상부까지 형성하는 단계와, 도프된 폴리실리콘층을 콘택홀 상부면까지 에치백하는 단계와, 전체구조 상부에 도전층을 형성하는 단계로 이루어지는 기술이다.

Description

반도체 소자의 콘택홀 충입방법

제1a 및 제1b도는 종래 기술에 의해 깊이가 다른 콘택홀에 선택적인 텅스텐을 형성한 상태를 도시한 단면도.

제2a도 내지 제2e도는 본 발명에 의해 깊이가 다른 콘택홀에 선택적인 텅스텐, 도프된 폴리실리콘층 및 도전층을 순차적 형성하는 단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : P웰 또는 P형 기판 2 : N웰 또는 N형 기판

3 : 소오스/드레인 4 : 게이트 산화막

5 : 소자분리 산화막 6 : MOSFET

7 : 게이트전극 8 : 제1산화막

9 : 도전층패턴 10 : 제2산화막

11 : 선택적인 텅스텐 12 : 도프된 폴리실리콘층

13 : 도전층

본 발명은 고집적 반도체 소자의 콘택홀 충입방법에 관한것으로 특히, 64Mega DRAM급 뿐만아니라 SRAM 및 ULSI급 소자에서 콘택홀의 깊이가 각각 다른 콘택홀에 충분하게 도전층을 충입하는 반도체 소자의 콘택홀 충입방법에 관한 것이다.

디바이스의 집적도가 증가할수록 콘택사이즈는 감소하게 되고 콘택 깊이는 공정의 복잡성에 기인하여 점점 깊어지게 된다.

그러므로 콘택의 에스펙트비(Aspec ratio)가 증가하게 되어 배선의 신뢰도가 점점 떨어지는데 이에 대한 개선방법으로 현재 폴리실리콘에 의한 재충입(Refilling) 방법 및 선택적인 텅스텐을 이용한 콘택충입방법이 이용되거나 재시되고 있다.

그러나, 일반적으로 콘택형성시 액티브(Active)의 N+ 및 P+영역이 동시에 오픈(Open) 되므로 폴리실리콘에 의한 재충입 방법은 마스크 수의 증가 및 증착(Depostition)등의 복잡성으로 공정이 상당히 증가하며 또한 불순물들을 활성화시키기 위해서는 고온의 열공정이 요구되므로 64MDRAM급 이상의 ULSI 소자에서는 현실성이 없어진다.

또한, 선택적인 텅스텐을 이용하는 경우는 콘택충입에는 문제가 없으나 여러종류의 단자를 가지는 콘택을 충입할 경우 충입시의 기준점을 잡기가 어렵다. 즉 도면의 제1a 도 및 제1b 도는 표시되었듯이 가장 깊은 콘택을 기준으로 충입할 경우 낮은 콘택에서는 선택적인 텅스텐이 평면위로 솟아오르게 되고(제1a도 참조) 낮은 콘택을 기준으로 충입할 경우 충입후 다시 스퍼터링(sputtering)에 의해 금속층을 증착할 때 열화된 스텝커버리지(step coverage)를 얻게되어 배선의 단락을 유발하기 쉬워진다(제 1b도 참조).

따라서, 본 발명은 종래 기술의 문제점을 해결하기 위하여 깊이가 서로 다른 콘택홀에 선택적인 텅스텐 증착, 도프된 폴리실리콘 증착, 에치백 공정, 도전층을 증착하는 단계로 미세크기의 깊이가 다른 각각 콘택홀을 완전히 평탄하게 충입할 수 있는 반도체 소자의 콘택홀 충입방법을 제공하는데 그 목적이 있다.

본 발명에 의하면 반도체 소자의 예정된 부분의 각각 깊이가 다른 콘택홀에 도전층을 충입하는 방법에 있어서, 선택적인 텅스텐을 각각 깊이가 다른 콘택홀 저부에 예정된 두께만 형성하는 단계와, 콘택홀에 도프된 폴리실리콘층을 충입하고 계속하여 콘택홀 상부의 절연층 상부까지 형성하는 단계와, 도프된 폴리실리콘층을 콘택홀 상부면까지 에치백하는 단계와, 전체구조 상부에 도전층을 형성하는 단계로 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.

제1a도 및 제1b도는 반도체 소자의 제조공정에서 깊이가 다른 콘택홀에 선택적인 텅스텐을 충입한 상태의 단면도이다.

제1a 도는 P웰 또는 P 형 기판(1)및 N웰 또는 N형 기판(2)의 예정된 영역에 소자분리 산화막(5), MOSFET(6)의 게이트 산화막(4), 게이트 전극(7), 소오스/드레인(3)이 각각 형성되고, 소자분리 산화막(5)의 예정된 영역에 게이트전극(7)이 형성되고, 전체적으로 제1산화막(8)이 형성되고, 제1산화막(8)의 예정된 영역에 도전층 패턴(9)이 형성되고, 전체적으로, 제2산화막(10)이 형성되고, 소오스/드레인(3), 게이트 전극(7) 또는 도전층 패턴(9)이 노출되도록한 각각 깊이가 다른 콘택홀(20, 20A, 20B, 20C)이 형성되고, 이 콘택홀(20, 20A, 20B, 20C)의 깊이가 가장 깊은 콘택홀(20)을 기준하여 선택적인 텅스텐(11)을 콘택홀(20, 20A, 20B, 20C)의 노출된 소오스/드레인(3) 도전층 패턴(9), 게이트 전극(7)에 성장시켜 콘택홀에 충입시킨 것을 도시한 단면도로서, 이 때 콘택홀(20, 20A, 20B, 20C)의 깊이가 제일 낮은 콘택홀(20C)에는 선택적인 텅스텐(11)이 심하게 돌출되어 있음을 도시한다.

제1b도는 제1a도와 동일한 구조에서 콘택홀(20, 20A, 20B, 20C)의 깊이가 가장 낮은 콘택홀(20C)을 기준하여 선택적인 텅스텐(11)을 콘택홀 노출된 소오스/드레인(3) 및 게이트 전극(7), 도전층 패턴(9)에 충입시킨 것을 도시한 단면도로서 이때 콘택홀(20, 20A, 20B, 20C)의 깊이가 깊은 콘택홀(20, 20A, 20B)에는 선택적인 텅스텐(11)이 소정두께만 형성되어 후공정으로 금속층을 증착해야함을 도시한다.

제2a도 내지 제2e도는 본 발명에 의해 반도체 소자의 제조공정에서 깊이가 다른 콘택홀에 선택적인 텅스텐을 충입하는 상태를 도시한 단면도이다.

제2a도는 제1a도와 같이 P웰 또는 P형 기판(1) 및 N 웰 또는 N형 기판(2)의 예정영역에 소자분리산화막(5), MOSFET(6)의 게이트 산화막(4), 게이트 전극(7), 소오스/드레인(3)이 각각 형성되고, 소자분리 산화막(5) 및 제1산화막(8) 상부에 각각 게이트 전극(7) 및 도전층 패턴(9)이 형성되고, 전체적으로, 제2산화막(10)이 형성되고, 예정된 소오스/드레인(3), 게이트 전극(7) 또는 도전층 패턴(9)이 노출된 한 각각 깊이가 다른 콘택홀(20, 20A, 20B, 20C)이 형성된 상태의 단면도이다.

제2b도는 콘택홀(20, 20A, 20B, 20C)의 노출된 소오스/드레인(3) 도전층 패턴(9), 게이트 전극(7) 및 도전층 패턴(9)에 선택적인 텅스텐(11) 또는 몰리브덴, 금등의 금속층을 콘택홀(20, 20A, 20B, 20C)저부에 예정된 두께를 증착한 상태의 단면도이다.

제2c도는 제2b도 공정후에 예를 들어 650℃의 온도와 B2 H6가스를 공급시켜 붕소(B)가 도프된 폴리실리콘층(12)을 상기 콘택홀(20, 20A, 20B, 20C)에 채우는 동시에 제2산화막(10)상부까지 도프된 폴리실리콘층(12)이 증착되도록한 상태의 단면도이다.

제2d도는 제2c도 공정후 상기 도프된 폴리실리콘층(12)을 에치백하여 제2산화막(10)의 표면까지 제거한 상태의 단면도로서, 이 공정으로 인해 각각의 깊이가 다른 콘택홀(20, 20A, 20B, 20C)에 도프된 폴리실리콘(12)이 제2산화막(10)의 표면까지 각각 충입된 것을 도시한다.

제2e도는 상기 도프된 폴리실리콘층(12)과 제2산화막(10)상부에 도전층(13) (예를들어 Si가 1%정도 포함된 Al, 폴리실리콘층, 텅스텐 또는 티타늄층등)을 형성한 상태의 단면도로서, 콘택홀(20, 20A, 20B, 20C)에 선택적인 텅스텐(11)과 도프된 폴리실리콘층(12)이 양호하게 채워짐을 알수 있다.

본 발명에 의하면 깊이가 각각 다른 콘택홀에 선택적인 텅스텐과 도프된 폴리실리콘층을 이용하여 완전하게 충입함으로서, 스텝커버리지가 열화되는 것과 배선의 단락이 발생되는 문제를 해결할 수 있다.

Claims

반도체 소자의 예정된 부분의 각각 깊이가 다른 콘택홀에 도전층을 충입하는 방법에 있어서, 선택적인 텅스텐을 각각 깊이가 다른 콘택홀 저부에 두께만 예정된 형성하는 단계와, 콘택홀에 도프된 폴리실리콘층을 충입하고 계속하여 콘택홀 상부의 절연층 상부까지 형성하는 단계와, 도프된 폴리실리콘층을 콘택홀 상부면까지 에치백하는 단계와, 전체구조 상부에 도전층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 충입방법.
제1항에 있어서, 상기 선택적인 텅스텐 대신에 몰리브덴(Mo), 금(Au) 또는 금속층을 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 충입방법.
제1항에 있어서, 상기 도전층은 알루미늄(Al), 텅스텐(W), 티타늄(Ti) 실리콘이 포함된 텅스텐(Wsix)또는 폴리실리콘층을 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 충입방법.