KR0177868B1 - 전자식 지연 뇌관 - Google Patents

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KR0177868B1
KR0177868B1 KR1019950703686A KR19950703686A KR0177868B1 KR 0177868 B1 KR0177868 B1 KR 0177868B1 KR 1019950703686 A KR1019950703686 A KR 1019950703686A KR 19950703686 A KR19950703686 A KR 19950703686A KR 0177868 B1 KR0177868 B1 KR 0177868B1
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가즈히로 구로기
다쓰마 아라까와
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유미꾸라 레이이찌
아사히가세이고오교 가부시끼가이샤
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    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F42—AMMUNITION; BLASTING
    • F42C—AMMUNITION FUZES; ARMING OR SAFETY MEANS THEREFOR
    • F42C11/00—Electric fuzes
    • F42C11/06—Electric fuzes with time delay by electric circuitry

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Abstract

기폭장치로부터만 받아들려진 에너지만이 지연시간을 결정하는 전자식 지연뇌관은, 발진회로 (20)가 에너지 저장회로(9)에 저장된 저장에너지에 기초하여 작동하기 시작한 직후에 발진펄스가 출력되는데 제1일시 발진상태 및 제2안정 발진상태에서 발진펄스를 출력하는 발진회로를 가진다. 소정의 시간대이후에 발생된 인에이블 신호에 기초하여 발진회로의 안정된 발진상태는 변환된다.

Description

[발명의 명칭]
전자식지연뇌관
[발명의 상세한 설명]
[기술분야]
본 발명은, 기폭장치로부터만 에너지를 받아들이며, 그 에너지에 기초하여 지연회로를 구동하고, 소정의 지연시간 후에 뇌관을점화하는 전자식 지연뇌관에 관한 것이다.
[배경기술]
기폭시에 진동 및 소음을 감소시키기 위하여, 정밀한 폭발시간의 조절이 요구되는 방법으로, 기폭음 파장의 간섭을 사용하는 기폭방법이 제안되어왔다 (일본국 특허 공개 공보 제285800 / 1989호). 그런 정밀함을 갖는 폭발시간의 조절을 성취하는 회로는, 예컨대, 아틀라스 등에 허여된 미합중국 특허 제 4,445,435 호에 제안된 전자식 지연뇌관이다. 전자식 지연뇌관은, 기준으로서 수정진동소자를 사용하는 발진회로와, 이 발진회로로부터의 출력펄스를 계수하여 시간을 디지털식으로 측정하는 계수기를 포함하며, 상기 계수기가 기폭장치로부터의 신호에 기초하여 리세트 (초기화) 되도록 설계된다.
제1도는 종래의 전자식 지연뇌관을 보여주는 선도이고, 제 2 도는 종래의 뇌관의 작동의 타이밍을 나타내는 선도. 종래의 지연뇌관의 구조와 작동은 제 1 도 및 제 2 도를 참조하여 하기에 설명될 것이다. 제 1 도에서, 참조부호 (1) 는 기폭장치를 나타내고, 상기 기폭장치 (1) 는 기폭장치 버스바아 (2). 보조 버스바아 (3) 및, 라인 (4)을 경유하여 전자식 지연뇌관 (16) 의 입력단자 (6-A, 6-B)에 연결된다. 참조부호들 (5-1~5-6) 은 그 사이에 있는 접속노드들이다. 종래의 전자식 지연뇌관 (16) 은 신호 검파회로 (7), 정류회로 (8), 에너지 저장캐패시터 (9), 발진회로 (10), 계수기 (11), 방전회로 (14) 및, 점화히터 (15) 등을 포함한다. 효과적인 폭발을 위하여, 기폭장치 (1) 는 폭발지연시간을 위한 기준으로서 신호를 전자식 지연뇌관 (16) 에 공급한다; 그리고 또한, 폭발 지연시간을 측정하는, 에너지로서, 전력을 공급하며, 폭발을 일으킨다. 기폭장치 (1) 로부터의 전력은 정류회로 (8)를 경유하여 공급되고, 에너지 저장회로를 구성하는 에너지 저장캐패시터 (9) 에 저장된다.
제 2 도에 나타낸 입력전압 VS는 신호 및 에너지공급을 위한 것이다. 상기 신호는 입력전압 VS의 진폭의 변화로서 전달되며; 전자식 지연뇌관 (16) 의 뇌관 신호 검파회로 (7) 에 의해서 검파된다. 입력전압 VS이 기폭장치 (1) 로부터 전자식 지연뇌관의 입력단자에 공급될 경우, 에너지는 제 2 도에 에너지 저장캐패시터의, 양단전압으로서 나타냈듯이, 에너지 저장캐패시터 (9) 에 저장된다. 에너지 저장캐패시터 (9) 에서의 에너지저장에 충분한 일정시간 후에, 입력전압의 적용은 임의의 시간에서 중단된다. 입력전압 VS의 진폭의 변화는 리세트 신호 R을 발생시키는 신호 검파회로(7) 에 의해서 검파된다. 계수기 (11) 는 리세트 신호 R 에 응답하여 초기화되고, 발진회로 (10) 로부터 출력펄스 P를 계수하기 시작한다. 계수기 (11)에서 지연시간이 설정된 후에, 계수기 (11) 는 트리거신호를 출력한다. 상기 트리거신호에 응답하여, 방전회로 (14) 는 에너지 저장캐패시터 (9) 에 저장된 에너지를효과적인 폭발을 위하여 점화히터 (15)에 공급한다. 발진회로 (10) 및 계수기 (11) 는, 입력전압 VS이 더 이상 공급되지 않더라도, 전력이 에너지 저장캐패시퍼 (9) 로부터 공급되기 때문에, 작동을 계속한다. 종래의 전자식 지연뇌관에서, 파형의 일그러짐이 임의의 외부의 인자에 의해서 발생된 입력전압 VS 의 파형에서 발생될 경우, 파형의 일그러짐이 신호 검파회로 (7) 에 의해서 검파되고, 리세트 신호가 잘못되어 발생된다. 이 경우에 있어서, 일그러짐을 갖는 입력전압 VS이 입력된 전자식 지연뇌관은 설정 지연시가네 기초하여서 결정된 것보다 더 빠른 시간에 폭발을 일으키게 될 것이다.
외부 인자들의 하나로서, 라인들이 수동적으로 연결된 접속노드(5-1~5-6)들이 접촉저항을 가지는 상황이 발생할 수 있다.
이런 이유 때문에, 에너지가 기폭장치로부터 받아들여져서 발진회로의 작동을 시작하는 전자식 지연뇌관이 제안되어왔고, 계수기는 소정의 시간대후에 발진회로로부터 출력펄스를 디지털식으로 계수한다.
그런 전자식 지연뇌관은 에너지만이 받아들어지고, 계수기를 위한 리세트신호가 내부적으로 발생되기 때문에 입력신호의 일그러짐에 관계없이 작동 할 수 있다.
그러한 구조를 갖는 전자식 지연뇌관의 한 예가 미합중국 특허 제 5,363,765호에 공지되어있다.
상기 특허 (제5,363,765)에서 공지된 전자식 지연뇌관에서는, 안정된 발진이 발진주파수를 변화시키지 않고 성취될 때까지의 시간대를 짧게 하기 위하여, 과잉흥분(over-excitating)이 발진회로에서 사용된다. 이 구조에서는, 큰 전류가 요구된다.
[발명의 개시]
기폭장치로부터 에너지만을 받아서 지연시간을 결정하는 구조를 갖는 전자식 지연뇌관에서, 상기 지연시간은 전기에너지가 기폭장치로부터 전자식 지연죄관에 공급되도록 출발하는 시간으로부터 측정된다. 이런 이유 때문에, 지연시간의 정확도를 향상시키기 위하여, 발진회로의 작동의 시작부터 안정발진상태에 들어가는 시간까지의 시간대를 짧게 하는 것이 필요하다.
더욱이, 전자식 지연뇌관에는, 기폭장치로부터만 받아들여지고 에너지저장회로에 저장된 에너지가 폴발지연시간을 측정하고 폭발을 효과적으로 하기 위하여 사용되기 때문에, 폭발지연시간을 측정하는데 드는 전력소비는 그 구조 때문에 가능한 한 많이 그리고, 기폭지점에서 표유전류(stray current)에 의해서 기인된 사고적인 폭발을 피하도록 억제되야 한다. 더욱이, 많은 수의 뇌관들이 기폭장치에 연결될 경우, 각각의 뇌관들의 접속이 정확하게 행해지는 것을 확인하는 것이 필요하다.
종래의 기술들에서는, 이들 문제점들에 대한 방안들이 항상 충분하지는 않았다.
그러므로, 본 발명의 첫번째 목적은 전자식 지연뇌관에서 사용된 발진회로의 작동의 시작부터 안정적으로 발진할 수 있는 시간까지의 시간대를 짧게 하는데 있는데, 이는, 기폭장치로부터만 에너지를 받아들여서 지연시간을 결정하는 전자식 지연뇌관에서, 지연시간의 정확도를 증가시키기 위해서이다.
본 발명의 두 번째 목적은, 기폭장치로부터만 에너지를 받아서 지연시간을 결정하는 전자식 지연뇌관에서, 전자식 지연뇌관에 사용된 발진회로의 작동의 시작부터 안정적으로 발진할 수 있는 시간까지의 시간대를 측정하지 않고, 지연시간의 정확도를 증가시키는데 있다.
본 발명의 세 번째 목적은, 기폭장치로부터만 에너지를 받아서 지연시간을 결정하는 전자식 지연뇌관에서 사용된 발진회로의 전력소비를 감소시키는데 있다.
본 발명이 네번째 목적은, 기폭지점에서의 표유전류에 의해서 기인된 사고적인 폭발을 피하기 위한 구조를 갖는 전자식 지연뇌관을 제공하는데 있다.
본 발명의 다섯 번째 목적은, 타뇌관들과의 접속을 확실히 할 수 있는 전자식 지연뇌관을 제공하는데 있다.
본 발명에 따른 전자식 지연뇌관은 기폭장치로부터 공급된 전기에너지를 받는 제1 및 제2 입력단자, 상기 제1 및 제2 입력단자들 중의 하나이상에 연결된 하나의 입력부를 갖는 정류회로, 상기 정류회로의 출력에 연결된 에너지저장회로, 상기 에너지저장회로의 저장에너지에 기초하여 작동하고, 에저지저장회로에 저장된 저장에너지에 기초하여 발진회로가 작동하기 시작한 직후에 발진펄스가 출력되는 제1 일시발진상태를 갖는 발진펄스를 출력하기 위한 발진회로를 포함하며, 제2 안정 발진상태에서는; 인에이블신호를 발생시키며 기폭장치에 의해서 전기적 에너지의 공급을 시작하는 시간에 관련한 경과시간을 검지하기 위한 인에이블신호 발생회로, 인에이블신호에 응답하여 제1 발진상태로부터 제2 발진상태로 스위칭 시키기 위한 발진상태 스위칭회로, 상기 계수된 소정의 숫자의 발진펄스에 응답하여 트리거신호를 발생시키기 위한 트리거신호 발생회로 및, 트리거신호에 응답하여 저장된 전기적 에너지를 방전하기 위한 방전회로를 포함한다.
다양한 구조를 갖는 발진회로는, 저장된 에너지에 기초하여 작동하고, 발진펄스가 발진회로가 작동하기 시작한 후에 즉시 출력되는 제1 일시발진상태와, 제2 안정발진상태를 갖는 발진펄스를 출력하는 상기 발진회로로서 사용될 수도 있다.
상기 발진회로는, 고체상태 진동소자를 갖는 피이드백회로 및 캐패시턴스가 발진상태 스위칭회로에 의해서 변화하는 부하캐패시터를 포함하는 반전형 증폭기를 포함하는 고체상태 발진회로이다.
상기 발진회로는, 고체상태 발진회로부 및, 종속방식(cascade manner)으로 고체상태 발진회로부에 연결된 CR 발진회로부를 포함하며, CR발진회로의 작동은 발진상태 스위칭회로에 응답하여 중단된다.
상기 발진호로는 고체상태 진동소자 및 캐패시터를 갖는 피이드백회로를 포함하는 반전형 증폭기를 포함하는 고체상태 발진회로이다; 고체상태 발진회로에 공급된 전원 전압은 발진상태 스위칭회로에 응답하여 저전압으로 스위칭된다.
더욱이, 본 발명에 따른 전자식 지연뇌관은 트리거신호 발생회로에 포함된 계수회로가 제 1 일시발진상태 동안에 발진회로로부터 발진펄스를 계수하지 않는 구조를 가질 수도 있다.
전자식 지연뇌관의 구조에서, 발진회로는 고체상태 진동소자 및, 발진상태 스위칭회로에 의해서 캐패시턴스가 변화하는 부하개패시터를 갖는 피이드백회로를 포함하는 반전형 증폭기로 구성된 고체상태 발진회로이며, 트리거신호 발생 회로는, 발진펄스를 계수하기 위한 계수회로 및 전기적인 에너지의 공급의 시작으로부터 리세트상태로 계수 회로를 유지하며, 인에이블신호에 응답하여 리세트상태로부터 계수회로를 릴리즈하는 기세트회로로 구성된다.
또한, 전자식 지연뇌관에서, 발진회로는, 고체상태 진동소자 및 캐패시터를 갖는 피드백 회로를 포함하는 반전형 증폭기와, 발진상태 스위칭회로에 응답하여 고체상태 발진회로에 공급될 전원전압을 저전압으로 스위칭하는 회로로 구성되며, 트리거신호 발생회로는, 발진펄스를 계수하는 계수회로와, 전기에너지가 공급되기 시작하는 시간으로부터 리세트상태로 계수회로를 유지하며, 인에이블신호에 응답하여 리세트상태로부터 계수회로를 릴리즈하는 리세트회로로 구성된다.
상기 발진호로는 고체상태 발진회로를 사용하며, 고체상태 발진회로에서 사용되는 반전형 증폭기는 C-MOS 트랜지스터를 포함하고, C-MOS 트랜지스터에 공급된 전류를 제한하기 위한 전류 제한 회로를 포함한다.
전자식 지연뇌관은 제 1 및 제 2 입력단자들 사이에 제공된 바이패스회로를 포함하며, 선형 또는 비선형 저항소자를 포함한다.
본 발명에 따라서, 발진펄스를 출력하기 위한 전자식 지연뇌관에서의 발진회로가 에너지 저장회로에 저장된 에너지에 기초하여 발진회로가 작동하기 시작한 직후에 발진펄스가 출력되는 제 1 일시발진상태 및 발진펄스가 안정화된 제 2 안정 발진상태를 가지므로, 발진회로의 작동의 시작부터 안정발진상태의 확립까지의 시간대를 짧게 할 수 있다.
더욱이, 만약, 제 1 발진상태에서의 전력소비가 제 2 안정 발진상태에서의 전력소비와 동일하거나 그 이하인 발진회로가 사용된다면, 전력소비는 많이 증가하지 않으며, 또한, 발진펄스가 즉시 출력될 수 있다.
이런 이유 때문에, 전자식 지연뇌관의 지연시간이 정확하게 설정될 수 있다.
본 발명에 따라 제 1 일시발진상태 및 제 2 안정발진상태를 갖는 발진회로는 다양한 회로로부터 얻어질 수 있다.
다양한 부하캐패시터가 발진의 초기스테이지에서 작은 캐패시턴스를 갖도록 하고, 안정된 발진이 확립된 후에, 상기 부하캐패시터의 캐패시턴스를 고체상태 진동소자의 특성에 부합하는 값으로 스위칭시키므로서, 발진의 초기에 전류소비를 억제할 수 있고, 극히 짧은 시간에 안정된 발진상태를 확립할 수 있게된다. 그러므로, 안정된 발진상태가 확립된 후에 안정하게 작동하는 발진회로가 성취될 수 있다.
발진회로가 고체상태 발진회로를 포함하고, CR 발진회로의 주파수가 고체상태 발진회로의 것과 강제적으로 동기(synchronized) 되는 종속방식으로 CR 발진회로가 연결되어있는 경우에, 고체상태 발진회로가 안정된 발진상태를 확립할 때까지 CR 발진회로로부터의 출력펄스를 계수함으로써 디지털 시간측정이 가능해진다.
상기 출력펄스는, 에너지저장회로의 전압이 초기스테이지에 적용되고 감소된 전압이 차후의 상태에서 공급되도록 발진상태 스위칭회로에 의해서 발진회로의 고체상태 발진회로에 공급된 전원전압을 스위칭함으로써 즉시 출력 될 수 있다.
초정밀시간측정은 발진회로의 제 1 일시발진상태동안에 출력펄스를 계수하지 않음으로써 성취될 수 있거나, 상태의 길이 및 발진의 정밀함에 의존하여 상태 중에 발진펄스를 계수함으로써 성취될 수 있다.
C-MOS 트랜지스터를 포함하는 반전형 증폭기를 사용하는 고체상태 발진회로가 발진회로로서 사용되어서, C-MOS 트랜지스터에 공급된 전류가 제한되므로 발진회로의 전력소비가 감소될 수 있다.
전자식 지연뇌관은 바이패스회로를 제공함으로써 기폭지점에서 발생하는 부당한 표유전류로부터 안전하게 사용될 수 있고, 더욱이, 이 바이패스회로를 사용함으로써, 폭발 중에 다중접속부들의 전도성상태가 테스트될 수 있다.
안정성은 선형 레지스터소자 뿐만 아니라 바이패스회로에서의 비선형 레지스터소자를 사용함으로써 확실해질 수 있고, 폭발되어지는 타겟들의 수가, 바이패스회로에서의 에너지손실이 최소한으로 억제되기 때문에, 보통의 폭발에서 증가될 수 있다.
[도면의 간단한 설명]
제1도는 종래의 전자식 지연뇌관의 한 예를 나타내는 블록 선.
제2도는 종래예의 작동을 나타내는 타이밍 차트.
제3도는 본 발명의 제 1 실시예를 나타내는 블록 선도.
제4도는 제 1 실시예의 작동을 나타내는 타이밍 차트.
제5도는 본 발명의 제 2 실시예를 나타내는 블록 선도.
제6도는 제2 실시예의 작동을 나타내는 타이밍 차트.
제7도는 본 발명의 제 3 실시예를 나타내는 블록 선도.
제8도는 제 3 실시예의 작동을 나타내는 타이밍 차트.
제9도는 본 발명의 실시예에 따른 인에이블신호 발생회로를 나타내는 회로 블록 선도.
제10도는 본 발명의 제4실시예를 나타내는 블록 선도.
제11도는 제 4 실시예의 작동을 나타내는 타이밍 차트.
제12도는 본 발명의 제 5 실시예를 나타내는 회로 선도.
제13a도 및 제13b도는 본 발명의 제 6 실시예에 사용되는 바이패스 회로를 나타내는 회로 선도.
제14도는 제 6 실시예에서의 비선형소자의 특성 곡선.
제15도는 바이패스회로에서 사용된 선형 저항소자를 나타내는 선도.
제16도는 본 발명의 제 7 실시예를 나타내는 회로 선도.
제17도는 제 7 실시예의 작동을 나타내는 타이밍 챠트.
[발명을 실시하기 위한 최선의 형태]
본 발명의 실시예들은 첨부한 도면들을 참조하여 하기에 설명될 것이다.
[제1실시예]
제 3도는 본 발명의 실시예에 따른 전자식 지연뇌관을 나타내는 블록선도이다. 제4도는 지연뇌관의 작동타이밍 유동을 나타내는 작동타이밍 유동이다. 제3도에서 제1도와 같은 동일한 성분들은 동일한 부호들을 지정했고, 설명은 생략될 것이다.
제3도에서, 부호(20)는 발진회로를 가리키고, 부호(21)는 트리거신호 발생회로를 가리키며, 부호(26)는 인에이블신호 발생회로를 가리키고, 부호(27)는 발진회로 스위칭회로를 가리킨다. 부호(29)는 바이패스회로이다. 이들 회로들은 전자식 지연뇌관의 한 부분을 구성한다.
제3도에 나타낸 본 발명의 실시예의 작동은 제4도의 작동타이밍 차트를 참조하여 하기에 설명될 것이다.
입력전압 Vin은 기폭장치(1)로부터 기폭 시에 전자식 지연뇌관의 입력단자(6-A, 6-B)에 적용된다. 이 전압은 에너지저장회로를 구성하는 에너지 저장캐패시터(9)에 저장된 에너지를 보여주는 제4도에서의 에너지 저장캐패시터의 양단전압 Vc이다. 지연시간의 측정과 초기화는 에너지 저장캐패시터(9)에 저장된 에너지에 기초하여 실행된다.
에너지가 에너지 저장캐패시터(9)에 저장될 경우, 발진회로(20)는 에너지에 응답하여 제 1 일시발진상태에서 즉시 발진하여 발진펄스를 출력한다. 이들 발진펄스들은 트리거신호 발생회로(21)에 입력되고, 지연시간을 측정하는데 사용된다.
소정의 시간대이후에는, 인에이블신호 E는 인에이블신호 발생회로(26)로부터 출력되고, 발진상태 스위칭회로(27)에 입력되어 발진회로(20)의 발진상태를 제 1 일시발진상태로부터 제 2 안정발진상태로 스위칭한다. 발진회로(20)는 제 2 안정 발진상태에서 발진펄스를 출력한다. 이들 펄스들은 또한,트리거신호 발생회로(21)에 입력되고 지연시간을 측정하는데 사용된다. 발진펄스를 사용하여 시간을 측정하고, 트리거신호 발생회로(21)에서 설정된 시간대가 경과될 경우, 트리거신호 T는 트리거신호 발생회로(21)로부터 출력되고, 방전회로(14)에 입력된다. 트리거신호 T가 입력될 경우,방전회로(14)는 에너지 저장캐패시터(9)에 저장된 에너지를 점화히터(15)에 공급하고, 그 결과, 폭발이 발생된다.
제 1 일시발진상태에서의 발진회로(20)로부터 출력된 발진펄스의 주파수가 제 2 안정 발진상태에서의 발진회로(20)로부터 출력된 발진펄스의 주파수와 항상 동일할 필요는 없다. 만약, 발진이 제 1 일시발진상태에서 즉시 출발된다면, 제 1 상태에서의 주파수는 제 2 안정 발진상태에서의 주파수와 조금은 벗어날 수도 있다.
바이패스회로(29)는 표유전류를 바이패스하기 위해 제공된다. 정류회로(8)는 에너지 저장케패시터(9)에 저장된 에너지가 바이패스회로(29)로 역류하는 것을 방지하도록 작용한다.
표유전류의 안전성 기준은 다양한 판단들로 결정되고, 폭발을 방지하기 위하여 소정의 범위의 허용할 수 있는 전류로 억제해야한다.
예를 들어서, 일본국의 JIS K 4807 전자식 뇌관 에 따라서, 0.25 A의 DC 전류가 30초간 적용되더라도, 점화가 행해지지 않아야 한다는 점을 규정하고 있다. 또한, 일본국 폴발력규정법, 규정 제 54(1) 항에 따라서, 만약 기폭지점에서 누전이 발생했다면, 전기적 기폭은 수행되지 않아야 하지만, 기폭이 안전한 방법에 의해서 수행되는 상황에 적용할 수는 없다고 규정되어있다.
더욱이, 미합중국의 경우, 연방특별법; X-C-51a 4.3.2.6 테스트 No.3- 점화전류테스트에 따라서, 0.20 A의 DC 전류가 5초간 흐를 경우, 점화는 행해지지 않아야 한다고 규정되어있다.
바이패스회로(29)를 통하여 적은 양의 전류를 흘러보냄으로써, 전자식 지연뇌관의 전도상태 테스트가 행해질 수도 있다.
상기 바이패스회로(29)는 선형의 저항성 소자 또는 비선형의 저항성 소자를 사용하여 구성될 수도 있다.
제3도에 도시된 실시예에서,전파정류회로가 정류회로의 한 예로서 설명되어있다. 하지만, 그것은 반파 정류회로일 수도 있다. 이 경우에 있어서, 반파 정류회로는 입력단자(6-A 또는 6-B)중의 어느 하나에 연결될 수도 있다.
[제 2 실시예]
제5도는 본 발명의 또 다른 실시예에 따른 전자식 지연뇌관을 보여주는 블록선도이다. 제6도는 작동타이밍 유동을 보여주는 작동타이밍 유동차트이다. 여기, 제5도에서는, 동일한 성분들이 제3도에서와 같은 동일한 부호로 지정했고, 그것의 설명은 생략했다.
제5도에서, 부호(31)는 계수회로를 가리키고, 부호(28)는 리세트회로를 가리킨다. 이들 회로들은 트리거신호 발생회로를 구성한다.
발진회로(20)는 저장된 에너지에 응답하여 제 1 일시발진상태에서 작동하기 시작하여 발진펄스를 출력한다. 이들 발진펄스들은 계수회로(31)에 입력된다. 하지만, 계소회로(31)가 리세트회로(28)에 의해서 리세트되기 때문에, 발진펄스를 계수하지 않는다.
소정의 시간대가 경과한 후에, 발진회로(20)는 인에이블신호 발생회로(26)로부터의 인에이블신호 E 에 응답하여 제 2 안정발진상태로 변화하며, 그 때에, 인에이블신호 E는 리세트회로(28)에 또한 공급된다.
그 결과로서, 계수회로(31)는 리세트회로(28)의 출력에 기초한 리세트상태로부터 릴리즈되어 계수하기 시작한다.
계수회로(31)는 계수회로(31)에서 설정된 시간동안 발진펄스를 계수하고, 방잔회로(14)에 압력되는 트리거신호 T를 발생시킨다. 트리거신호 T가 입력될 경우, 방전회로(14)는 에너지 저장캐패시터(9)에 저장된 에너지를 점화히터(15)에 공급하고, 그 결과, 폭발은 행해진다.
제3도에 도시된 실시예에서, 발진회로(20)가 제 1 일시발진상태에서 작동하는 동안의 시간대는 설정시간에 포함된다. 하지만, 제5도에 도시된 이 실시예에서는, 상기 시간대는 설정시간에 포함되지 않는다.
발진회로(20)는 제 1 일시발진상태에서 즉시 발진한다. 하지만, 이 경우에 있어서, 일시발진의 주파수는 제 2 상태의 안정된 발진의 주파수와 항상 동일하지는 않다.
더욱이, 발진회로(20)가 제 1 일시발진상태에서 즉시적으로 발진하더라도, 발진펄스가 발진이 시작된 직후의 시간대동안에 그들을 계수하기에 충분한 진폭을 갖지 않을 경우가 생긴다.
그러므로, 설정시간은 제 1 일시발진상태에서 얻어진 발진펄스가 리세트시간을 계수하는데 사용되지 않는, 제5도에 도시된 구조에서 좀 더 정확하게 계수될 수 있다.
[제 3 실시예]
제7도는 제5도에 도시되고, 전자식 지연뇌관에 사용되며, 다양한 부하캐패시턴스를 갖는 고체상태발진기를 구성하는 발진회로(20)를 나타내는 실시예이다.
제7도에서, 제5도에서와 같은 동일한 성분들은 동일한 부호들로 지정하고, 설명은 생략했다.
부호(41)는 크리스탈 진동소자 또는 세라믹 진동소자와 같은 고체상태 진동소자이며, 부호(42)는 피이드백 저항, 부호(43)는 반전형 증폭기, 부호(44,48)는 게이트 캐패시턴스 및 부호(45,49)는 드레인 캐패시턴스를 가리킨다. 이들 소자들은 고체상태 발진회로(40)를 구성한다.
인에이블신호 발생회로(26)에 의해서 스위칭된 N-채널 MOS 트랜지스터(51,52)는 제5도에 도시된 제 1 발진상태 및 제 2 발진상태사이에 발진상태 스위칭회로 (27)를 구성한다.
인에이블신호 발생회로(26)의 출력은 전력이 턴온된 직후에 낮은 상태에 있거나 L상태에 있게된다. 그 때에, N-채널 트랜지스터(51,52)는 턴오프되고, 발진은 게이트 캐패시턴스(44) 및 드레인 캐패시턴스(45)만으로 초기화된다. 이 상태는 발진회로(20)의 제 1 발진상태이다.
소정의 시간 후에, 인에이블신호 발생회로(26)의 출력은 높거나 또는 H 레벨로 변화한다. 그 때에, N-채널 MOS 트랜지스터(51,52)는 턴온되고, 발진은 게이트 캐패시턴스(44,48)의 합성(synthetic)캐패시턴스 및 드레인 캐패시턴스(45,49)의 합성 캐패시턴스로 행해진다.
캐패시턴스 (44,45)는 발진을 초기화시키는데 필요한 최소한의 캐패시턴스이고, 캐패시턴스(44,45)보다 더 큰, 캐패시턴스(44,48)의 합성 캐패시턴스 및 캐패시턴스(45,49)의 합성 캐패시턴스는, 각각, 높은 정밀도로 안정된 발진을 한는데 필요한 최소한의 캐패시턴스이다.
이 이유 때문에, 발진주파수가 발진의 제 2 안정상태에서의 발진보다 다소 다르더라도, 제7도에 고시된 고체상태 발진회로(40)는 제 1 일시발진상태에서 급속하게 상승한다. 더욱이, 제7도에 도시된 고체상태 발진회로(40)에서, 제 1 일시발진상태에서의 전력소비는 발진의 제 2 안정상태에서의 전력소비보다 적다.
본 실시예에서, 2 pF, 2 pF, 10pF 및 10pF의 캐패시턴스들은 캐패시턴스(44, 45, 48, 49)로서 선택되었고, 제 1 발진상태에서의 초기화 시간은 캐패시턴스(48, 49)만이 연결된 것의 약 1/5로 짧아질 수 있다. 그 결과로서, 베 1 발진상태서의 출력은즉시 얻어진다.
여기서, 캐패시턴스(44, 45, 48, 49)의 최적의 값들이 고체상태 진동소자(41)의 특성에 대단히 의존하기 때문에, 그 값들은 실시ㅣ예에서 설명된 값들에 제한되지 않는다.
더욱이, 부하캐패시턴스가 변화될 수 있는 구조에 있어서, 다수의 캐패시턴스들이 반전형 증폭기(43)의 게이트 및/또는 드레인에 제공되어 부하캐패시터들은 스위치들이 제공되는 작은 캐패시턴들로 나누어질 수도 있고, 상기 스위치들은 발진초기화 제어회로(도시되지 않음)에 의해서 순차적으로 턴온될 수도 있다. 이 경우에 있어서, 캐패시턴스의 급속한 변화로 인한 발진의 일시적인 불안정한 상태를 방지할 수 있다.
더욱이, 일 또는 그 이상의 캐패시터들은 접속이 제어되도록 반전형 증폭기(43)의 게이트 또는 드레인중의 어느 하나의 캐패시터와 병렬로 제공될 수도 있다.
제8도는 본 실시예의 작동타이밍선도이다.
제7도에 도시된 고체상태 발진회로(40)는 제5도에서 도시된 전자식 지연뇌관용으로 사용되는 발진회로(20)의 실시예로서 설명되었다. 하지만, 제3도에 도시된 전자식 지연뇌관의 제 1 실시예의 발진회로(20)로서 회로(40)가 사용될 수도 있다는 것은 동종업계의 전문가에게 쉽게 이해될 수 있다. 상기 발진회로는, 예를 들어서, 일본국 특허 공개 공보 제 155205/1991호 및 제 155206/1991 호에 공지되었다.
본 실시예에서 사용된 인에이블신호 발생신호(26)의 한 예가 제9도에 도시되어 있다.
상기 인에이블신호 발생회로(26)는 정전압회로 (61), 저항 (63) 및 시정수를 결정하는데 사용된 캐패시터 (64), 전압레벨을 결정하는 저항 (65, 66) 및, 비교기(67)등을 포함한다.
전압이 적용될 경우, 캐패시터의 양단전압 은 저항 (63) 의 레지스턴스 및 캐패시터 (64) 의 캐패스터스에 기초한 시정수에 따라서 상승하고, 저항(65,66)에 기초한 전압레벨에 상기 전압이 도달하는 소정의 시간대이후에, 상기 인에이블신호 E가 비교기(67)로부터 출력된다.
상기 인에이블신호 E는 발진상태 스위칭회로(27)를 구성하는 트랜지스터(51,52)에 적용된다.
추가적으로는, 인에이블신호 E가 계수회로 (31)를 리세트상태로 유지하는 리세트회로 (28)에 적용될 경우, 계수회로의 리세트상태가 릴리즈된다.
[제 4 실시예]
제10도는 고체상태 발진회로 및 CR 발진회로로 구성되고, 제3도에 도시된 전자식 지연뇌관에 사용되는 발진회로(20)의 실시예를 보여주는 선도이다.
제11도는 본 실시예에서 작동하는 타이밍을 보여준다 (쉽게 이해하기 위하여 파형이 직각파로서 도시되어있음).
제10도에서는, 제3도 및 제7도에서와 같은 동일한 성분들이 동일한 부호들로 지정되었다.
재10도에서는 고체상태 발진회로 (91)는 고체상태 진동소자 (41),피이드백 저항(42), 반전형 증폭기(43), 게이트 캐패시터 (44), 드레인 캐패시터 (45) 및, 고체상태 진동소자 (41)의 시리즈 저항 (46)들을 포함한다.
또한, CR 발진회로 (92)는 동기화를 위한 캐패시터 (101), NAND 게이트 (102), 제어단자를 갖는 반전형 증폭기 (103), 저항 (104,105) 및, 캐패시터 (106)들을 포함한다. 발질회로(20)는 고체상태 발진회로(91) 및 CR발진회로(92)를 포함한다.
부호(31)는 소정의 값에 발진펄스를 계수하여 트리거신호 T를 출력하기 위한 계수회로를 가리킨다.
제11도에 도시되 작동타이밍을 참조하여, 제10도에 도시된 발진회로(20)의 실시예가 하기에 설명될 것이다. CR 발진회로(92)는 발진정화도에서 고체상태 발진회로(91)과 비교할 수 없지만, 극도로 짧은 시간대에서 안정적 또는 견실한 발진을 출력한다.
전력이 턴온된 직후의 초기상태에서는, 고체상태 발진회로로부터의 출력펄스 P2의 진폭은 NAND 게이트(102)의 입구레벨에 도착하지 않고, 그러므로, CR 발진회로(92)는 고체상태 발진회로(91)로부터의 출력을 감지하지 않고, 저항(105) 및 캐패시터(106)에 의해서 결정된 시정수로 스스로 발진하여 출력펄스 P1를 출력한다.
고체상태 발진회로 (91)로부터의 출력펄스 P2의 진폭이 NAND 게이트(102)의 임계레벨을 초과한 이후에, CR 발진회로 (92)로부터의 출력이 고체상태 발진회로(91)로부터의 출려과 강제적으로 동기된다. 이때에, 고테상태 발진회로(91)와 강제적으로 동기된, CR 발진회로(92)로부터의 출력펄스 P1의 주파수는 고체상태 발진회로 (91)로부터의 출력펄스 P2의 것과 동일하다.
계수회로(31)는 트리거신호 T를 출력하고, 설정시간보다 짧은 소정의 시간대가 측정될 경우에도 마찬가지로 하나의 신호를 출력한다. 이 제2신호는 인에이블신호 발생회로(32)에 입력되어 인에이블신호 E를 발생시키는데 사용된다. 인에이블신호 발생회로(32)가 계수회로(31)로부터 신호를 받아들일 경우, 상기 인에이블신호 E는 발진상태 스위칭회로를 구성하는 인버터(103)의 제어단자(203)에 공급되어서, 인버터(103)의 작동을 멈추게 하고, 그러므로서 CR 발진회로(92)의 발진을 멈추게 한다.
그 이후에, 고체상태 발진회로(91)로부터의 출력펄스 P2는 계수회로(31)에 입력된다.
본 실시예에서, 발진회로(20)는 고체상태 발진회로(91) 및 CR 발진회로(92)를 구성한다. CR 발진회로 (92)가 펄스를 출력하는 상태는 발진회로(20)의 제 1 발진상태이고, CR 발진회로(92)가 정지되고, 고체상태 발진회로(91)가 펄스를 출력하는 상태는 발진의 제 2 상태이다.
전력이 턴온된 직후의 초기상태에서, CR 발진회로는 저항(105) 및 케패시터(106)에 의해서 결정된 시정수로 스스로 발진한다. 고체상태 발진회로(91)와 강제적으로 동기된 CR 발진회로(92)의 주파수 P1을 갖는 출력펄스는 고체상태 발진회로(91)로부터의 출력펄스의 주파수와 동일하다.
이러한 이유 때문에, 고체상태 발진회로(91)로부터의 출력펄스와, 출력펄스가 CR 발진회로 (92)의 독립적인 발진의 결과로서 출력되는 시간대 동안에 CR 발진회로 (92)로부터의 출력펄스사이의 사이클시간에서의 차이만으로 기인된 지연시간에러가 발생되고, 게다가, 상기 시간대가 짧기 때문에, 축적시간에러는 무의미하며, 지연시간은 높은 정확성으로 얻을 수 있다.
NAND 게이트 (102)의 임계레벨을 상당히 낮은 레벨로 설정하므로서, 출력펄스의 진폭이 커지는 초기스테이지에서 CR 발진회로 (92)가 고체상태 발진회로(91)과 강제적으로 동기되기 때문에, 지연시간에러를 작게할 수 있다.
상기회로는, 예컨대, 일본국 특허 공개 제 29079/1986 호에 제안되어있다.
[제 5 실시예]
제12도는, 발진회로(20)가 피이드백 회로에서 부하 캐패시터와 고체상태 진동소자를 갖는 반전형 증폭기를 갖는 고체상태 발진회로일 경우, 그리고 고체상태 발진회로에 공급된 공급전압이 스위칭회로에 의해서 저전압으로 스위칭되는 경우에서, 제5도에 도시된 전자식 지연뇌관의 실시예이다.
제12도에서, 제5도 도시된 바와 같은 동일한 구성품은 각각, 동일한 부호들로 지정하고, 설명은 생략한다.
제12도에서, 고체상태 발진회로(91)가 제10도에 도시된 것과 동일하기 때문에, 동일한 부호는 동일하게 지정하고, 설명은 생략한다.
고체상태 발진회로(91)의 전원전압, 에너지저장 케페시터(9)의 양단 전압 및, 상기 양단전압을 떨어뜨리고 정전압회로(35)에 의해서 상기 떨어진 전압을 안정화함으로써 얻어진 정전압들은 스위칭회로(36)에 의해서 선택적으로 공급된다. 에너지가 기폭장치 (1)로부터 공급되고, 스위칭회로(36)가 에너지저장 캐패시터(9)의 단자에 직접적으로 연결된 상태에 있는 경우, 전압은 에너지 저장 캐패시터(9)로부터 고체상태 발진회로(91)에 직접적으로 적용된다.
다음에, 고체상태 발진회로(91)의 출력인 안정된 상태에 이른 후에, 인에이블신호는 인에이블신호 발생회로(26)로부터 출력되어 스위칭회로(36)의 연결을 수위칭시킨다. 그 결과로서, 정전압회로(35)의 출력전압은 전원전압으로서 발진회로(91)에 공급된다.
즉, 고체상태 발진회로(91)는 제 1 일시발진상태동안에만 에너지저상 케패시터(9)로부터의 고전압으로 작동하고, 발진의 제 2 안정상태에서 감소된 정전압으로 작동하도록 설계되어있다.
고정압이 제 1 발진상태에서 고체상태 발진회로(91)로 공급되므로, 발진펄스의 주파수는 안정상태에서의 발진펄스의 주파수, 즉, 제 1 상태에서의 발진주파수가 발진의 제 2 안정상태에서의 발진의 주파수보다 조금 크게 된다.
하지만, 발진펄스의 진폭에서의 증가가 가속되므로, 발진의 증가하는 시간은, 결과적으로, 좀 더 빠르게 가속화될 수 있다.
발진의 제 1 상태에서의 전력소비는 극도로 증가하는 것을 요구하지는 않는다. 심지어 전력소비의 증가가 발진의 안정된 상태에서의 전결소비보다 몇 배로 억제되더라도, 가속의 효과는 충분하게 얻어질 수 있다.
제12도에 도시된 구조에서, 예를 들어서, 에너지저장 캐패시터 (9)의 충전된 전압이 15V 일 경우, 고체상태 발진회로(91)가 발진의 안정된 상태에 이르는데 요구되는 시간은, 회로(91)가 정전압회로(35)로부터의 3.3V의 출력으로 초기화되는 경우와 비교할 때 1/3로 감소될 수 있다.
예를 들어, 제9도에 도시된 회로는 인에이블신호 발생회로(26)로서 사용될 수 있다.
상기 발진회로의 예로서, 일본국 특허 공개 공보 제 207304/1992 호를 참조할 수 있다.
제12도에 도시된 고체상태 발진회로(91)는 제3도에 도시된 전자식 지연뇌관용으로 사용된 발진회로(20)의 실시예로서 설명되었다. 하지만, 고체상태 발진회로(91)가 제5도에 도시된 전자식 지연뇌관에서 사용된 발진회로(20)를 구성할 수 있는 기술에서 숙련된 사람에게는 쉽게 이해될 수 있다.
[제6실시예]
제13a도 및13b도는 비선형 저항이 바이패스 회로로서 사용된 전자식 지연뇌관의 실시예를 보여준다.
제13a도 및 13b도에서, 제3도 및 제5도에서의 동일한 구성품들은 동일한 부호로 각각, 지정했으며, 설명은 생략한다.
제13a도에서는, 바이패스 회로(16)는 단자(6-A, 6-B)를 경유하여 전압 또는 전류를 공급받는다. 부호 (201, 202)는 정전류형 비선형 소자를 가리키는데, 예컨대, 공핍형 N-채널 MOS 트랜지스터가 사용된다. 이들 공핍형 N-채널 MOS 트랜지스터 (201, 202)는 서로 병렬로 결합하여 바이패스 회로(16)를 구성한다.
제13b도에서는, 바이패스 회로(16)는 단자 (6-A, 6-B)를 경유하여 전류 또는 전압을 공급받는다. 부호 (211,212)는 정전류형 비선형소자를 가리키는데, 예컨대 공핍형 N-채널 MOS 트랜지스터를 말한다. 이들 공핍형 N-채널 MOS 트랜지스터 (211, 212)는 서로 직렬로 결합되어 바이패스 회로를 구성한다.
공핍형 N-채널 MOS 트랜지스터 (201, 202, 211, 212)가 결합된 비선형 바이패스회로의 특성은 제14도에 나타나있다.
바이패스회로는 삽입되어서 표유전류로 인한 우발적인 폭발을 방지한다.
만약, 표유전류가, 예컨대, 250 mA로 흐른다면, 단자전압은, 제14도에 도시된 바와 같이, 3.75V 까지 올라간다. 하지만, 기폭 기준이 예컨대, Vx 이므로, 기폭은 발생되지 않는다. 그런 특성을 갖는 바이패스회로는 최대한으로 250 mA 의 표유전류에 대해서 안전하게 사용될 수 있다.
제14도에 도시된 정전류형 비선형 소자의 특성은 임의로 설계될 수 있으며, 전자식 지연뇌관의 기폭 민감도와 정합하도록 공핍형 N-채널 MOS 트랜지스터 (201, 220, 211, 212)의 특성을 변화시키는 것은 쉽다.
상기 특성은 바이패스 회로가 제15도에 도시된 바와 같이 선형 저항소자(204)를 갖는 것과 비교된다. 비선형 저항소자의 저항이 15 ohms 일 경우, 만약, 250 mA가 흐른다면, 입력단자들 사이의 전압차는 3.75V 이다. 그 결과로서, 바이패스 회로가 제13a도 및 13b도에 도시된 바와 같이 비선형 저항소자(16)로 구성되는 경우와 동일한 결과는 얻을 수 있다.
하지만, 이 경우에, 단자들 상이의 전압이 높아져 전체 전류가 더 커지면, 바이패스회로(16)내로 흐르는 전류는 증가하여서, 기폭장치로부터 공급된 전기에너지에서 전류손실이 발생된다.
바이패스회로(16)가 비선형소자 (201, 202, 211, 212)로 구성될 경우, 그러한 손실은 적어진다. 이 때문에, 한번에 폭발될 타겟의 수는 직렬 연결을 가진 정상적인 기폭에서 증가될 수 있다.
더욱이, 작은 전류가, 예컨대, 10 mA 또는 그 이하로, 흐를 경우, 바이패스 회로(16)를 경유하여 흐른다. 이 경우에 있어서, 바이패스 회로(16) 때문에, 단자 (6-A, 6-B)에서 전압하락이 나타나고, 그 전압을 검지함으로써 전자식 지연뇌관의 전도상태를 측정 가능하게 한다. 그 결과로서, 연결은 기폭 하기 전에 확고하게 할 수 있다.
[제 7 실시예]
제16도는 전자식 지연 뇌관에서 사용된 발진회로(20)의 또 다른 실시예를 보여주는 선도이며, 여기서 발진회로(20)는, 고체상태 진동소자 및 캐패시터를 갖는 피이드백 회로를 포함하며, C-MOS 트랜지스터로 구성된 반전형 증폭기를 포함하며, C-MOS 트랜지스터에 공급된 전류를 제한하는 전류 제한회로를 사용한다.
제16도에서, 부호(251, 253)는 P-채널 MOS 트랜지스터를 가리키며, 부호 (252, 254)는 N-채널 MOS 트랜지스터를 가리킨다. 부호(257)는 인버터를 가리킨다.
고체상태 발진회로는 P-채널 MOS 트랜지스터(251) 및 N-채널 MOS 트랜지스터(252)로 구성된 반전형 증폭기(43)로 구성되며, 고체상태 진동소자 (41), 저항(42), 게이트 케패시터(44) 및, 드레인 캐패시터(45)를 갖는 피이드백 회로를 포함한다.
이 고체상태 발진회로가 발진할 경우, 반전형 증폭기(43)의 출력단자 B에서의 출력신호 VB는 피이드백 회로를 경유하여 반전형 증폭기(43)의 입력단자 A에 공급되고, 제17도에 도시된 입력신호 VA는 또한, 입력단자 A에 공급된다. 입력신호 VA의 파형이 점차적으로 변화함에 따라, P-채널 MOS 트랜지스터(251) 및 N-채널 MOS 트랜지터 (252)는, P-채널 MOS 트랜지스터(251) 및 N-채널 MOS 트랜지스터(252)의 전원전압 VDD및 임계전압에 의해서 결정된 시간대 동안에 턴온된다. (제 17도에서의 t1+t2). 그 결과로서, 관통전류가 흐른다.
하지만, 인버터(257)에 의해서 인버트되고 직사각형 모양을 하는 반전형 증폭기(43)의 출력신호(제17도에서의 VG)가 P-채널 MOS 트랜지스터 (253) 및 N-채널 MOS트랜지스터 (254)의 게이트로 공급되기 때문에, P-채널 MOS 트랜지스터(251) 및 N-채널 MOS 트랜지스터(252)로 인한 관통전류는 감소된다. 그 결과로서, 고체상태 발진회로에서 소비된 전력은 효과적으로 감소될 수 있다.
전류 제한 회로의 구조는 반전형 증폭기용 C-MOS 트랜지스터를 사용하여 모든 고체상태 발진회로에 적용될 수 있다.
예컨대, 그러한 구조를 갖는 고체상태 발진회로에 대해서는, 일본국 특허 공개 공보 제 21754/1977 호를 참조할 수 있다.
본 발명의 교훈을 갖는 기술에서 숙련된 사람은, 전자식 지연뇌관이 상기 제1 내지 제 7 실시예에서 공지된 회로들의 다양한 결합에 의해서 구성될 수 있다는 것을 확실히 이해할 수 있다.
[발명의 산업상 이용]
그러므로, 본 발명에 따라서, 에너지가 기폭장치로부터만 받아들여져서 지연시간을 결정하는 전자식 지연뇌관에서, 전자식 지연뇌관에서 사용된 발진회로가 작동하기 시작하여 안정적으로 발진할 수 있을 때까지의 시간간격이 짧아질 수 있으므로, 지연시간의 정확도가 향상될 수 있다.
본 발명에 따라서, 기폭장치로부터 받아들여진 에너지만이 지연시간을 결정하는 전자식 지연뇌관에서, 지연시간의 정확도는 전자식 지연뇌관에서 사용된 발진회로가작동하기 시작하여 안정적으로 발진할 수 있을지의 시간간격을 측정하지 않고 향상될 수 있다. 본 발명에 따라서, 에너지가 기폭장치로부터만 받아들여져서 지연시간을 결정하는 전자식 지연뇌관에서, 전자식 지연뇌관에서 사용된 발진회로가 작동하기 시작하여 안정적으로 발진할 수 있을 때까지의 시간간격은 전력소비를 크게 증가시키거나 또는 전력소비를 약간 증가시키거나 하지 않고 짧아질 수 있다.
더욱이, 본 발명에 따라서, 에너지가 기폭장치로부터만 받아들여져서 지연시간을 결정하는 전자식 지연뇌관에서, 전자식 지연뇌관에서 사용된 발진회로의 전력소비는 억제될 수 있다.
본 발명에 따라서, 기폭지점에서의 표유전류에 의해서 발생된 우발적인 폭발을 피할 수 있는 구조를 갖는 전자식 지연뇌관이 얻어진다.
더욱이, 본 발명에 따라서, 각각의 전자식 지연뇌관의 연결을 확고히 할 수 있다.

Claims (13)

  1. 기폭장치에 의해서 공급된 전기적 에너지를 받기 위한 제1 및 제 2 입력단자, 상기 제 1 및 2 입력단자들 중의 하나이상에 연결된 입력부를 갖는 정류회로, 상기 정류회로의 출력부에 연결된 에너지 저장회로, 상기 에너지 저장회로에 병렬로 접속되며, 상기 에너지 저장회로에 저장된 저장에너지에 기초하여 작동하고, 작동하기 시작한 직후에 발진펄스가 출력되는 제 1 일시 발진상태 및 제 2 안정 발진상태를 갖는 발진펄스를 출력하기 위한 발진회로, 상기 기폭장치에 의해서 전기적 에너지의 공급을 시작하는 시간에 대하여 경과된 시간을 검지하여 인에이블 신호를 발생시키는 인에이블 신호 발생회로, 상기 인에이블 신호 발생회로로부터 출력된 상기 인에이블 신호에 응답하여 상기 발진회로를 상기 제 1 발진상태로부터 제 2 발진상태로 스위칭시키기 위한 발진상태 스위칭회로, 상기 발진회로로부터 출력된 상기 발진펄스의 계수된 소정의 수에 응답하여 트리거신호를 발생하기 위한 트리거신호 발생회로, 및,상기 트리거신호 발생회로로부터 출력된 상기 트리거신호에 응답하여 상기 에너지 저장회로에 저장된 전기 에너지를 방전하기 위한 방전회로들을 포함하는 것을 특징으로 하는 전자식 지연뇌관.
  2. 제1항에 있어서, 상기 제 1 및 제 2 입력단자의 양단에 연결된 바이패스 회로를 또한 포함하는 것을 특징으로 하는 전자식 지연뇌관.
  3. 제2항에 있어서, 상기 바이패스 회로가 비선형 저항 소자를 포함하는 것을 특징으로 하는 전자식 지연뇌관.
  4. 제1항에 있어서, 상기 발진회로가, 캐패시터스가 상기 발진상태 스위칭회로에 의해서 변화되는 부하캐패시터 및 고체상태 진동소자를 갖는 피이드백 회로를 포함하는 반전형 증폭기를 구비하는 고체상태 발진회로인 것을 특징으로 하는 전자식 지연뇌관.
  5. 제1항에 있어서, 상기 발진회로가, 캐패시턴스가 상기 발진상태 스위칭회로에 의해서 변화되는 부하캐패시터 및 고체상태 진동소자를 갖는 피이드백 회로를 포함하는 반전형 증폭기를 구비하는 고체상태 발진회로 이고, 상기 트리거신호 발생회로가 발진펄스를 계수하기 위한 계수회로, 및, 리세트 상태에서 상기 계수회로를 홀딩하기 위한 전기적 에너지의 공급의 시작에 응답하며, 리세트 상태로부터 상기 계수회로를 릴리즈하기 위하여 인에이블신호에 응답하는 리세트 회로를 포함하는 것을 특징으로 하는 전자식 지연뇌관.
  6. 제1항에 있어서, 상기 발진회로가 고체상태 발진회로, 및, 상기 발진상태 스위칭회로에 응답하여 중단되는 CR 발진회로가 작동하여 펄스를 출력하도록, 상기 고체상태 발진회로에 종속방식으로 연결된 CR 발진회로를 포함하는 것을 특징으로 하는 전자식 지연뇌관.
  7. 제1항에 있어서, 상기 발진회로가 고체상태 진동소자 및 케패시터를 갖는 피이드백회로를 포함하는 반전형 증폭기를 포함하는 고체상태 발진회로이고, 상기 고체상태 발진회로에 공급된 전원전압이 상기 발진상태 스위칭회로에 응답하여 저전압으로 스위칭되는 것을 특징으로 하는 전자식 지연뇌관.
  8. 제1항에 있어서, 상기 발진회로가 고체상태 진동소자 및 캐패시터를 갖는 피이드백회로를 포함하는 반전형 증폭기를 포함하는 고체상태 발진회로, 및 상기 고체상태 발진회로에 공급되는 전원전압을, 상기 발진상태 스위칭회로에 응답하여 저전압으로 스위칭시키기 위한 회로를 포함하고, 상기 트리거신호 발생회로가 발진펄스를 계수하기 위한 계수회로, 및 리세트 상태에서 상기 계수회로를 홀딩하기 위한 전기적 에너지의 공급의 시작에 응답하며, 리세트 상태로부터 상기 계수회로를 릴리즈하기 위하여 인에이블신호에 응답하는 리세트 회로를 포함하는 것을 특징으로 하는 전자식 지연뇌관.
  9. 제4항에 있어서, 상기 고체상태 발진회로가 C-MOS 트랜지스터를 포함하는 반전형 증폭기, 및 상기 C-MOS 트랜지스터에 공급되는 전류를 제한하기 위한 전류 제한회로를 포함하는 것을 특징으로 하는 전자식 지연뇌관.
  10. 제5항에 있어서, 상기 고체상태 발진회로가 C-MOS 트랜지스터를 포함하는 반전형 증폭기, 및 상기 C-MOS 트랜지스터에 공급되는 전류를 제한하기 위한 전류 제한회로를 포함하는 것을 특징으로 하는 전자식 지연뇌관.
  11. 제6항에 있어서, 상기 고체상태 발진회로가 C-MOS 트랜지스터를 포함하는 반전형 증폭기, 및 상기 C-MOS트랜지스터에 공급되는 전류를 제한하기 위한 전류 제한회로를 포함하는 것을 특징으로 하는 전자식 지연뇌관.
  12. 제7항에 있어서, 상기 고체상태 발진회로가 C-MOS 트랜지스터를 포함하는 반전형 증폭기, 및 상기 C-MOS 트랜지스터에 공급되는 전류를 제한하기 위한 전류 제한회로를 포함하는 것을 특징으로 하는 전자식 지연뇌관
  13. 제8항에 있어서, 상기 고체상태 발진회로가 C-MOS 트랜지터를 포함하는 반전형 증폭기, 및 상기 C-MOS트랜지스터에 공급되는 전류를 제한하기 위한 전류 제한회로를 포함하는 것을 특징으로 하는 전자식 지연뇌관.
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