CN103868416B - 一种对芯片原始振荡频率时钟进行校正的方法 - Google Patents

Abstract

本发明公开一种对芯片原始振荡频率时钟进行校正的方法，其是基于所述的芯片包括一数字逻辑处理电路及与其相连的非易失性记忆体电路、振荡器时钟电路、电流反馈电路，所述的数字逻辑处理电路输出端口用于调整振荡器时钟电路的输出频率，并且在所述数字逻辑处理电路内部设有第一计数器及第二计数器，主机向芯片发送一修改所述输出端口的指令，该指令内含一数据，该数据存储于所述记忆体电路中，本发明的方法可实现了电子雷管内置控制芯片内置RC振荡器时钟电路的频率调整，使其与设计预期值高度一致。

Description

一种对芯片原始振荡频率时钟进行校正的方法

技术领域

本发明涉及电子雷管技术领域，特别涉及一种对电子雷管内置控制芯片原始振荡频率时钟进行校正的方法。

背景技术

电子雷管又称数码电子雷管或数码智能雷管，其实就是普通瞬发雷管外挂电子控制电路。其本质在于用一个含有微型电子芯片的控制模块驱动点火头，模块取代了普通延期电雷管中的延期药，大大地提高了延时精度，其起爆能力与传统延期药雷管相同。控制是否起爆和起爆延时是其两个基本功能。一般来说，电子雷管由专用的与之通信的主机进行控制，主机的输出与电子雷管的两根脚线并联，同一个主机可以连接多个电子雷管，本文将电子雷管简称为从机。

2000年以来，国际上电子雷管逐渐得到越来越多的应用。国内电子雷管也得到了非速的发展，但多数产品存在性能不稳定、延时精度不够高、拒爆率高、使用不方便的缺点。经分析，这主要由以下原因造成：

国内电子雷管起初大都采用石英晶体振荡器作为内部芯片的时钟源，但因在联网爆破时，先爆的炸药会产生机械冲击波影响到延时较长且还未引爆的电子雷管内部石英晶体振荡器的性能，造成振荡不准甚至停振。因此现国产电子雷管芯片大都采用了内置RC振荡器作为时钟源，但由于集成电路工艺的偏差，芯片从晶圆厂生产出来后振荡器时钟电路输出频率中值会有轻微不一致，与设计预期值也会有可能达20％的差距，正因为如此，本芯片是因本机时钟源的不确定，会导致无法识别主机发出指令，必须将这一差距缩小串行通信可接受的范围如到5％以内。需要一种方便、快捷的对原始振荡频率校正方法。

因此，如何将上述技术问题加以解决，而研发一种对芯片原始振荡频率时钟进行校正的方法。

发明内容

本发明的主要目的是提供一种对芯片原始振荡频率时钟进行校正的方法，以解决上述现有技术所存在的问题。

为了达到上述目的，本发明提供一种对电子雷管内置控制芯片原始振荡频率时钟进行校正的方法，所述的芯片包括一数字逻辑处理电路及与其相连的非易失性记忆体电路、振荡器时钟电路、电流反馈电路，所述数字逻辑处理电路解释主机发送过来的特定指令，并接收相关数据，同时设计了多个输出端口用于调整振荡器时钟电路的输出频率，并且在所述数字逻辑处理电路内部设有：

第一计数器A_count，用于计算向主机发送电流反馈信号的间隔时间长度；

第二计数器B_count，用于计算向主机发送电流反馈信号的时间长度；

振荡器调整值寄存器OSC_data，其值决定了用于调整振荡器时钟电路输出频率的多个端口输出逻辑状态，每个bit决定一个输出端口值；

振荡器调整标志寄存器OSC_OK，其值决定了是否在芯片上电初始化后开始振荡器校正流程，其校正的方法有如下5个步骤：

步骤S1：对芯片进行上电，振荡器时钟正常工作后，数字逻辑处理电路将从非易失性记忆体电路中读出所述OSC_data，OSC_OK数据的值，若条件OSC_OK为真和条件OSC_data每一bit的值不全为“0”或“1”时，无需调整，用此OSC_data值内容修改与振荡器时钟相连的多个输出端口状态，认为时钟修调已好，不再进行如下步骤；

步骤S2：若本芯片上电后，将从非易失性记忆体电路中读出所述的OSC_data，OSC_OK数据的值，若条件OSC_OK为假和条件OSC_data每一bit的值全为“0”或“1”时成立任何一项时，需再调整，对所述第一计数器A_count及所述第二计数器B_count清零，再执行下一步；

步骤S3：所述第一计数器A_count对于时钟源边沿计数，当A_count到达一固定值T1_count后，停止计数，打开电流反馈电路，增加芯片消耗电流，同时所述第二计数器B_count开始对于时钟源边沿计数到达一固定值T2_count后，停止计数，关闭电流反馈电路，重新开始A_count计数，往复循环；

步骤S4：单独与从机连接的主机将检测到输出电流的周期性变化，从而判断出从机此时的实际时钟源输出频率，主机发出的特定指令修改从机OSC＿data的值，从机收到后修改OSC_data值即修改影响振荡器时钟电路的输出频率，主机再检测输出电流变化边沿，计算芯片时钟频率值，再调整主机发出的特定指令修改从机OSC＿data的值，直至检测到的芯片时钟输出频率值达到预期正常范围；

步骤S5：主机再发出将此时芯片内部已接收的OSC＿data数据值写入非易失性记忆体电路中相应位置的指令，所述芯片解释执行，并停止所述第一计数器A_count及所述第二计数器B_count的计数工作，关闭电流反馈电路，取消这一循环；并将OSC_OK的值置为真，写入非易失性记忆体电路中相应位置；OSC＿data和该值存贮后，供本芯片下一次上电时调用。

其中，所述固定值T1_count和T2_count的取值由设计预期的时钟输出频率和预定的两次电流反馈的时间差计算获得。

其中，所述的OSC＿data为全“0”或“1”时，芯片将所述数字逻辑处理电路的输出端口全置0状态，使振荡器时钟电路输出频率处于中间值。

其中，所述电流反馈电路主要由一恒流器和电子开关串联组成，电子开关受控于相连数字逻辑处理电路输出端口，初始化为关闭状态。

其中，所述振荡器时钟电路是RC振荡器，数字逻辑处理电路的多个输出端口可改变R或C的大小，从而改变RC振荡器的输出频率，所述数字逻辑处理电路的输出端口不同值将导致振荡器时钟电路输出不同的对应频率。

其中，所述非易失性记忆体电路可以为一次写入储存器OTP、多次写入储存器MTP、EEPROM或FLASH储存器，其由所述数字逻辑处理电路控制储存或读取数据。

其中，所述OSC_OK的值可以在所述数字逻辑处理电路接受特定指令后修改为假，并存入非易失性记忆体电路内，供下一次芯片上电后重新校正时钟源输出频率。

与现有技术相比，本发明的有益效果在于：

1、实现了芯片内置RC振荡器时钟电路的频率调整，使其与设计预期值高度一致。

2、未增加芯片的测试引脚，节约电路PAD的设计。

3、频率调整是通过芯片的两外界信号输入脚进行的，即是说这一调整可以在芯片安装于电子雷管内后再进行，将减化雷管生产工厂的组装调试环节，提高了效率，降低了成本。

本发明重点说明了一种电子雷管内部控制芯片主要模块及其对电子雷管内置控制芯片原始振荡频率时钟进行校正的方法，实际制造的芯片产品因各种原因可能包括要本文中没有提到的电路、寄存器、模块或与主机交互的指令。这并不是说芯片不需要这些部份，只是与本文所述内容无关，无需多述。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一种电子雷管控制芯片组成示意图；

图2为本发明所述主机与芯片的连接示意图；

图3为本发明时钟源频率校正时主机输出电流波形示意图；

图4为本发明片芯片时钟源频率校正的操作流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，为本发明一种电子雷管控制芯片组成示意图，本发明的电子雷管控制芯片800包括：整流电路101、隔离二极管701、复位电路102、电源供给电路103、信号预处理电路900、信号转换电路108、电流反馈电路109、数字逻辑处理电路201、振荡器时钟电路202、非易失性记忆体电路203、储能电容充电控制电路301及雷管发火驱动电路302，其中：

整流电路101输入与电子雷管两脚线LINE＿A和LINE＿B相连，其输出正端与电流反馈电路109、隔离二极管701阳极相连，隔离二极管701阴极输出端与复位电路102、电源供给电路103、储能电容充电控制电路301、雷管发火驱动电路302相连，整流电路101输出负端为芯片0电平点即GND。

信号预处理电路900的两输入端与所述的整流电路101两输入端并联；输出端即IN_A、IN_B与信号转换电路的输入端连接，用于将外界输入的高电压信号约4－22V降低到信号转换电路可接受的程度，在本实例中约为<1.4V；

复位电路102的电源连接隔离二极管701阴极，其输出信号POR与数字逻辑处理电路201相连，主要功能为检测电源供给部份电源是否在正常范围内，否则输出信号POR使数字逻辑处理电路201处于复位状态。

电源供给电路103的输出为两路稳压电源，一路供给数字逻辑处理电路201为3.3V、信号变换电路108和振荡器时钟电路202，一路供给非易失性记忆体电路203为7V。

信号转换电路108输入与信号预处理电路900的输出并联，其输出与数字逻辑处理电路201输入端口S_in相连，其需要的电源也由电源供给电路103提供，其功能主要是与信号预处理电路900联合作用将外界输入的高电压信号约4－22V，按预定的规则正确转换为数字逻辑处理电路201能识别的信号0或1。

电流反馈电路109与整流电路101的输出正和GND分别相连，数字逻辑处理电路201的一个输出IO端口S＿re与其相连。其功能主要是当与之相连的数字逻辑处理电路的输出端口为高电平时，在整流电路正负之间会增加一定电流消耗20mA左右，即主机输出电流会增加20mA左右。

振荡器时钟电路202电源与电源供给电路103相连，其输出与数字逻辑处理电路201时钟输入口OSC相连，其功能就是芯片得电时，内置RC振荡器产生固定的振荡波(以100KHz为设计预期值)，再通过内置整形电路得到数字逻辑处理部份201的时钟源，数字处理逻辑处理电路201的多个IO输出口Tr0-Tr7连接到振荡器时钟电路的输入，这些IO的电平高低状态将影响振荡器时钟电路202的内置RC充放电时间，即会加快或减慢振荡器时钟电路的输出频率(设计预期可以达到调整范围是上下20％)。

非易失性记忆体电路203的电源输入与电源供给电路103的输出相连，本实施例选用记忆体为一次性写入只读储存器即OTP，其电源要求7V，其数字逻辑处理电路201的连接根据OTP要求设计，主要功能就是根据数字逻辑处理电路201的需要，存贮或读取数据。

储能电容充电控制电路301的输入与整流电路101的输出相连，输出与置于芯片外的储能电容402相连，数字逻辑处理电路201的输出端口与其另外的控制输入脚C_ch相连，其主要功能是受数字逻辑处理电路201信号控制对储能电容进行充电，并限制储能电容的充电电流、电压。

雷管发火驱动电路302主要由一低导通电阻的NMOS管及其驱动电路组成，其需要的电源输入直接与整流电路101输出回路相连，NMOS管的漏极与芯片外置的雷管点火头401相连，驱动电路输入控制端口B＿st连接数字逻辑处理电路201。

本发明的电子雷管芯片是按现代集成电路制造技术为数模混合型集成电路，数字处理逻辑处理电路201即是其数字核心部分，在这其中包含控制运行本芯片的代码程序、流程，主要功能就是接收模拟电路各个模块传来的信号，实现按设计者的要求，识别主机传来的指令及接受相关数据，以数字端口输出的信号去控制各个模拟电路模块。

本实例中实施的电子雷管芯片需要进行初始化处理，其包括如下步骤：

步骤1：控制主机给芯片通电，上电之初芯片复位电路检测到电源供给部份电源达到正常范围4－22V之前，给出数字逻辑处理电路201复位信号，芯片处于复位时的不工作状态，并保持到整流电路输出的电压达到正常范围4－22V内后，复位信号变化使芯片开始正常工作。

步骤2：复位信号结束，数字逻辑处理电路201开始初始化，首先置输出IO脚为相应的高低状态，如驱动点火机构的NOMS输出IO端口B＿st为低，驱动电流反馈电路的输出IO端口为低，驱动储能电容充电模块中的充电开关NMOS栅极为低等；

步骤3：读取非易失性记忆体电路203，即OTP存贮的数据并写入相应的寄存器或引脚，如身份ID、预设延期时间、若OSC＿data不全为0或1时，根据其修改振荡器时钟电路202的输入控制端口Tr0－Tr7的电平状态值等；

步骤4：执行信号转换电路初始化流程；

步骤5：等待主机通信指令，并根据指令内容执行相应工作。

本实施例中对芯片原始振荡频率时钟进行校正的方法，主要是在所述的数字逻辑处理电路201解释主机发送过来的特定指令，并接收相关数据，同时设计了多个输出端口用于调整振荡器时钟电路的输出频率，并且在所述数字逻辑处理电路201内部设有：

第一计数器A_count，用于计算向主机发送电流反馈信号的间隔时间长度；

第二计数器B_count，用于计算向主机发送电流反馈信号的时间长度；

振荡器调整值寄存器OSC_data，其值决定了用于调整振荡器时钟电路输出频率的多个端口输出逻辑状态，每个bit决定一个输出端口值；

振荡器调整标志寄存器OSC_OK，其值决定了是否在芯片上电初始化后开始振荡器校正流程；

通过芯片数字逻辑处理电路的输出IO逻辑电平状态去影响振荡器时钟电路输出频率实际已有较多的做法，本实施例中是采用了数字逻辑处理电路201的8个输出端口定义为Tr0-Tr7去调整振荡器时钟电路202输出频率，其中使Tr7为逻辑0时，振荡器时钟电路201输出频率为降低，降低的程度由Tr6－Tr0的逻辑电平决定，反之当Tr7为逻辑1时，振荡器时钟电路202输出频率为增加，增加的程度由Tr6－Tr0的逻辑电平决定，即Tr0-Tr7的不同值将导致振荡器时钟电路202输出不同的对应频率。

因此，可以从主机向本芯片发送一修改Tr0-Tr7端口状态的指令，指令内含一数据，该数据定义为OSC＿data，其值即为数字逻辑处理电路Tr0-Tr7端口状态，本实施例芯片解释执行，从而改变了振荡器时钟电路输出频率。这一指令本实施例中定义为Trim指令。为方便下一次本芯片自动调整振荡器时钟电路输出频率，本芯片设计时在记忆体电路中设计了一固定区域存贮“OSC＿data”和“OSC_OK”这两个数据。

本芯片每次上电后，将从记忆体电路203即OTP中读出OSC＿data和OSC_OK的值，若和“OSC_OK”每一bit的值不全为“0”或“1”时，根据此值置Tr0-Tr7端口状态。

但是，当芯片从晶圆厂生产出来后，未修改记忆体相应存贮值时，OSC＿data会表现为全是“0”或“1”，在这种情况下，本芯片上电时将会对Tr0-Tr7端口全置0状态，即不影响振荡器时钟电路201输出频率。这一频率值一般为振荡器时钟电路可能输出频率的中值。

本芯片设计的中值定在约100KHZ，但实际最差时可能低到80KHZ，高可能达到120KHZ。必须对不在设计中值的芯片进行时钟源输出频率校正。

由于集成电路工艺的偏差，芯片从晶圆厂生产出来后振荡器时钟电路输出频率中值会有轻微不一致，与设计预期值也会有可能达20％的差距，正因为如此，本芯片是因本机时钟源的不确定，会导致无法识别主机发出指令，必须将这一差距缩小串行通信可接受的范围如到5％以内。通常的校正方法是在本芯片上增加一引脚，输出时钟源信号，专用测量设备检测输出频率值，调整主机发出的Trim指令时序和OSC＿data，再检测芯片输出频率值，再调整主机发出的Trim指令时序和OSC＿data，直至检测到的芯片输出频率值达到正常范围，但是这一方法比较麻烦，又需要增加专门的引脚PAD。

本实施例对进行频率校正方法说明如下：

本发明提出如下流程，简化了芯片振荡器时钟电路输出频率的校正，如图2所示，主机是提供所述芯片电源，能检测到输出电流变化，能发送预先约定的具有不同功能指令给本芯片执行的设备，该设备输出为两根母线，与电子雷管的两根脚线即本芯片两输出入引脚相连。如图4所示，为本发明芯片原始振荡频率时钟进行校正的方法流程图，包括以下步骤：

步骤S1：本芯片上电后，将从记忆体电路203中读出OSC＿data和OSC_OK的值，若条件OSC_OK为真和条件OSC＿data每一bit的值不全为“0”或“1”均满足时，说明本芯片已经做过时钟源频率调整，达到了设计要求，无需再调整，不再进行如下步骤,并根据此值置Tr0-Tr7端口状态，芯片工作期间保持不变；

步骤S2：若本芯片上电后，将从记忆体电路203中读出OSC＿data和OSC_OK的值，若条件OSC_OK为假和条件OSC＿data每一bit的值全为“0”或“1”有任何一项不满足时，说明本芯片未做好时钟源频率调整，需再校正，对两计数器A_count、B_count清零，再执行下一步；

步骤S3：A_count计数器对时钟源输出信号上升沿进行计数，按设计时期望的时钟源频率设定其计数到一固定时间如100ms时暂停(按100KHZ计算，A_count到10000时停)，新开始B_count计数，同时打开电流反馈电路109，增加此时给从机芯片供电的主机输出电流20MA,B_count计数到一固定时间如1ms时暂停(按100KHZ计算，B_count到100时停)，关闭电流反馈电路，重新开始A_count计数，往复循环。此时主机应只连接一个本芯片实施例，其检测到的电流波形如附图3所示，其中T1时间为芯片得电后初始化时间加上A_count计数到10000的时间，T3时间为B_count计数到100的时间，T2为A_count计数到10000的时间；

步骤S4：单独与从机连接的主机将检测到输出电流的周期性变化，从而判断出从机此时的实际时钟源输出频率，主机发出的特定指令修改从机OSC＿data的值，从机收到后修改OSC_data值即修改影响振荡器时钟电路的输出频率。主机再检测输出电流变化边沿，计算芯片时钟频率值，再调整主机发出的特定指令修改从机OSC＿data的值，直至检测到的芯片时钟输出频率值达到预期正常范围96KHZ－104KHZ；

步骤S5：主机再发出将此时芯片内部已接收的OSC＿data数据值写入非易失性记忆体电路中相应位置的指令，芯片解释执行，并停止所述第一计数器A_count及所述第二计数器B_count的计数工作，关闭电流反馈电路，取消这一循环；并将OSC_OK的值置为真，写入非易失性记忆体电路中相应位置；OSC＿data和该值存贮后，供本芯片下一次上电时调用。

综上所述，本发明采用这种时钟源振荡频率调整方式的好处简单归纳如下：

1、实现了芯片内置RC振荡器时钟电路的频率调整，使其与设计预期值高度一致。

2、未增加芯片的测试引脚，节约电路PAD的设计。

3、频率调整是通过芯片的两外界信号输入脚进行的，即是说这一调整可以在芯片安装于电子雷管内后再进行，将减化雷管生产工厂的组装调试环节，提高了效率，降低了成本。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围。

Claims (7)

1.一种对芯片原始振荡频率时钟进行校正的方法，其特征在于，其是一种对电子雷管芯片原始振荡频率时钟进行校正的方法，所述的芯片包括一数字逻辑处理电路及与其相连的非易失性记忆体电路、振荡器时钟电路、电流反馈电路，所述数字逻辑处理电路解释主机发送过来的特定指令，并接收相关数据，同时设计了多个输出端口用于调整振荡器时钟电路的输出频率，并且在所述数字逻辑处理电路内部设有：

第一计数器A_count，用于计算向主机发送电流反馈信号的间隔时间长度；

第二计数器B_count，用于计算向主机发送电流反馈信号的时间长度；

振荡器调整值寄存器OSC_data，其值决定了用于调整振荡器时钟电路输出频率的多个端口输出逻辑状态，每个bit决定一个输出端口值；

振荡器调整标志寄存器OSC_OK，其值决定了是否在芯片上电初始化后开始振荡器校正流程，其校正的方法有如下5个步骤：

步骤S1：对芯片进行上电，振荡器时钟正常工作后，数字逻辑处理电路将从非易失性记忆体电路中读出所述OSC_data，OSC_OK数据的值，若条件OSC_OK为真和条件OSC_data每一bit的值不全为“0”或“1”时，无需调整，用此OSC_data值内容修改与振荡器时钟相连的多个输出端口状态，认为时钟修调已好，不再进行如下步骤；

步骤S2：若本芯片上电后，将从非易失性记忆体电路中读出所述的OSC_data，OSC_OK数据的值，若条件OSC_OK为假和条件OSC_data每一bit的值全为“0”或“1”时成立任何一项时，需再调整，对所述第一计数器A_count及所述第二计数器B_count清零，再执行下一步；

步骤S3：所述第一计数器A_count对于时钟源边沿计数，当A_count到达一固定值T1_count后，停止计数，打开电流反馈电路，增加芯片消耗电流，同时所述第二计数器B_count开始对于时钟源边沿计数，到达一固定值T2_count后，停止计数，关闭电流反馈电路，重新开始A_count计数，往复循环；

步骤S4：单独与从机连接的主机将检测到输出电流的周期性变化，从而判断出从机此时的实际时钟源输出频率，主机发出的特定指令修改从机OSC＿data的值，从机收到后修改OSC_data值即修改影响振荡器时钟电路的输出频率，主机再检测输出电流变化边沿，计算芯片时钟频率值，再调整主机发出的特定指令修改从机OSC＿data的值，直至检测到的芯片时钟输出频率值达到预期正常范围；

步骤S5：主机再发出将此时芯片内部已接收的OSC＿data数据值写入非易失性记忆体电路中相应位置的指令，所述芯片解释执行，并停止所述第一计数器A_count及所述第二计数器B_count的计数工作，关闭电流反馈电路，取消这一循环；并将OSC_OK的值置为真，写入非易失性记忆体电路中相应位置；OSC＿data和该值存贮后，供本芯片下一次上电时调用。

2.根据权利要求1所述的一种对芯片原始振荡频率时钟进行校正的方法，其特征在于，所述固定值T1_count和T2_count的取值由设计预期的时钟输出频率和预定的两次电流反馈的时间差计算获得。

3.根据权利要求1所述的一种对芯片原始振荡频率时钟进行校正的方法，其特征在于，所述的OSC＿data为全“0”或“1”时，芯片将所述数字逻辑处理电路的输出端口全置0状态，使振荡器时钟电路输出频率处于中间值。

4.根据权利要求1所述的一种对芯片原始振荡频率时钟进行校正的方法，其特征在于，所述电流反馈电路主要由一恒流器和电子开关串联组成，电子开关受控于相连数字逻辑处理电路输出端口，初始化为关闭状态。

5.根据权利要求1所述的一种对芯片原始振荡频率时钟进行校正的方法，其特征在于，所述振荡器时钟电路是RC振荡器，数字逻辑处理电路的多个输出端口可改变R或C的大小，从而改变RC振荡器的输出频率，所述数字逻辑处理电路的输出端口不同值将导致振荡器时钟电路输出不同的对应频率。

6.根据权利要求1所述的一种对芯片原始振荡频率时钟进行校正的方法，其特征在于，所述非易失性记忆体电路为一次写入储存器OTP、多次写入储存器MTP、EEPROM或FLASH储存器，其由所述数字逻辑处理电路控制储存或读取数据。

7.根据权利要求1所述的一种对芯片原始振荡频率时钟进行校正的方法，其特征在于，所述OSC_OK的值在所述数字逻辑处理电路接受特定指令后修改为假，并存入非易失性记忆体电路内，供下一次芯片上电后重新校正时钟源输出频率。