CN103868415B - 一种高精度的、没有累积效应的延时方法 - Google Patents

Abstract

本发明提供一种高精度的、没有累积效应的延时方法，其是应用于一电子雷管芯片的延时方法，该芯片内设有数字逻辑处理电路、信号预处理电路、信号转换电路、非易失性记忆体电路，数字逻辑处理电路内设延期时间设定寄存器、备用延期时间设定寄存器、延期时间计数器、延期时间寄存器，本发明的方法以主机输出的固定频率、占空比的边沿信号即时间标定信号作为标准时间刻度，联网的任何从机均是这同一个标准，仅根据自身延时目标值的不一样，预先进行一次延时过程，找到自身延时目标终止刻度，用另一个计数器的结果进行标定。期间主机的时间刻度可以做得非常准，从机的延时结果也就会非常准。

Description

一种高精度的、没有累积效应的延时方法

技术领域

本发明涉及电子雷管技术领域，特别涉及一种应用于电子雷管中的一种高精度的、没有累积效应的延时方法。

背景技术

电子雷管又称数码电子雷管或数码智能雷管，其实就是普通瞬发雷管外挂电子控制电路。其本质在于用一个含有微型电子芯片的控制模块驱动点火头，模块取代了普通延期电雷管中的延期药，大大地提高了延时精度，其起爆能力与传统延期药雷管相同。控制是否起爆和起爆延时是其两个基本功能。一般来说，电子雷管由专用的与之通信的主机进行控制，主机的输出与电子雷管的两根脚线并联，同一个主机可以连接多个电子雷管，本文将电子雷管简称为从机。

2000年以来，国际上电子雷管逐渐得到越来越多的应用。国内电子雷管也得到了非速的发展，但多数产品存在延时精度不够高缺点。经分析，这主要由以下原因造成：

电子雷管芯片内部进行延时时，通常采用对固定时基计数的方法进行，因为温度漂移或其他原因会造成固定时基并不是绝对精确的，最后就会形成一个累积效应，使国内电子雷管的延时精度大都在延时目标值的1％以内，如果延时目标值为1000毫秒，则误差可达10毫秒。

因此，如何设计一种高精度的，没有累积效应的延时方法，即为本领域技术人员的研究方向所在。

发明内容

本发明的主要目的是提供一种高精度的，没有累积效应的延时方法，以解决上述现有技术中所存在的问题。

为了达到上述目的，本发明提供一种高精度的、没有累积效应的延时方法，其特征在于，其是应用于一电子雷管芯片的延时方法，该芯片内设有数字逻辑处理电路、信号预处理电路、信号转换电路、非易失性记忆体电路，数字逻辑处理电路内设有延期时间设定寄存器、备用延期时间设定寄存器、延期时间计数器、延期时间寄存器。

本延时方法需要主机发送相应指令及预标定脉冲配合，可分两部份，第一部份延时计数器为预标定流程，第二部份为实际延时流程。

第一部份延时计数器为预标定流程，具体步骤说明如下：

步骤S1：芯片正常初始化后，从非易失性记忆体电路中读出上一次存贮的延期时间数据，写入延期时间设定寄存器中，备用延期时间设定寄存器、延期时间寄存器清零，延期时间计数器清零；

步骤S2：主机发出芯片延时计数器预标定指令，芯片识别到该指令后，将延期时间设定寄存器的值复制到备用延期时间设定寄存器中，延期时间寄存器清零，延期时间计数器清零并启动计数功能；

步骤S3：主机发出芯片延时计数器预标定指令后，使其两根输出线上电压状态从V+反转到V－，保持一段时间，再从V－反转到V+，再保持所述一段时间，如此反复即发出周期性变化的时间预标定脉冲；

步骤S4：本芯片备用延期时间设定寄存器对主机输出的固定间隔脉冲信号进行自身值的递减计数，同时延期时间计数器对本芯片时钟源输出脉冲进行递增计数，当备用延期时间设定寄存器自减到0时，停止延期时间计数器计数，将其计数最终值写入延期时间寄存器，主机停止发出周期性变化的时间预标定脉冲，保持输出为V+状态；

第二部份为实际延时流程，具体步骤说明如下：

主机发出延时起爆指令后，芯片需检测延期时间寄存器是否为0，若为0表明本芯片未执行过或未执行完时间预标定流程，对主机当前指令不作响应，否则，本芯片立即将延期时间计数器清零并启动对本芯片时钟源输出脉冲进行递增计数的功能，开始延时。在时钟的驱动下，每步指令期间对延期时间计数器自加的结果与延期时间寄存器进行比较，若其大于等于预标定步骤时写入的值时，认为芯片需要进行的延时已经完成，可以驱动点火机构使雷管引爆。

其中，所述芯片还设置了一个许爆密码，当主机有发出正确的起爆密码对码指令时，置初始化为假的对码成功标志为真，所述芯片在延时结束后检查对码成功标志是否为真，若核对成功，驱动点火头起爆；否则认为是主机不需要执行点火头驱动，仅打开电流反馈一段时间关闭，以方便主机检查延期时间准确度。

其中，主机发送的预标定脉冲时间周期即是所述芯片的延时时间单位，总的延时长度值为延期时间设定寄存器乘以延时时间单位。在步骤S3中，若所述的一段时间为0.5ms，所述芯片得到一个固定频率、占空比信号，上升沿出现的时间间隔为1ms，即时间预标定脉冲频率为1KHZ，也是说本芯片延期时间设定寄存器DT的值表示的是以1ms为单位的延时值。

其中，所述步骤S2及步骤S3的可替换方式为：在所述步骤S2中，使备用延期时间设定寄存器清零，然后执行步骤S3，采取收到主机预标定脉冲信号备用延期时间设定寄存器会自加的方式，再随时比较备用延期时间设定寄存器的值，若大于等于延期时间设定寄存器，则将此时延期时间计数器存入延期时间寄存器。

其中，在实际延时流程步骤中，若将延期时间寄存器值写入延期时间计数器，使延期时间计数器对自身振荡器时钟以自减的方式实现计数延时，到0时即认为延时结束。

其中，在步骤中S1中，所述的延期时间设定寄存器值可受主机发送的修改延期时间指令而修改。

其中，所述芯片使数字逻辑处理电路收到信号转换电路传来的预标定脉冲信号后备用延期时间设定寄存器会自减1，主机发出的预标定脉冲信号至少保持到所有连接在当前主机上的电子雷管芯片的备用延期时间设定寄存器减到0。

与现有技术相比，本发明的有益效果在于：

1、首先以主机输出的固定频率、占空比的边沿信号即时间标定信号作为标准时间刻度，联网的任何从机均是这同一个标准，仅根据自身延时目标值的不一样，预先进行一次延时过程，找到自身延时目标终止刻度，用另一个计数器的结果进行标定，所以没有普通延时的累积误差。期间主机的时间刻度可以做得非常准，从机的延时结果也就会非常准。

2、将需要延时的时间值用一个较高频率的如100KHZ芯片时钟源作为计数器时钟，以计数器自身递减或递增的方式一次性完成，其步长仅为10us，其延时的最小分辨率也就是10us，误差远比普通电子雷管以1ms为单位进行延时的方法小多了。

3、电子雷管实际使用时的环境即使是在同一组网起爆的网络中各个电子雷管因各种原因会有所不同，特别是各个电子雷管开始起爆时刻，环境温度差距可能达20摄氏度以上，集成电路的温度漂移可能会造成芯片之间的时钟源输出频率差距达2％以上，在采用本种延时方式后，因预标定时温度漂移误差也计算在计数器结果内，延时结果主要决定于主机输出的定标脉冲信号，其延时精度就会在这种严酷条件下也极为优秀。

本发明重点说明了一种电子雷管内部控制芯片主要模块及其使用的高精度的、没有累积效应的延时方法，实际制造的芯片产品因各种原因可能包括要本文中没有提到的电路、寄存器、模块或与主机交互的指令。这并不是说芯片不需要这些部份，只是与本文所述内容无关，无需多述。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一种电子雷管控制芯片组成示意图；

图2为本发明所述主机与芯片的联接示意图；

图3为本发明所述芯片实施例延时计数器预标定流程图；

图4为本发明所述芯片实施例延时启动流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，为本发明一种电子雷管控制芯片实施例组成示意图，本发明的电子雷管控制芯片800包括：整流电路101、隔离二极管701、复位电路102、电源供给电路103、信号预处理电路900、信号转换电路108、电流反馈电路109、数字逻辑处理电路201、振荡器时钟电路202、非易失性记忆体电路203、储能电容充电控制电路301及雷管发火驱动电路302，其中：

整流电路101输入与电子雷管两脚线LINE＿A和LINE＿B相连，其输出正端与电流反馈电路109、隔离二极管701阳极相连，隔离二极管701阴极输出端与复位电路102、电源供给电路103、储能电容充电控制电路301、雷管发火驱动电路302相连，整流电路101输出负端为芯片0电平点即GND。

信号预处理电路900的两输入端与所述的整流电路101两输入端并联；输出端即IN_A、IN_B与信号转换电路的输入端连接，用于将外界输入的高电压信号约4－22V降低到信号转换电路可接受的程度，在本实例中约为<1.4V；

复位电路102的电源连接隔离二极管701阴极，其输出信号POR与数字逻辑处理电路201相连，主要功能为检测电源供给部份电源是否在正常范围内，否则输出信号POR使数字逻辑处理电路201处于复位状态。

电源供给电路103的输出为两路稳压电源，一路供给数字逻辑处理电路201为3.3V、信号变换电路108和振荡器时钟电路202，一路供给非易失性记忆体电路203为7V。

信号转换电路108输入与信号预处理电路900的输出并联，其输出与数字逻辑处理电路201输入端口S_in相连，其需要的电源也由电源供给电路103提供，其功能主要是与信号预处理电路900联合作用将外界输入的高电压信号约4－22V，按预定的规则正确转换为数字逻辑处理电路201能识别的信号0或1。

电流反馈电路109与整流电路101的输出正和GND分别相连，数字逻辑处理电路201的一个输出IO端口S＿re与其相连。其功能主要是当与之相连的数字逻辑处理电路的输出端口为高电平时，在整流电路正负之间会增加一定电流消耗20mA左右，即主机输出电流会增加20mA左右。

振荡器时钟电路202电源与电源供给电路103相连，其输出与数字逻辑处理电路201时钟输入口OSC相连，其功能就是芯片得电时，内置RC振荡器产生固定的振荡波(以100KHz为设计预期值)，再通过内置整形电路得到数字逻辑处理部份201的时钟源，数字处理逻辑处理电路201的多个IO输出口Tr0-Tr7连接到振荡器时钟电路的输入，这些IO的电平高低状态将影响振荡器时钟电路202的内置RC充放电时间，即会加快或减慢振荡器时钟电路的输出频率(设计预期可以达到调整范围是上下20％)。

非易失性记忆体电路203的电源输入与电源供给电路103的输出相连，本实施例选用记忆体为一次性写入只读储存器即OTP，其电源要求7V，其数字逻辑处理电路201的连接根据OTP要求设计，主要功能就是根据数字逻辑处理电路201的需要，存贮或读取数据。

储能电容充电控制电路301的输入与整流电路101的输出相连，输出与置于芯片外的储能电容402相连，数字逻辑处理电路201的输出端口与其另外的控制输入脚C_ch相连，其主要功能是受数字逻辑处理电路201信号控制对储能电容进行充电，并限制储能电容的充电电流、电压。

雷管发火驱动电路302主要由一低导通电阻的NMOS管及其驱动电路组成，其需要的电源输入直接与整流电路101输出回路相连，NMOS管的漏极与芯片外置的雷管点火头401相连，驱动电路输入控制端口B＿st连接数字逻辑处理电路201。

本发明的电子雷管芯片是按现代集成电路制造技术为数模混合型集成电路，数字处理逻辑处理电路201即是其数字核心部份，在这其中包含控制运行本芯片的代码程序、流程，主要功能就是接收模拟电路各个模块传来的信号，实现按设计者的要求，识别主机传来的指令及接受相关数据，以数字端口输出的信号去控制各个模拟电路模块。

本实例中实施的电子雷管芯片需要进行初始化处理，其包括如下步骤：

步骤1：控制主机给芯片通电，上电之初芯片复位电路检测到电源供给部份电源达到正常范围4－22V之前，给出数字逻辑处理电路201复位信号，芯片处于复位时的不工作状态，并保持到整流电路输出的电压达到正常范围4－22V内后，复位信号变化使芯片开始正常工作。

步骤2：复位信号结束，数字逻辑处理电路201开始初始化，首先置输出IO脚为相应的高低状态，如驱动点火机构的NOMS输出IO端口B＿st为低，驱动电流反馈电路的输出IO端口为低，驱动储能电容充电模块中的充电开关NMOS栅极为低等；

步骤3：读取非易失性记忆体电路203，即OTP存贮的数据并写入相应的寄存器或引脚，如身份ID、预设延期时间、若OSC＿data不全为0或1时，根据其修改振荡器时钟电路202的输入控制端口Tr0－Tr7的电平状态值等；

步骤4：执行信号转换电路初始化流程；

步骤5：等待主机通信指令，并根据指令内容执行相应工作。

如图2所示，为本发明所述主机与芯片的连接示意图，主机601输出并连了相同的实施例801－805。

为方便说明本实施例使用芯片延时方法，现对相关的寄存器进行命名如下：

延期时间设定寄存器DT：芯片接收主机发送过来的延期时间设定指令，根据指令内容修改这一寄存器。

备用延期时间设定寄存器DT＿1：芯片接收主机发送过固定频率、占空比的信号简称预标定脉冲信号，每收到一信号边沿寄存器DT＿1自减1或自加1。

延期时间计数器DT＿C：当芯片开始启动延时功能时，本计数器对时钟源上升沿或下降沿进行计数，可设计芯片时做成递增计数或递减计数。

延期时间寄存器DTC＿X：由芯片控制，用于存贮计数器DT＿C的值。

本延时方法需要主机发送相应指令及预标定脉冲配合，可分两部份，第一部份延时计数器预标定流程，第二部份为实际延时流程。芯片实施例延时计数器预标定流程参阅图3，说明如下：

步骤S1：芯片上电，从记忆体电路203中读出上一次存贮的延期时间数据，写入寄存器DT中，寄存器DT＿1、DTC＿X清零，计数器DT＿C清零，本步骤中的DT值也可能受后面主机发送的修改延期时间指令而修改。

步骤S2：主机发出从机芯片延时计数器预标定指令，从机芯片识别到本指令后，将寄存器DT的值复制到DT＿1中，寄存器DTC＿X清零，计数器DT＿C清零并启动计数功能。

步骤S3：主机发出从机芯片延时计数器预标定指令后，使输出线上电压状态从V+反转到V－，保持一段时间如0.5ms，再从V－反转到V+，再保持一段时间如0.5ms。如此反复，使从机芯片得到一个固定频率、占空比的信号，上升沿出现的时间间隔为1ms，即是说本芯片延期时间设定寄存器DT的值表示的是以1ms为单位的延时值。

本芯片设计时可使数字逻辑处理电路收到信号转换电路传来的上升沿信号后延期时间计数器DT＿1会自减1，或者可使数字逻辑处理电路收到信号转换电路传来的下降沿信号后延期时间计数器DT＿1会自减1。主机发出的固定变化信号至少保持到DT＿1自减到0。

步骤S4：本芯片DT＿1自减到0时，停止计数器DT＿C计数，将计数最终值写入寄存器DTC＿X，主机停止发出上述循环的固定变化信号，保持输出固定为V+状态。

第二部份为实际延时流程，如图4所示，说明如下：

主机发出延时起爆指令后，本芯片需检测DTC＿X是否为0，若为0表明本芯片未执行过或未执行完时间预标定流程，对主机当前指令不作响应。否则，本芯片立即将计数器DT＿C清零并启动计数功能，开始延时，并在时钟的驱动下，每步指令期间对计数器自加的结果与寄存器DTC＿X进行比较，若其大于等于DTC＿X的值时，认为芯片需要进行的延时已经完成，可以驱动点火机构使雷管引爆了。

在以上在步骤S2的描述中，也可使DT＿1清零，然后在步骤S3采取收到主机边沿信号DT＿C会自加的方式，再随时比较DT＿1的值，若大于等于DT，则将此时DT＿C存入寄存器DTC＿X。

在以上实际延时流程步骤的描述中，若将DTC＿X值写入计数器，使计数器对振荡器时钟以自减的方式实现计数延时，到0时可认为延时结束的方法也是可行的。

其中，所述芯片还设置了一个许爆密码，当主机有发出正确的起爆密码对码指令时，置初始化为假的对码成功标志为真，所述芯片在延时结束后检查对码成功标志是否为真，若核对成功，驱动点火头起爆；否则认为是主机不需要执行点火头驱动，仅打开电流反馈一段时间关闭，以方便主机检查延期时间准确度。

本芯片采用的新发明的延时方法有如下好处：

1、首先以主机输出的固定频率、占空比的边沿信号即时间标定信号作为标准时间刻度，联网的任何从机均是这同一个标准，仅根据自身延时目标值的不一样，预先进行一次延时过程，找到自身延时目标终止刻度，用另一个计数器的结果进行标定，所以没有普通延时的累积误差。期间主机的时间刻度可以做得非常准，从机的延时结果也就会非常准。

2、将需要延时的时间值用一个较高频率的如100KHZ芯片时钟源作为计数器时钟，以计数器自身递减或递增的方式一次性完成，其步长仅为10us，其延时的最小分辨率也就是10us，误差远比普通电子雷管以1ms为单位进行延时的方法小多了。

3、电子雷管实际使用时的环境即使是在同一组网起爆的网络中各个电子雷管因各种原因会有所不同，特别是各个电子雷管开始起爆时刻，环境温度差距可能达20摄氏度以上，集成电路的温度漂移可能会造成芯片之间的时钟源输出频率差距达2％以上，在采用本种延时方式后，因预标定时温度漂移误差也计算在计数器结果内，延时结果主要决定于主机输出的定标脉冲信号，其延时精度就会在这种严酷条件下也极为优秀。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围。

Claims (9)

1.一种高精度的、没有累积效应的延时方法，其特征在于，其是应用于一电子雷管芯片的延时方法，该芯片内设有数字逻辑处理电路、信号预处理电路、信号转换电路、非易失性记忆体电路，数字逻辑处理电路内设有延期时间设定寄存器、备用延期时间设定寄存器、延期时间计数器、延期时间寄存器，其中，所述的延时方法包括以下两部份步骤：

第一部份为延时计数器预标定流程，第二部份为实际延时流程。

2.根据权利要求1所述的一种高精度的、没有累积效应的延时方法，其特征在于，所述第一部份为延时计数器预标定流程包括如下4个步骤：

步骤S1：芯片正常初始化后，从非易失性记忆体电路中读出上一次存贮的延期时间数据，写入延期时间设定寄存器中，备用延期时间设定寄存器、延期时间寄存器清零，延期时间计数器清零；

步骤S2：主机发出芯片延时计数器预标定指令，芯片识别到该指令后，将延期时间设定寄存器的值复制到备用延期时间设定寄存器中，延期时间寄存器清零，延期时间计数器清零并启动计数功能；

步骤S3：主机发出芯片延时计数器预标定指令后，使其两根输出线上电压状态从V+反转到V－，保持一段时间，再从V－反转到V+，再保持所述一段时间，如此反复即发出周期性变化的时间预标定脉冲；

步骤S4：本芯片备用延期时间设定寄存器对主机输出的固定间隔脉冲信号进行自身值的递减计数，同时延期时间计数器对本芯片时钟源输出脉冲进行递增计数，当备用延期时间设定寄存器自减到0时，停止延期时间计数器计数，将其计数最终值写入延期时间寄存器，主机停止发出周期性变化的时间预标定脉冲，保持输出为V+状态。

3.根据权利要求1所述的一种高精度的、没有累积效应的延时方法，其特征在于，所述第二部份为实际延时流程包括如下步骤：

主机发出延时起爆指令后，芯片需检测延期时间寄存器是否为0，若为0表明本芯片未执行过或未执行完时间预标定流程，对主机当前指令不作响应，否则，本芯片立即将延期时间计数器清零并启动对本芯片时钟源输出脉冲进行递增计数的功能，开始延时，在时钟的驱动下，每步指令期间对延期时间计数器自加的结果与延期时间寄存器进行比较，若其大于等于预标定步骤时写入的值时，认为芯片需要进行的延时已经完成，可以驱动点火机构使雷管引爆。

4.根据权利要求1所述的一种高精度的、没有累积效应的延时方法，其特征在于，所述芯片还设置了一个许爆密码，当主机有发出正确的起爆密码对码指令时，置初始化为假的对码成功标志为真，所述芯片在延时结束后检查对码成功标志是否为真，若核对成功，驱动点火头起爆；否则认为是主机不需要执行点火头驱动，仅打开电流反馈一段时间关闭，以方便主机检查延期时间准确度。

5.根据权利要求2所述的一种高精度的、没有累积效应的延时方法，其特征在于，在步骤S3中，主机发送的预标定脉冲时间周期即是所述芯片的延时时间单位，总的延时长度值为延期时间设定寄存器乘以延时时间单位。

6.根据权利要求2所述的一种高精度的、没有累积效应的延时方法，其特征在于，所述步骤S2及步骤S3的可替换方式为：在所述步骤S2中，使备用延期时间设定寄存器清零，然后执行步骤S3，采取收到主机边沿信号备用延期时间设定寄存器会自加的方式，再随时比较备用延期时间设定寄存器的值，若大于等于延期时间设定寄存器，则将此时延期时间计数器存入延期时间寄存器。

7.根据权利要求1所述的一种高精度的、没有累积效应的延时方法，其特征在于，在所述第二部份为实际延时流程步骤中，若将延期时间寄存器值写入延期时间计数器，使延期时间计数器对振荡器时钟以自减的方式实现计数延时，到0时认为延时结束。

8.根据权利要求2所述的一种高精度的、没有累积效应的延时方法，其特征在于，在步骤中S1中，所述的延期时间设定寄存器可受主机发送的修改延期时间指令而修改。

9.根据权利要求1所述的一种高精度的、没有累积效应的延时方法，其特征在于，所述芯片使数字逻辑处理电路收到信号转换电路传来的预标定脉冲信号后备用延期时间设定寄存器会自减1，主机发出的预标定信号至少保持到所有连接在当前主机上的电子雷管芯片的备用延期时间设定寄存器自减到0。