KR0172752B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 238000007669 thermal treatment Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 3
- 238000002513 implantation Methods 0.000 abstract description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법을 제공하는 것으로, n-형영역이 형성된 실리콘 기판상에 제1 및 제2산화막 스페이서를 이용한 불순물 주입에 의해 p형영역 및 n+형영역을 각각 형성하여 소자의 집적도가 높아지고 채널폭이 짧아져서 저전력구조에 적합하므로 소자의 수율을 향상시킬 수 있는 효과가 있다.
Description
제1a도 내지 제1c도는 종래의 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 소자의 단면도.
제2a도 내지 제2d도는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘기판 2 : 산화막
3 및 12 : 폴리실리콘층 10A 및 20A : n-형영역
10B 및 20B : p형영역 10C 및 20C : n+형영역
13 : 산화막(LTO막) 14 : 제1산화막 스페이서
15 : 제2산화막 스페이서
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로서 특히, 산화막 스페이서를 이용한 이온주입에 의해 공통 컬렉터 전극을 갖는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
일반적으로, BJT(Bipolar Junction Transistor) 트랜지스터는 에미터(E), 베이스(B), 컬렉터(C)로 이루어지는 3개의 접합영역을 갖는다. 그러면 종래 BJT 트랜지스터의 제조방법을 첨부도면 제1a도 내지 제1c도를 참조하여 설명하면 다음과 같다.
제1a도 내지 제1c도는 종래 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 소자의 단면도이다.
제1a도는 전체적 n-불순물이 형성된 실리콘기판(1)내의 소정부분에 p형영역(10B)을 형성하고, 상기 p형영역(10B)의 소정부분에 n+형영역(10c)을 형성한 상태의 단면도이다.
제1b도는 상기 실리콘기판(1)의 전체 상부면에 절연막(2)을 형성한 후 상기 절연막(2)을 마스크(도시안됨)를 이용하여 패터닝한 상태의 단면도이다.
제1c도는 상기 실리콘기판의 전체 상부면에 폴리실리콘층(3)을 형성한 후 마스크(도시안됨)를 이용하여 에미터 및 베이스전극을 형성한 상태의 단면도이다.
상기 방법에 의해 형성된 BJT 트랜지터는 소자의 고집적화에 따라 채널폭폴(Channel Width)을 줄이는데 한계가 있어 고주파의 동작에 취약하며, 또한 쇼트채널(Short Channel) 형성이 어려워 크기(Size)를 줄이는데 한계가 있다는 문제점이 있다.
따라서 본 발명은 불순물이 형성된 실리콘기판상에 산화막 스페이서를 이용하여 접합영역을 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공하는 데 그 목적이 있다. 상기한 목적을 달성하기 위한 본 발명은 n-형영역이 형성된 실리콘기판상에 폴리실리콘층 및 산화막을 순차적으로 형성하는 단계와, 상기 단계로부터 마스크를 이용하여 상기 산화막 및 폴리실리콘층을 순차적으로 식각하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 제1산화막을 형성한 후 상기 제 1산화막을 식각하여 상기 폴리실리콘층 및 산화막의 양 측벽에 제1산화막 스페이서를 형성하고, 그 전체 상부면에 p형 불순물을 주입하여 p형영역을 각각 형성하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 제2산화막을 형성한 후 상기 제2산화막을 식각하여 상기 제 1산화막 스페이서의 양 측벽에 제 2산화막 스페이서를 각각 형성하고, 그 전체 상부면에 n+형 불순물을 주입하여 n+형영역을 형성한 후 급속열처리를 실시하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2d도는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 소자의 단면도이다.
제2a도는 n-형영역(20A)이 형성된 실리콘기판(11)상에 폴리실리콘층(12) 및 산화막(13)을 순차적으로 형성한 상태의 단면도로서, 상기 폴리실리콘층(12)은 인시튜(In Situ)로 도프(Dopad)된 n+형이며, 상기 산화막(13)은 LTD(Low Temperat
ure Oxide)막으로 형성할 수 있다.
제2b도는 마스크(도시안됨)를 이용하여 상기 산화막(13) 및 폴리실리콘층(12)을 순차적으로 식각한 상태의 단면도로서, 상기 식각공정은 반응성 이온식각(RIE)공정을 이용한다.
제2c도는 상기 실리콘기판(11)의 전체 상부면에 제1산화막을 형성한 후 상기 제1산화막을 식각하여 상기 폴리실리콘층(12) 및 산화막(13)의 측벽에 제1산화막 스페이서(14)를 형성하고, 그 전체 상부면에 p형 불순물을 주입한 상태의 단면도로서, 이때 노출된 n-형영역(20A)은 상기 p형 불순물로 인해 p형영역(20B)으로 변한다. 상기 p형 불순물은 붕소(B)을 사용한다.
제2d도는 상기 실리콘기판(11)의 전체 상부면에 제2산화막을 형성한 후 상기 제2산화막을 식각하여 상기 제1산화막 스페이서(14)의 측벽에 제2산화막 스페이서(15)를 형성하고, 그 전체 상부면에 n+형 불순물을 주입한 후 급속열처리(RTA)를 실시한 상태의 단면도로서, 이때 노출된 p형영역(20B)은 상기 n+형 불순물로 인해 n+형영역(20c)으로 변한다. 상기 n+형 불순물은 비소(As)를 사용한다. 그리고 상기 제2산화막 스페이서(15)의 폭은 p형영역(20B)의 폭에 대응하기 때문에 상기 p형영역(20B)의 채널폭은 상기 제2산화막 스페이서(15)의 폭에 의해 조절할 수 있다.
상기 실리콘기판(11)상의 상기 n-형영역(20A)은 폴리실리콘층(12) 및 제1산화막 스페이서(14)의 하면에 형성되고, 상기 p형영역(20B)은 제2산화막 스페이서(15)의 하면에 각각 형성되며, 상기 n+형영역(20C)은 노출된 상기 실리콘기판(11)에 각각 형성된다. 그리고 상기 n-형영역(20A)은 컬렉터이고, 상기 p형영역(20B)은 베이스이며, 상기 n+형영역(20C)은 컬렉터가 된다. 따라서 상기 반도체 소자는 컬렉터가 공통인 쌍극성 접합 트랜지스터가 된다.
상기 본 실시예에서는 NPN형 트랜지스터를 설명하였으나 PNP형 트랜지스터도 상술과 동일하므로 상세한 설명은 생략한다.
상술한 바와같이 본 발명에 의하면 n-형영역이 형성된 실리콘기판상에 제1및 제2산화막 스페이서를 이용한 불순물 주입에 의해 p형영역 및 n+형영역을 형성하여 소자의 집적도가 높아지고 채널폭이 짧아져서 저전력구조에 적합하므로 소자의 수율을 향상시킬수 있는 탁월한 효과가 있다.
Claims (5)
- 반도체 소자의 트랜지스터 제조방법에 있어서, n-형영역이 형성된 실리콘기판상에 폴리실리콘층 및 산화막을 순차적으로 형성하는 단계와, 상기 단계로부터 마스크를 이용하여 상기 산화막 및 폴리실리콘층을 순차적으로 식각하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 제1산화막을 형성한 후 상기 제1산화막을 식각하여 상기 폴리실리콘층 및 산화막의 양측벽에 제1산화막 스페이서를 형성하고, 그 전체 상부면에 p형 불순물을 주입하여 p형영역을 각각 형성하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 제2산화막을 형성한 후 상기 제2산화막을 식각하여 상기 제1산화막 스페이서의 양 측벽에 제2산화막 스페이서를 각각 형성하고, 그 전체 상부면에 n+형 불순물을 주입하여 n+형영역을 형성한 후 급속열처리를 실시하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 폴리실리콘층은 인시튜로 도프된 n+형인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 산화막은 LTO막인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 식각공정은 반응성 이온식각공정인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 p형영역의 채널폭은 상기 제2산화막 스페이서의 폭에 의해 조절 할 수 있는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950048750A KR0172752B1 (ko) | 1995-12-12 | 1995-12-12 | 반도체 소자의 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950048750A KR0172752B1 (ko) | 1995-12-12 | 1995-12-12 | 반도체 소자의 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970054371A KR970054371A (ko) | 1997-07-31 |
| KR0172752B1 true KR0172752B1 (ko) | 1999-02-01 |
Family
ID=19439285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950048750A KR0172752B1 (ko) | 1995-12-12 | 1995-12-12 | 반도체 소자의 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172752B1 (ko) |
-
1995
- 1995-12-12 KR KR1019950048750A patent/KR0172752B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054371A (ko) | 1997-07-31 |
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