KR0167601B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 MOS 트랜지스터의 게이트와 접합 부분에 실리사이드를 형성시켜 게이트와 접합과의 저항에 의해 발생되는 게이트의 RC 지연을 낮추어 고 속의 소자를 제조할 수 있는 릴리사이드 형성방법에 관한 것으로서, 반도체 MOS 트랜지스터의 게이트와 접합을 형성하는 공정에 있어서, 폴리실리콘과 티타늄을 2번에 걸쳐 증착하여 티타늄 실리사이드를 형성하며, 보다 자세하게는 상기 게이트와 접합 형성 공정 전에 폴리실리콘 증착과 티타늄 증착을 실시하고, 상기 게이트와 소오스, 드레인접합 공정 후에 다시 티타늄 증착을 실시하여 실리사이드의 두께를 감소하지 아니하고도 접촉저항을 감소시켜 소자의 속도가 향상될 수 있다.
Description
제1a도의 내지 제1c도는 종래의 실리사이드 형성방법의 공정을 순차적으로 나타내는 단면도.
제2a도의 내지 제2d도는 본 발명에 따른 실리사이드 형성방법의 공정을 순차적으로 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 웰
3 : 필드 산화막 4 : 게이트 산화막
5 : 폴리실리콘 6 : 티타늄
7 : 티타늄 실리사이드 8 : 포토레지스트
9 : LDD 영역 10 : 스페이서
11 : 소오스 또는 드레인 접합
본 발명은 MOS 트랜지스터의 게이트와 소오스, 드레인 접합 부분에 실리사이드를 형성시켜 게이트와 접합지역 사이에 발생하는 접촉 저항을 감소시킴으로써 RC 지연 시간을 낮추어 고속의 소자를 제조할 수 있는 반도체 소자의 제조방법에 관한 것이다.
통상적으로 대부분의 집적회로에서 접촉부와 금속 배선으로 사용되오던 알루미늄이 초기의 반도체 소자의 공정에 이용되어 왔지만, 공융 온도가 577℃이고, 계면 원자는 400℃이하에서 확산되어 큰 누설전류를 발생하는 단점이 있었다. 이러한 이유로 낮은 비저항과 고온의 안정도를 가지는 새로운 접촉재료로서 금속 실리사이드가 대두되게 되었다. 실리사이드는 고유의 조성과 각기의 화학적 성질을 갖는 금속-실리콘 화합물이다. 상기 금속들의 종류는 내화성 금속족인 몰리브덴, 탄탈륨, 티타늄, 텅스텐 또는 귀금속인 코발트, 니켈, 백금 등이다. 이러한 실리사이드는 낮은 비저항과 고온에서의 안정도 외에도 형성 및 에칭이 용이하고, 강력한 접착력이 있으며, 산화 공정시 산화막을 형성할 수 있는 장점이 있다.
상기의 실리사이드 중 티타늄을 이용한 종래의 MOS 트랜지스터의 실리사이드 형성방법을 제1도에 의거하여 자세히 살펴보면 다음과 같다.
제1a도 내지 제1c도는 종래의 티타늄 실리사이드 제조 공정을 순차적으로 나타내는 단면도이다.
우선, 실리콘 기판(1) 위에 웰(2)을 형성시키고 디바이스와 디바이스의 분리를 위하여 필드 산화막(3)을 형성한다. 그 후, 게이트 산화막(4)을 250±20 Å 정도로 증착하고, 폴리실리콘(5)을 2000 내지 3000Å 정도로 증착시킨 다음 포클(POCl3) 공정으로 폴리 실리콘의 전도성을 향상시킨다. 이어서, 폴리실리콘(5)을 포토 리소그래피 공정 및 식각 공정을 이용하여 패터닝하여 게이트 전극을 형성한다. 그리고 소자의 핫 케리어를 방지하기 위한 LDD구조를 형성하기 위하여 게이트 전극 양 측부에 저농도 이온 주입부 영역(9)을 형성한 다음, 게이트 측벽에 블랭킷 에칭 방법을 이용하여 형성한 스페이서(10) 및 고농도 이온이 주입된 소오스, 드레인 접합(11)을 형성시킨 후에 티타늄(6)을 300 내지 700Å 정도 증착시키면 제1a도와 같은 형상이 이루어진다.
이와같은 상태에서 RTP(rapid thermal·1 process) 어닐링을 수행하면 C49 구조의 티타늄 실리사이드(7)가 제1b도와 같이 형성된다.
그 다음에 제1c도에 도시된 바와 같이, 식각액으로 반응하지 않는 티타늄(6)을 제거하고 고온의 RTP 어닐링에 의해 저항이 낮은 C54 구조의 티타늄 실리사이드(7)가 형성된다.
그러나 이와같은 종래의 실리사이드 형성방법은 게이트와 소오스, 드레인의 접합부에 실리사이드를 동시에 형성하므로서 게이트와 소오스, 드레인 접합의 접촉 저항을 동시에 낮출 수 없는 문제점이 있었다. 즉, 접합의 저항을 낮추기 위해서 실리사이드의 두께를 얇게 형성하면 게이트의 저항이 높아져 RC 지연이 발생하고, 반면에 게이트의 저항을 낮추기 위해 실리사이드를 두껍게 형성하면 도펀트가 투사거리 이상으로 확산되어 실리사이드와 접합의 계면접촉 저항이 높아지는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위해 안출된 본 발명은, 티타늄 실리사이드를 게이트와 접합 형성 전후에 각각 증착시켜 게이트와 접합의 저항을 낮추어 RC 지연 감소와 계면접촉 저항을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명은, 반도체 MOS 트랜지스터의 게이트 전극 및 소오스, 드레인 접합부를 형성하는 공정 중 게이트 전극 상부 및 소오스 드레인 접합부 상부에 실리사이드를 형성하는 반도체 소자의 제조방법에 있어서, 상기 게이트 전극에는 이중으로 실리사이드를 형성하고, 상기 소오스 드레인 접합부상에는 단일로 실리사이드를 형성하며, 상기 게이트 전극에 먼저 형성되는 실리사이드는 게이트 전극의 형태를 갖추기 이전에 형성하고, 나중에 형성되는 실리사이드는 게이트 전극의 형태로 갖춘 후에, 상기 소오스 드레인 접합부 상부의 실리사이드와 동시에 형성하는 것을 특징으로 한다.
더욱 바람직하게는, 실리사이드를 형성하는 공정은,, 반도체 기판상에 게이트 산화막을 형성하는 단계와 게이트 산화막 위에 제1 폴리실리콘을 증착하는 단계와, 상기 제1 폴리실리콘 상부에 제1 내화성 금속을 증착하는 단계와, 상기 제1 폴리실리콘과 제1 내화성 금속을 어닐링하여, 제1 실리사이드 형성하는 단계와, 상기 제1 실리사이드 상부에 다시 제2 폴리실리콘을 증착하는 단계와, 상기 제2 폴리실리콘과 제1 실리사이드 및 반응되지 않고 남은 제1 폴리실리콘을 패터닝하여, 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판에 소오스, 드레인 접합을 형성하는 단계와, 상기 반도체 기판의 결과물 상부에 제2내화성 금속을 증착하는 단계와, 상기 결과물을 어닐링하여, 상기 게이트 전극상에는 제2 내화성 금속과 제2 폴리실리콘을 반응시키어, 제2 실리사이드를 형성하고, 상기 소오스, 드레인 접합 상에는 기판과 제2 내화성 금속막을 반응시키어, 제2 실리사이드를 형성하는 단계와, 제2 실리사이드를 형성한 후 잔류하는 제2 내화성 금속을 제거하는 단계와 상기 결과물을 어닐링하는 단계를 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 상세히 설명한다.
제2a도 내지 제2d도는 본 발명에 따른 실리사이드 형성방법의 공정을 순차적으로 나타낸 단면도이다.
우선, 실리콘 기판(1) 위에 웰(2)을 형성시킨 후, 필드 산화막(3)으로 소자간을 격리시키고, 게이트 산화막(4)을 종래와 마찬가지로 250±20Å 정도로 증착시킨다. 그 후, 상기 게이트 산화막(4) 위에 종래 폴리실리콘의 두께의 2/3, 즉 1,500∼2,200Å 정도의 두께로 폴리실리콘(5)을 증착시킨 다음, 포클(POCl3) 공정으로 상기 폴리 실리콘(5)의 전도성을 향상시킨 후, 티타늄(6)을 증착시키면 제2a도와 같은 형상이 이루어진다.
이와같은 상태에서 저온 RTP 어닐링으로 상기 폴리실리콘(5)과 티타늄(6)을 반응시켜 제1 티타늄 실리사이드(7)를 형성시킨다. 그 후, 제1 티타늄 실리사이드(7) 상부에 폴리실리콘(5)을 다시 증착시킨다. 여기서, 재차 형성되는 폴리실리콘(5)은 이후에 형성될 실리사이드 형성하기 위하여 제공되는 예정 두께보다 두껍게 형성한다. 그후, 재차 형성되는 폴리실리콘(5) 상부에 게이트 전극을 형성하기 위한 리소그래피 공정에 의해 포토레지스트(8)을 형성시킨 상태가 제2b도이다.
그후, 포토레지스트(8)을 이용하여, 두 번째 형성된 폴리실리콘(5), 티타늄 실리콘막(7) 및 첫 번째 형성된 폴리실리콘(5)을 삭각하여, 게이트 전극(5,7)을 형성한다. 그리고, 게이트 전극(5,7) 양측의 기관(1)에 저농도 불순물 이온주입을 수행하고, 게이트 전극(5,7)의 양측벽에 공지의 방법으로 스페이서(10)를 형성한다. 그후, 스페이서(10)의 양측에 고농도 불순물 이온주입을 수행하여, 소오스, 드레인 접합(11)을 차례로 형성시킨다. 이어서, 제2c도에서와 같이, 재차 티타늄(6)을 증착한다.
최종적으로 제2d도와 같이, RTP 어닐링에 의해 두 번째 증착시킨 상기 폴리실리콘(5)과 티타늄(6)을 반응시켜 C49 구조의 제2 티타늄 실리사이드(7')를 형성한다. 소오스, 드레인 접합(11)상에 형성되는 제2 티타늄 실리사이드(7')는 두 번째로 증착된 티타늄(6)과 기판 실리콘이 반응되어 형성되고, 게이트 전극 상부에 형성되는 제2 티타늄 실리사이드(7')는 두 번째로 형성된 폴리실리콘(5)과 두 번째로 형성된 티타늄(6)과 반응되어 형성된다. 이때, 두 번째로 형성되는 폴리실리콘(5)은 두 번째로 형성된 티타늄(6)과 반응하면서, 하부의 제1 티타늄 실리사이드(7)과도 반응된다. 따라서, 상술한 바와 같이 두 번째로 형성되는 폴리실리콘(5)이 제2 티타늄 실리사이드(7')를 형성하는데 제공되는 두께보다 두껍게 형성되었더라도, 남은 폴리실리콘(5)은 제1 티타늄 실리사이드와 반응된다. 그후, 잔존하는 상기 티타늄(6) 즉, 산화막 상부에 형성된 티타늄(6)은 공지의 식각액으로 제거하고, 다시 고은 RTP 어닐링을 진행하면, 제1 티타늄 실리사이드와 제2 티타늄 실리사이드가 모두 반응하여, 저항이 낮은 C54 구조의 티타늄 실리사이드(7+7')가 형성된다.
이와같이 본 발명은 게이트 전극에는 이중 실리사이드층을 형성하고, 소오스, 드레인 접합부에는 단일의 실리사이드를 형성하므로서, 게이트 전극의 전도성을 증가시킴과 동시에, 소오스, 드레인 접합의 접합 저항을 동시에 감소시킬 수 있다. 따라서, 반도체 소자의 RC 지연시간이 감소되므로서 소자의 속도가 향상되는 장점이 있다.
Claims (8)
- 반도체 MOS 트랜지스터의 게이트 전극 및 소오스, 드레인 접합부를 형성하는 공정 중 게이트 전극 상부 및 소오스 드레인 접합부 상부에 실리사이드를 형성하는 반도체 소자의 제조방법에 있어서, 상기 게이트 전극에는 이중으로 실리사이드를 형성하고, 상기 소오스 드레인 접합부상에는 단일로 실리사이드를 형성하며, 상기 게이트 전극에 먼저 형성되는 실리사이드는 게이트 전극의 형태를 갖추기 이전에 형성하고, 나중에 형성되는 실리사이드는 게이트 전극의 형태로 갖춘 후에, 상기 소오스 드레인 접합부 상부의 실리사이드와 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 실리사이드를 형성하는 공정은, 반도체 기판상에 게이트 산화막을 형성하는 단계; 게이트 산화막 위에 제1 폴리실리콘을 증착하는 단계; 상기 제1 폴리실리콘 상부에 제1 내화성 금속을 증착하는 단계; 상기 제1 폴리실리콘과 제1 내화성 금속을 어닐링하여, 제1 실리사이드 형성하는 단계; 상기 제1 실리사이드 상부에 다시 제2 폴리실리콘을 증착하는 단계; 상기 제2 폴리실리콘과 제1 실리사이드 및 반응되지 않고 남은 제1 폴리실리콘을 패터닝하여, 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 반도체 기판에 소오스, 드레인 접합을 형성하는 단계; 상기 반도체 기판의 결과물 상부에 제2 내화성 금속을 증착하는 단계; 상기 결과물을 어닐링하여, 상기 게이트 전극상에는 제2 내화성 금속과 제2 폴리실리콘이 반응되어, 제2 실리사이드를 형성하고, 상기 소오스, 드레인 접합 상에는 기관과 제2 내화성 금속막을 반응되어, 제2 실리사이드를 형성하는 단계; 제2 실리사이드를 형성한 후 잔류하는 제2 내화성 금속을 제거하는 단계; 및 상기 결과물을 어닐링 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 게이트 산화막위에 증착되는 제1 폴리실리콘의 두께는 1,500∼2,200Å인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 제2 폴리실리콘의 두께는, 제2 실리사이드를 형성하는데 소모되는 실리콘의 두께보다 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제3항에 있어서, 상기 제2폴리실리콘의 두께는, 제2실리사이드를 형성하는데 소모되는 실리콘의 두께보다 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 내화성 금속은 티타늄인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제3항에 있어서, 상기 내화성 금속은 티타늄인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제4항에 있어서, 상기 내화성 금속은 티타늄인 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1019940040304A KR0167601B1 (ko) | 1994-12-31 | 1994-12-31 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026443A KR960026443A (ko) | 1996-07-22 |
| KR0167601B1 true KR0167601B1 (ko) | 1999-02-01 |
Family
ID=19406100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940040304A KR0167601B1 (ko) | 1994-12-31 | 1994-12-31 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0167601B1 (ko) |
-
1994
- 1994-12-31 KR KR1019940040304A patent/KR0167601B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026443A (ko) | 1996-07-22 |
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