KR0163403B1 - 매립 디지탈 신호 처리기를 갖고 있는 집적회로 및 그 구성 방법 - Google Patents

매립 디지탈 신호 처리기를 갖고 있는 집적회로 및 그 구성 방법 Download PDF

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KR0163403B1
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에이취. 앤드리슨 버나드
알. 발코 그렌
시. 키니 스탠리
에프. 섹스톤 조
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엔. 라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
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Abstract

칩(10)의 표면 영역의 일부분 상에 형성되는 디지탈 신호 처리기 코어(12)를 포함하는 집적 회로 칩이 개시된다. 디지탈 신호 처리기(12)는 판독 전용 메모리(14), 랜덤 액세스 메모리(16), 레지스터 화일(18), 연산 논리 유니트(20) 및 멀티플라이어 회로(22)를 갖는다. 집적 회로 칩(10)의 나머지 표면 영역은 집적된 데이타 처리 시스템의 다른 구성요소와 디지탈 신호 처리기(12)를 인터페이싱시키도록 부가 회로를 형성하기 위해 사용되는 사용자 정의 회로 영역(24)를 형성한다. 상기 사용자 정의 회로 영역(24) 내에 형성되는 회로는 범용 입력/출력 본드 패드(28)을 통해 다른 집적 회로 칩에 결합된다. 본 발명의 한 실시예에서, 병렬 모듈 테스팅 멀티플렉서(26)은 디지탈 신호처리기(12) 및 사용자 정의 회로 영역(24) 내의 형성된 부가 회로를 테스팅하는 때에 도움을 주기 위해 부가된다.

Description

매립 디지탈 신호 처리기를 갖고 있는 집적 회로 및 그 구성 방법
제1도는 본 발명의 지시에 따라 구성되는 모놀리식 집적 회로를 도시한 단순화된 개략도.
제2도는 본 발명의 한 실시예와 관련하여 사용되는 병렬 모듈 테스팅 멀티플렉서 회로의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
10 : 집적 회로 칩 12 : 디지탈 신호 처리기
14, 32 : ROM 16, 30 : RAM
17 : 버스 18 : 레지스터 화일
20 : ALU 22 : 멀티플라이어 회로
24 : 사용자 한정 회로 영역 26, 40 : PMT MUX
28 : 범용 I/O 본드 패드 34 : 버스 제어기 회로
38 : 프로그래머블 논리 어레이(PLA) 42, 44 : 스위칭 회로
46, 52 : P채널 전계 효과 트랜지스터 48, 54 : N채널 전계 효과 트랜지스터
50 : 버스 홀더 회로
본 발명은 일반적으로 전자 디바이스(electronic device) 분야에 관한 것으로, 특히 매립 디지탈 신호 처리기(embedded digital signal processor)에 관한 것이다. 디지탈 신호 처리 회로는 최근의 데이타 처리 시스템의 핵심이다. 디지탈 신호 처리기는 단일 반도체 기판 상에 형성될 수 있는 극도로 복잡한 회로이다. 큰 데이타 처리 시스템 내로 집적시키기 위해, 디지탈 신호 처리기는 다양한 부수적인 주변 회로를 요구한다. 이 회로들은 처리칩의 특정 응용에 크게 좌우되어 변할 수 있다. 예를 들어, 디지탈 신호 처리기는 부수적인 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 입력/출력 디바이스 구동기 또는 버스 인터 페이스 제어 회도를 요구할 수 있다.
종래의 기술 시스템에서, 이 주변 회로는 모놀리식 디바이스(monolithic device)로서 실행되고, 소정의 경우에 사용자 정의가능한 게이트 어레이 칩(user definable gate array chip)들과 결합된다. 부수적인 칩 상에 이러한 주변 디바이스를 배치시키는 것은 인터칩(interchip) 통신이 요구되기 때문에 데이타 처리 시스템의 동작을 열화시킨다. 부수적으로, 증가되는 칩의 수는 전체 시스템 크기 및 전력 요구를 증가시킨다.
종래 기술의 시스템은 인터칩 통신 문제점들 중 소정의 문제점을 완화시키기 위해 게이트 어레이와 같은 종류의 칩 상에 소정의 제한된 처리 능력을 구현하여 왔다. 그러나, 이러한 시스템의 작은 규모의 처리 능력은 보다 복잡한 마이크로 제어기(microcontroller) 및 디지탈 신호 처리 응용에 기여할 수 없다.
따라서, 복잡한 마이크로제어기 및 디지탈 신호 처리 능력을 제공하나, 다중칩 시스템과 관련된 인터칩 통신 문제점을 제거하는 집적된 데이타 처리 시스템을 필요로 하게 되었다.
본 발명에 따라서, 매립된 디지탈 신호 처리기를 포함하는 모놀리식 집적 회로가 제공된다. 디지탈 신호 처리기는 반도체 기판의 일부분 상에 형성된다. 나머지 부분의 반도체 기판이 필요한 회로를 구현시키기 위해 부수적인 주변 회로에 사용가능하며, 이에 따라 디지탈 신호 처리는 인터칩 통신을 요구하는 시스템과 관련하여 속도의 열화없이 복잡한 마이크로제어기 및 다른 응용 분야에 실행될 수 있다. 이 회로는 사용자 정의 모듈(user definable module)을 사용하거나 사용자 정의 게이트 어레이로써 나머지 반도체 영역을 할당시키므로써 구현될 수 있다.
본 발명의 다른 특징에 따라서, 반도체 기판의 일부분 상에 형성된 디지탈 신호 처리기가 병렬 모듈 테스팅(PMT:Parallel Module Testing) 회로를 포함하며, 이에 따라 통상적으로 모놀리식 디바이스의 외부 입력/출력 패드로 라우팅(routing)될 수 없는 신호 경로에 대한 테스팅이 가능하다. 나머지 반도체 표면 영역상에서 구현될 수 있는 매립 디지탈 신호 처리기 및 소정의 다른 모듈 또는 회로를 검사하기 위해 단일 전용 테스트 핀이 요구되도록 PMT 회로가 구현된다.
본 발명에 대한 더 완전한 이해는 유사한 참조 번호들이 유사한 부분(feature)을 나타내도록 사용된 도면들과 관련하여 상세한 설명과 청구 범위를 참조하므로써 가능해질 수 있다.
제1도는 본 발명의 지시에 따라 구성되는 집적 회로 칩(10)을 도시한 개략도이다. 칩(10)은 다양한 회로가 공지된 반도체 처리 방법에 따라 형성될 수 있는 반도체 기판을 포함한다. 디지탈 신호 처리기(12)는 칩(10)의 표면 영역의 일부분 상에 형성된다. 처리기(12)는 디지탈 신호 처리기(12)에 의해 사용되는 데이타 및 마이크로프로그램을 영구히 기억시키도록 동작할 수 있는 판독 전용 메모리(ROM, 14) 회로를 포함하고 있다. 랜던 액세스 호출 메모리 회로(RAM, 16)은 버스(17)을 통해 ROM(14)에 결합된다. 데이타는 디지탈 신호 처리기(12)에 의해 실행되는 동작 중에 RAM(16)으로부터 판독되고 RAM(16)에 기입될 수 있다. 레지스터 화일(register file, 18)은 버스(17)을 통해 ROM(14) 및 RAM(16)에 결합되며, 디지탈 신호 처리기(12)에 의해 집적된 데이타 처리 시스템의 외부 구성요소(component)와 통신하는데 사용된다.
또한, 디지탈 신호 처리기(12)는 버스(17)을 통해 레지스터 화일(18), RAM(16) 및 ROM(14)에 결합된 연산 논리 유니트(ALU, 20)을 더 포함하고 있다. ALU(20)은 디지탈 신호 처리기(12)에 의해 동작되는 데이타의 시프트 동작, 가산 동작 및 감산 동작을 실행하도록 동작할 수 있다. 마지막으로, 디지탈 신호 처리기(12)는 버스(17)을 통해 ROM(14), RAM(16), 레지스터 화일(18) 및 ALU(20)에 결합된 멀티플라이어 회로(22)를 포함하고 있다. 멀티플라이어 회로(22)는 디지탈 신호 처리기(12)내에 사용되는 오퍼랜드(operand)상의 곱셈 동작을 실행하도록 동작할 수 있다.
본 발명의 한 실시예에 따라서, 디지탈 신호 처리기(12)는 예를 들어 텍사스 인스트루먼츠 인코포레이티드(Texas Instruments Incorporated)에 의해 설계되고 제조된 160K 트랜지스터 TMS320C25 디지탈 신호 처리기를 포함할 수 있다. 디지탈 신호 처리기(12)와 관련된 특정 구조물 및 회로는 공지된 반도체 처리 방법에 따라 칩(10) 상에 구성될 수 있어서 본 명세서에 기술하지 않겠다. 전술한 160K 트랜지스터 TMS320C25 디지탈 신호 처리기는 9.91mm×9.93mm 반도체 칩의 유효 반도체 영역의 약 55%를 점유하는 디지탈 신호 처리기 코어(core)를 형성하도록 공지된 방법에 따라 1마이크론(micron) CMOS 기술을 사용하여 구성될 수 있다.
TMS320C25 디지탈 신호 처리기는 강력한 특정 응용 디지탈 신호 처리기인 것으로 분 분야에 공지되어 있다. 그것은 16×16비트 어레이 멀티플라이어 회로 뿐만 아니라 32비트 ALU 및 누산기 회로를 포함한다. 또한 TMS320C25는 칩 ROM 상에 4096워드×16비트 뿐만 아니라 칩 RAM 상에 544워드×16비트를 포함한다. 그러므로, TMS320C25 디지탈 신호 처리기 회로를 본 발명의 집적 회로의 코어에 결합시키는 것은 강력한 디지탈 신호 처리기 회로(12)을 제공한다.
제1도를 참조하면, 칩(10)의 나머지 유효 표면 영역(총 회로 영역의 약 45%)이 사용자 정의 회로 영역(24)로서 사용될 수 있다. 사용자 정의 회로 영역(24)를 점유하는 회로는 제1도에 도시된 병렬 모듈 테스팅 멀티플렉서(PMT MUX, 26)을 통해 디지탈 신호 처리기(12)와 인터페이싱된다.
칩(10)상에 형성된 회로는 범용 입력/출력(I/O) 본드 패드(28)을 통해 집적된 데이타 처리 시스템의 다른 구성요소와 통신한다. 예시적인 수의 범용 입력/출력(I/O) 본드 패드(28)만이 제1도에 도시되어 있다. 디지탈 신호 처리기(12)로서 TMS320C25 디지탈 신호 처리 코어를 사용하는 본 발명의 실시예에서, 칩(10)의 능동 영역의 주변을 둘러싼 216개의 범용 I/O 본드 패드(28)이 있다.
사용자 정의 회로 영역(24)는 집적 회로 칩(10)의 사용자에 의해 정의될 수 있는 여러가지 주변 회로에 할당될 수 있다. 제1도는 사용자 정의 회로 영역(24) 내에 형성된 일련의 예시적인 모듈들을 도시하고 있다. 예를 들어, 사용자 정의 회로 영역(24)는 부수적인 RAM 회로(30) 또는 부수적인 ROM 회로(32)를 형성하도록 사용될 수 있다. 이 부가된 메모리 회로들은 디지탈 신호 처리기(12)에 이미 존재하는 메모리를 증대시키기 위해 사용된다. 또한, 사용자 정의 회로 영역(24)는 집적된 데이타 처리 시스템의 다른 구성요소(도시하지 않음)들과 디지탈 신호 처리기(12)를 인터페이싱시키기 위해 사용되는 여러가지 회로들을 구현시키는데 사용될 수 있다. 예를 들어, 사용자 정의 회로 영역(24)는 버스 제어기 회로(34), I/O 구동기 회로(36) 또는 프로그래머블 논리 어레이(PLA, 38)을 형성하기 위해 사용된다. 디지탈 신호 처리기(12)와 동일한 종류의 칩(10) 상에 이러한 주변 제어 회로들을 배체시키므로써, 집적 디바이스의 동작시에 상당한 시간이 저속 인터칩 통신의 필요성을 제거시키므로써 절약된다.
예시 회로(30 내지 38)로 도시된 사용자 정의 회로 영역(24) 내의 부가 회로들은 여러가지 방법으로 구현될 수 있다. 예를 들어, 사용자 정의 회로 영역(24)의 전체는 게이트 어레이로서 제조될 수 있다. 9.91mm×9.93mm 칩 상의 디지탈 신호 처리기(12)로서 TMS320C25 디지탈 신호 처리기를 사용하는 상기 기술된 특정 실시예에서, 칩(10)의 나머지 표면 영역은 총 6.2K 유효 게이트의 80%를 가정하면 0.5 나노초(nanoseconcl)의 전형적인 게이트 지연을 갖는 5K 유효 게이트를 갖고 있는 게이트 어레이를 구현시키도록 사용될 수 있다.
디지탈 신호 처리기(12)가 완벽하게 제조되어 사용자 정의 회로 영역(24)는 대략 약 5K가 유효한 약 6.2K 게이트로 채워진다. 이 프로세스는 다양한 특정 응용시에 사용될 수 있는 칩 다이(die)를 발생한다. 필요한 특정 응용 및 필요한 특정 부가 회로에 대한 선택이 이루어지면, 제조 프로세스는 특정한 응용에 대해 필요한 여러가지 부가 회로들을 구현시키기 위해 칩 다이의 사용자 정의 회로 영역(24)의 표면상에 금속의 부수적인 층 및 접촉부를 형성시키므로써 종료된다. 기존의 게이트 어레이로부터 여러가지 회로를 구현시키기 위해 사용되는 회로 설계 및 반도체 처리 기술은 공지되어 있어 여기에서는 설명하지 않는다.
전술한 실시예의 게이트 어레이를 사용하면, 다수의 부가 회로는 유효한 표면 영역 내에서 실행된다. 예를 들어, 모든 데이타 처리 시스템의 동작에 대해 필요한 전형적이 클럭 발생기 회로는 단지 100개의 게이트만을 사용한다. 또한, 버스 제어기(34)와 같은 버스 제어기는 전형적으로 약 200개의 게이트를 사용한다. 따라서, 집적 데이타 처리 디바이스를 형성시키기 위하여 디지탈 신호 처리기 회로와 관련되어 사용되는 다수의 요구 회로가 디지탈 신호 처리 회로와 함게 동일한 칩 상에서 구현될 수 있는 것을 알 수 있다.
본 발명의 제2실시예에 따라서, 특정 응용에 대해 필요한 회로가 디지탈 신호 처리기(12)의 제조 전에 선택된다. 모듈러 회로 설계는 가능한 회로(potential circuit)들로 구성된 라이브러리(library) 내에 기억된다. 이러한 회로 설계는 디지탈 신호 처리 코어(12)를 형성시키기 위해 사용되는 요구 프로세스 기술에 대해 모두 호환가능하다. 특정 응용에 대해, 특정 회로는 가능한 회로들로 구성된 상기 이 라이브러리로부터 선택되고, 상기 회로는 디지탈 신호 처리기(12)를 형성하기 위해 사용되는 프로세스 중에 사용자 정의 회로 영역(24) 내에 형성된다. 디지탈 신호 처리기(12)와 관련하여 이 모듈러 회로를 형성하기 위해 사용된 기술도 역시 공지되어 있어서 본 명세서에서 설명하지 않겠다.
종래의 집적 회로는 단일 칩 상의 많은 회로 모듈과 함께 구현된다. 과거에 집적된 디바이스 내의 몇몇의 신호 경로들이 외부 I/O 본드 패드에 결합되지 않을 때에는, 회로 설계자가 이러한 회로 모듈을 테스팅하는 것이 어려웠다. 이는 소정의 신호 경로가 디바이스가 제조된 후에는 통상적으로 테스팅 절차 중에 사용되기에 적합하지 않다는 것을 의미한다. 이러한 문제점을 해결하기 위해, 집적 시스템 설계자들은 모든 신호 경로의 테스팅을 허용하며 집적 모놀리식 디바이스에 대해 단지 하나의 전용 테스트 핀(dedicated test pin)만을 요구하는 병렬 모듈 테스팅(Parallel Module Testing; PMT) 시스템을 개발하여 왔다. 이러한 병렬 모듈 테스팅 시스템이 제1도에 도시된 PMT MUX(26)을 사용하여 본 발명의 집적 회로 칩 상에 구현된다.
제2도는 집적 회로 칩(10) 내에서 PMT 테스팅 시스템을 구현하기 위해 사용되는 단일 PMT MUX(40)의 개략도이다. 도시된 디지탈 신호 처리기(12)로부터의 예시적 신호D(0)은 PMT MUX(40)에 결합되도록 도시된다. 이 신호는 일반적으로(42 및 44)로 표시된 2개의 스위칭 회로의 입력에 결합되어 있다. 스위칭 회로(42)는 P 채널 전계 효과 트랜지스터(46)과 병렬로 결합된 N 채널 전계 효과 트랜지스터(48)로 구성되어 있다. 신호 D(0)은 각각의 트랜지스터(46 및 48)의 소오스에 결합되어 있다. 트랜지스터(46)의 게이트는 TEST_B 신호에 결합되어 있다. 트랜지스터(48)의 게이트는 TEST 신호에 결합되어 있다. 트랜지스터(46 및 48)의 드레인은 범용 I/O 본드 패드들(28) 중 한 패드에 라우팅되는 PMT BUS(0) 신호를 출력한다. 버스 홀더 회로(50)은 스위칭 회로(42 및 44)의 입력 및 신호 D(0)에 결합되어 상기 입력들의 논리값을 유지시키고 필요한 구동 전류를 제공하도록 동작한다.
스위칭 회로(44)는 P 채널 전계 효과 트랜지스터(52)와 병렬로 결합된 N 채널 전계 효과 트랜지스터(54)로 구성된다. 트랜지스터(52 및 54)는 D(0)신호에 결합된 소오스들을 갖고 있다.트랜지스터(52 및 54)의 드레인은 사용자 정의 회로 영역(24)내에 형성된 다른 회로로 D(0) 신호를 출력한다. 트랜지스터(52)의 게이트는 NORMAL_B 신호에 결합되고, 트랜지스터(54)의 게이트는 NORMAL 신호에 결합되어 있다.
동작시, PMT MUX(40)은 TEST, TEST_B, NORMAL 및 NORMAL_B 신호들을 수신하고, 집적 회로 칩(10)을 2개의 분리 모드들 사이에서 스위칭시키기 위해 이 신호들을 사용한다. 칩(10)의 테스팅시, 스위칭 소자(42)는 D(0) 신호가 범용 I/O 본드 패드(28)을 통해 집적 회로 칩(10)의 주변 회로 상으로 선택적으로 액세싱될 수 있도록 디지탈 신호 처리기(12)로부터의 D(0) 신호를 PMTBUS(0) 신호에 결합시킨다. 칩(10)의 정상 동작시, 스위칭 회로(44)는 디지탈 신호 처리기(12)로 부터의 D(0) 신호를 집적 회로 칩(10)의 사용자 정의 회로 영역(24) 내에 형성된 다른 회로로 결합시킨다. 이러한 방식으로, I/O 본드 패드를 통해서는 통상 사용가능하지 않은 D(0) 신호와 같은 신호 경로를 테스팅 절차에 의해 테스팅할 수 있다.
PMT MUX(40)을 구동시키기 위해 요구되는 TEST, TEST_B, NORMAL 및 NORMAL_B 신호는 단일 TEST 신호로부터 모두 유도될 수 있으므로, 오직 한 개의 전용 핀만이 하우스 칩(10)에 사용되는 집적 회로 팩키지의 주변 회로 상에서 요구된다. 그러므로, PMT MUX(26)을 사용하므로써, 디지탈 신호 처리기(12)는 테스팅에 필요한 많은 신호 경로들이 I/O 본드 패드(28)들 중 한 패드에 정상 동작으로 라우팅되지 않을지라도 제조 후 테스팅될 수 있다.
또한, 상기 기술된 본 발명의 한 실시예에서 모듈러 회로를 사용하는 것은 외부 I/O 본드 패드(28)에 정상적으로 라우팅되지 않는 신호 경로들을 테스팅하는데 문제점이 있다. 이러한 이유 때문에, 본 발명의 한 실시예에 따라, PMT MUX(26)과 유사한 PMT MUX가 외부 본드 패드에 이미 라우팅되지 않거나 PMT MUX(26)과 이미 관련되지 않는 사용자 정의 회로 영역(24)내에 형성된 모듈러 회로들 사이를 지나가는 각각의 신호 경로들에 대해 역시 포함된다. 이러한 방식으로, 많은 신호 경로들이 216개의 외부 I/O 본드 패드(28)들 중 한 패드에 통상적으로 라우팅되지 않는다는 사실에도 불구하고 집적 회로 칩(10) 상에 형성된 회로 전체가 검사될 수 있다.
본 발명의 집적 회로 칩이 사용자 정의 회로 영역(24) 내에 부가 회로를 형성하기 위해 게이트 어레이 기술 및 모듈러 회로 기술을 사용하는 두 특정 실시예에 관련하여 기술되어 있는 반면에, 상기 기술에 대한 설명은 소정의 특정 회로 또는 이러한 부가 회로를 형성하는 어떠한 특정 방법을 사용하는 것에 본 발명을 제한시키려는 것은 아니다.
요약하여, 본 발명의 집적 회로 칩은 반도체 기판의 일부분 상에 형성되는 디지탈 신호 처리기 회로를 포함한다. 반도체 기판의 나머지 부분은 집적된 데이타 처리 시스템의 다른 부품과 디지탈 신호 처리기 코어를 인터페이스 시키기 위해 특정 응용 분야에 유용한 부가 회로를 구성하기 위하여 사용된다.
비록 본 발명을 상세히 기술하였지만, 부가된 특허 청구의 범위에 의하여 정해진 본 발명의 범위 및 원리를 벗어나지 않고서 다양한 변경, 대체 및 변형들이 행해질 수 있다.

Claims (16)

  1. 반도체 기판 표면상에 형성되는 집적 회로에 있어서, 상기 기판 표면의 일부분 상에 형성된 디지탈 신호 처리기 회로; 및 상기 디지탈 신호 처리기 회로에 결합되는 상기 기판 표면의 나머지 부분 상에 형성되며, 상기 디지탈 신호 처리기 회로와 상기 집적 회로에 결합된 외부 전자 구성요소와 관련되어 동작하는 다수의 부가 회로를 포함하는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 다수의 부가 회로들 중 최소한 1개의 회로에 상기 디지탈 신호 처리기를 결합하고, 상기 기판 상에 상주하는 회로만 결합하는 신호 경로; 상기 디지탈 신호 처리기를 테스팅하기 위한 테스팅 신호 경로; 및 상기 디지탈 신호 처리기가 테스팅될 수 있도록 결합되는 상기 테스팅 신호 경로를 통해 상기 신호 경로가 선택적으로 액세싱될 수 있도록 상기 신호 경로에 결합되고 테스트 신호에 응답하는 멀티플렉싱 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, 상기 디지탈 신호 처리기 회로는, 상기 디지탈 신호 처리기에 의하여 사용되는 프로그램 및 오퍼랜드(operand)를 기억하기 위한 메모리 회로; 상기 메모리 회로에 결합되고, 상기 오퍼랜드 상에 연산 동작(arithmetic operation)을 수행하도록 동작할 수 있는 연산 논리 유니트; 및 상기 메모리 회로와 상기 연산 논리 유니트에 결합되고, 상기 오퍼랜드 상에 곱셈 연산(multiplication operation)을 수행하도록 동작할 수 있는 멀티플라이어 회로를 포함하는 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서, 상기 부가 회로들 중 최소한 2개의 회로와 결합하고, 상기 기판 상에 상주하는 회로에만 결합하며, 상기 외부 구성요소를 직접 인터페이싱하지 않는 신호 경로; 상기 부가 회로들을 테스팅하기 위한 테스팅 신호 경로; 및 상기 부가 회로가 테스팅될 수 있도록 결합되는 상기 테스팅 신호 경로를 통해 상기 신호 경로가 선택적으로 액세싱될 수 있도록 상기 신호 경로에 결합되고 테스트 신호에 응답하는 멀티플렉싱 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서, 상기 집적 회로는 반도체 기판 표면 영역의 100평방 밀리미터(millimeter) 미만을 점유하는 것을 특징으로 하는 집적 회로.
  6. 반도체 기판의 표면 상에 형성되는 집적 회로에 있어서, 상기 기판 표면의 일부분 상에 형성된 디지탈 신호 처리기 회로; 및 상기 기판 표면의 나머지 부분 상에 형성되며, 상기 디지탈 신호 처리기 회로와 집적 회로에 결합된 외부 전자 구성요소와 관련하여 동작하도록 차후 프로세싱(futher processing)에 의하여 프로그래밍될 수 있는 게이트 어레이를 포함하는 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서, 상기 게이트 어레이에 상기 디지탈 신호 처리기 회로를 결합하고 상기 기판 상에 상주하는 회로만 결합하는 신호 경로; 상기 디지탈 신호 처리기를 테스팅하기 위한 테스팅 신호 경로; 및 상기 신호 경로 및 상기 테스팅 신호 경로들 중 선택된 한 경로에 결합시키고 테스트 신호의 수신에 응답하여 상기 테스팅 신호 경로에 결합하는 멀티플렉싱회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  8. 제6항에 있어서, 상기 디지탈 신호 처리기 회로는, 상기 디지탈 신호 처리기에 의하여 사용되는 프로그램 및 오퍼랜드를 기억하기 위한 메모리 회로; 상기 메모리 회로에 결합되고, 상기 오퍼랜드 상에 연산 동작을 수행하도록 동작할 수 있는 연산 논리 유니트; 및 상기 메모리 회로와 상기 연산 논리 유니트에 결합되고, 상기 오퍼랜드 상에 곱셈 연산을 수행하도록 동작할 수 있는 멀티플라이어 회로를 포함하는 것을 특징으로 하는 집적 회로.
  9. 제6항에 있어서, 상기 집적 회로는 반도체 기판 표면 영역의 100평방 밀리미터 미만을 점유하는 것을 특징으로 하는 집적 회로.
  10. 반도체 기판의 표면상에 형성되는 집적 회로에 있어서, 상기 기판 표면 상에 형성되고, 사용되는 프로그램 및 오퍼랜드를 기억하기 위한 메모리 회로, 상기 오퍼랜드 상에 연산 동작을 수행하기 위해 상기 메모리 회로에 결합되는 연산 논리 유니트, 및 상기 오퍼랜드 상의 곱셈 연산을 수행하기 위해 상기 연산 논리 유니트와 상기 메모리 회로에 결합되는 멀티플라이어 회로를 포함하는 디지탈 신호 처리기 회로; 상기 기판 표면 상에 형성되는 다수의 본드 패드; 상기 기판 표면 상에 형성되며, 상기 디지탈 신호 처리기 회로와 상기 본드 패드에 결합되고 상기 디지탈 신호 처리기 회로와 상기 본드 패드를 통해 상기 집적 회로에 결합되는 외부 구성요소와 관련하여 동작시키기 위해 회로를 형성하도록 프로그래밍될 수 있는 게이트 어레이; 상기 게이트 어레이에 상기 디지탈 신호 처리기 회로를 결합하고 상기 본드 패드들 중 어떠한 패드에도 직접 결합되지 않는 최소한 1개의 신호 경로; 상기 디지탈 신호 처리기 회로들을 테스팅하기 위한 테스팅 신호 경로; 및 상기 디지탈 신호 처리기가 상기 본드 패드들을 통해 테스팅될 수 있도록 상기 본드 패드들 중 최소한 한 패드에 상기 멀티플렉싱 회로를 결합하는 상기 테스팅 신호 경로를 통해 상기 신호 경로가 선택적으로 액세싱될 수 있도록 상기 신호 경로에 결합되며 테스트 신호에 응답하는 멀티플렉싱 회로를 포함하는 것을 특징으로 하는 집적 회로.
  11. 제10항에 있어서, 상기 집적 회로는 반도체 기판 표면 영역의 100평방 밀리미터 미만을 점유하는 것을 특징으로 하는 집적 회로.
  12. 제10항에 있어서, 상기 디지탈 신호 처리기 회로는 상기 기판 표면의 표면 영역 중 55%(percent)를 넘지 않는 영역을 점유하는 것을 특징으로 하는 집적 회로.
  13. 제10항에 있어서, 상기 게이트 어레이는 상기 기판 표면의 표면 영역 중 최소한 45%를 점유하는 것을 특징으로 하는 집적 회로.
  14. 반도체 기판의 표면 상에 집적 회로를 형성하는 방법에 있어서, 상기 반도체 기판의 일부분 상에 디지탈 신호 처리기를 형성하는 단계; 및 차후의 프로세싱에 의해 프로그래밍 가능한 기판 표면의 다른 부분 상의 게이트 어레이 내에 다수의 트랜지스터들을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 구성 방법.
  15. 제14항에 있어서, 상기 디지탈 신호 처리기 회로 및 상기 집적 회로에 결합된 외부 전자 구성요소와 관련하여 동작하는 회로를 형성하도록 디지탈 신호 처리기와 다수의 트랜지스터들 중 선택된 트랜지스터들 사이에 상호 접속부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 구성 방법.
  16. 제12항에 있어서, 상기 집적 회로는 반도체 기판 표면 영역의 100평방 밀리미터 미만을 점유하는 것을 특징으로 하는 집적 회로 구성방법.
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