KR0163201B1 - Atm 접속특성을 테스트하는 방법 및 장치 - Google Patents

Abstract

테스트 셀의 정보부는 시간지시, 접속내에서의 시이퀀스 번호 및 접속번호를 포함하는 동일한 내용을 두번 갖는다. 그 내용은 옥텟마다 반전된 옥텟이 반복적으로 나타난다.

Description

ATM 접속 특성을 테스트하는 방법 및 장치

제1도는 본 발명에 따른 ATM 테스트 셀의 구조를 도시하는 개략도.

제2도는 본 발명에 따른 테스트 셀 발생기를 나타내는 블록도.

제3도는 본 발명에 따른 평가 회로를 도시하는 블록도.

* 도면의 주요부분에 대한 부호의 설명

H : 헤더 LT : 클록 회로

ID : 접속 번호 발생기 MEM : 판독 및 기록 메모리 장치

INV : 변환기 REG : 출력 레지스터

TCGC : 제어 회로 TG : 테스트 셀 발생기

ERRC : 에러 인식 회로 HIDC : 셀 헤더 인식 회로

TYPD : 셀 종류 인식 회로

본 발명은 ATM 접속 특성을 테스트 하기 위한 방법에 관한 것으로서, 특히 ATM 테스트 셀의 데이터 시퀀스를 발생시키기 위한 장치를 갖는 테스트 셀 발생기 및 ATM 테스트 셀을 테스트 하기 위한 평가 회로에 관한 것이다.

ATM 시스템에서는, 여러 종류의 에러가 발생할 수 있으며 이들 에러 모두는 어떤 식으로든 검출되어야만 한다. 예컨대, 비트 또는 셀의 동기화가 실행되지 않으면 분명히 에러가 발생한다. 어떤 질문에 대한 응답이 없다면 이는 에러가 발생한 것으로 간주되어야 한다. 또한 전송 에러를 검출하기 위한 에러 보호 코드를 ATM 셀의 정보부에 포함시키는 것으로 알려져 있다.

모든 종류의 에러가 전부 검출될 수는 없다. 의사 에러만이 발생하는 경우에는 비록 이 에러가 ATM 네트워크의 두점 사이의 ATM 접속에 있어서의 전송품질에 바람직하지 않은 영향을 미친다 하더라도 이 에러를 검출할 수 없었다.

이러한 문제점은 특허 청구의 범위 제1항에 따른 방법에 의해 해결될 수 있다. 이 방법은 특허 청구의 범위 제4항에 기재된 테스트 셀 발생기 및 제10항에 기재된 평가 회로에 의해 실행되는 것이 바람직하다.

이러한 해결책의 기본적인 사상은 적절히 설정된 테스트 셀의 시퀀스에 따라 테스트 접속을 실현하는 것이다.

양호한 실시예는 청구 범위의 종속항에 기재되어 있다. 모든 ATM 셀과 같은 적절히 설정된 테스트 셀은 셀 헤더와 정보부를 포함하고 있는데, 본 발명에서 상기 정보부는 동일한 내용을 두 번 가지며, 이 중에는 시간 표시, 접속 번호 및 접속 상태에 있는 셀의 시퀀스 번호가 있다. 내용의 반복은 반전 형태로 나타난다. 바람직하게는 각각의 옥텟(octet) 뒤에 그 반전 형태가 뒤따라야 한다.

이러한 방법으로 ATM 접속의 실질적인 모든 특성들이 테스트될 수 있다. 이 방법은 정보부에서의 0과 1의 수가 동일하여 패리티가 영향을 받지 않는다는 점에서 장점을 갖는다. 이 방법은 또한 간단한 수단에 의해 실행될 수 있다.

본 발명의 상술한 및 다른 목적과 특징은 첨부된 도면과 관련한 실시예의 설명으로부터 보다 명백해지고 본 발명 그 자체가 쉽게 이해될 수 있을 것이다.

제1도의 첫번째 라인은 완전한 ATM 테스트 셀의 구조를 개략적으로 도시하고 있다. 셀은 5개의 옥텟 또는 바이트를 갖는 헤더(H)로부터 시작한다. 이 셀 헤더(H)는 ATM 네트워크의 범위내에서 공지된 방식으로 셀을 소정의 목적지까지 전송하는데 사용된다. 이러한 셀 헤더의 구조가 본 발명에 있어서의 특징은 아니며 접속 과정에서 임의대로 셀 헤더를 변경시킬 수 있다. 따라서 셀 헤더는 테스트에 포함될 수 없다. 본 발명에 있어서는, 또한 테스트될 어떤 종류의 접속이 관련되는가는 중요하지 않다. 즉, 교환기 내에서 두점간의 접속이 관련되는지 또는 멀리 떨어진 두점간의 접속이 테스트되는지 또는 설정되고 테스트되는 루프(loop)가 관련되는지는 중요하지 않다.

헤더(H)는 예를들어 접속내에서 테스트 및 보전 셀과 데이터 셀을 구별하는 역할을 하는 한쌍의 비트를 포함하고 있는 반면에, 셀 헤더(H) 다음의 정보부인 제 1 옥텟(MCT)은 테스트 셀과 보전 셀을 구별하는데 사용된다. MCT에 있어서는 소정의 코드가 마련되어 있어야 한다. 다음의 옥텟(MCT)은 이전의 옥텟(MCT)의 반전을 나타낸다. 이러한 반전은 하나 걸러 반전되는 방식으로 행해진다.

MCT와 (MCT) 다음에는 1 또는 0만을 택일적으로 포함하는 18개의 옥텟이 있다. 이러한 옥텟의 각각의 쌍은 플래그(FL)를 구성하고 있다. 이들 18개의 옥텟은 세가지의 목적을 갖는다. 그 첫번째로, 지속적으로 0 또는 1의 접속을 유지하는 에러들을 인식하는데 이용된다. 두번째로, 두 종류의 ATM 테스트 셀 즉, 데이터가 비반전 상태로 전송되고 그 뒤에 반전 형태가 이어지는 TYPE-1 셀과, 데이터가 반전되고 그 다음의 반전된 옥텟이 비반전 데이터를 갖는 TYPE-0 셀을 서로 구별하는데 이용되며, 마지막으로 옥텟의 각각의 쌍은 또한 비트 에러를 검출하는데 이용된다.

이들 18옥텟 다음에는 측정 데이터(MD)가 뒤따른다. 3개의 다른 측정 데이터 즉, 시간 표시(TS), 접속 상태에 있는 셀의 시퀀스 번호(SN) 및 접속 번호(ID)가 전송된다. 이들 3개의 측정 데이터는 16비트 워드로서 매번 전송된다. 제1도에 나타낸 바와 같이, TYPE-1셀(T1C)에 대해, T1, T1, T2, T2 등의 순으로 전송이 이루어진다.

시간 표시(TS)는 전송 시간(지연 시간)의 변화를 고려하는데 사용된다. 시퀀스 번호(SN)는 셀의 소멸 또는 재현을 검출하는데 사용된다. 오류 접속 번호(ID)는 다른 접속 셀이 이 접속으로 잘못되어 나타나고, 이로 인해 셀 헤더가 잘못된 방식으로 수정된다는 것을 표시한다.

테스트 셀의 나머지는 다시 1 또는 0만을 택일적으로 포함하는 옥텟으로 완성된다. 전체 정보부 내부의 옥텟마다 그 옥텟을 반전시킴으로써 셀의 어떠한 부분도 고려할 필요가 없다. 에러는 셀 내부에서 병렬 처리로 인해 16비트 폭으로 발생될 수 있다. 그러므로 두 종류의 테스트 셀, 즉 TYPE-1 셀 및 TYPE-0 셀은 테스트 접속에서 미리 정해진 순서 또는 임의의 순서에 따라 택일적으로 사용된다.

제2도는 상기한 ATM 셀을 발생하는 테스트 셀 발생기의 일실시예를 도시하고 있다.

테스트 셀 발생기(TG)는 제어 회로(TCGC), 기록 및 판독 메모리 장치(MEM), 접속 번호 발생기(ID), 클록 회로(LT), 8비트 폭을 갖는 3상태 버스(TSB), 인버터(INV) 및 출력 레지스터(REG)를 포함하고 있다.

클록 회로(LT), 접속 번호 발생기(ID) 및 메모리 장치(MEM)에는 활성화 신호(OE1, OE2, OE3)에 의해 활성화 입력단(OE1, OE2, OE3)을 거쳐 활성화될 수 있는 3상태 출력이 제공된다. 3상태 버스(TSB)의 리드선은 저항(R)을 거쳐 전원 전압(VCC)에 접속된다. 반전 입력 신호(SeUL)는 클록 회로(LT) 및 접속 번호 발생기(ID)에 제공되는데, 반전 입력부를 거친 상기 반전 신호(SeUL)에 의해 높은 값으로부터 낮은 값으로의 반전과 그 반대의 반전이 실현될 수 있다. 출력 레지스터(REG)는 바이트 클록(BCL)에 의해 제어되고 클록 회로(LT)는 셀 클록 회로(CCL)에 의해 제어된다. 인버터(INV)는 제어 신호(INVC)에 의해 반전 상태와 비반전 상태 사이에서 전환될 수 있다. 메모리 장치(MEM)는 버스(TSB)를 거쳐 제어 회로(TCGC)에 데이터를 전송하거나 제어 회로로부터 데이터를 수신한다. 이를 위하여 8비트 폭을 갖는 양방향성 데이터 접속(MDA)이 양 회로간에 그리고 제어 회로(TCGC)와 메모리 장치(MEM) 사이에 제공되며, 3비트 폭을 갖는 어드레스 접속(MAD), 기록 리드선(MW) 및 판독 리드선(MR)도 데이터 접속(MDA)과 마찬가지로 제공된다.

상기한 메모리 장치에의 접속에 이어서, 상술한 제어 회로(TCGC)에는 활성화 신호(OE1, OE2, OE3) 및 3상태 출력의 활성화에 대한 출력부(OE1, OE2, OE3), 반전 신호(SeUL)에 대한 출력부(SeUL), 셀 클록(CCL)에 대한 출력부(CCL), 바이트 클록(BCL)에 대한 출력부(BCL) 및 인버터(INV)를 제어하는 신호(INVC)에 대한 출력부(INVC)가 제공된다.

셀 헤더(H)의 옥텟은 메모리 장치(MEM)에 의해 발생되어 반전없이 인버터(INV)에 공급된다. 다음 두개의 옥텟인 MCT와 MCT는 번갈아 두번씩 비반전 상태로 메모리 장치(MEM)에 의해 발생되어 한번은 반전없이 또 한번은 반전 상태로 인버터에 공급된다. 플래그(FL)는 3상태 출력이 활성화되지 않을 경우 저항에 의해 형성된 다음 인버터(INV)에서 비반전 및 반전 상태가 번갈아 일어난다. 시간표시는 클록 회로(LT)에 의해 제공되고 시퀀스 번호는 메모리 장치(MEM)에 의해 발생되며 접속 번호는 접속 번호 발생기(ID)에 의해 제공된다. 이로 인해 매번 높은 값 데이터 바이트와 낮은 값 데이터 바이트가 두번 발생되어 한번은 반전없이 또 한번은 반전 상태로 인버터를 통해 공급된다. 메모리 장치(MEM)에 저장된 시퀀스 번호는 전송이 각각 종료된 후 제어 회로(TCGC)에 기록되어 그곳에서 하나씩 증분된 다음 메모리 장치(MEM)로 다시 로딩된다.

제1 플래그와 같은 방식으로 후속 플래그들을 얻을 수 있다.

제어 회로(TCGC)는 카운터 및 프로그램 메모리 장치를 필요로 하는 공지된 프로그래밍 회로와 같은 방식으로 동작한다. 이러한 회로에는, 시퀀스 번호를 증분시키기 위한 가산기 회로 뿐만 아니라 타이밍을 제공하기 위한 공지된 장치가 포함되어 있다.

제3도는 ATM 테스트 셀을 테스트하기 위한 평가 회로(EC)의 가능한 실시예를 도시하고 있다. 상기 평가 회로(EC)는 에러 인식을 위한 회로(ERRC), 셀 헤더 인식을 위한 회로(HIDC), 셀 타입을 인식하기 위한 회로(TYPD), 클록 회로(LCTI), 시퀀스 번호를 결정하기 위한 회로(SEQE) 및 전송 시간의 상대치 또는 절대치를 결정하기 위한 회로(DELC)를 포함하고 있다.

에러 인식 회로(ERRC)는 옥텟이 상호 반전된 관련 쌍에서 발생하는지의 여부를 조사한다. 이를 위해서, 메모리 장치, 인버터 및 비교 회로가 각각 8비트용으로 필요하다. ATM 테스트 셀에서의 에러 발생은 카운트되며, 이 카운터의 카운터 위치는 신호 ERR PAT를 구성한다. 또한 추가의 신호가 제공되는바, 에러가 시퀀스 번호에서 발생할 경우에는 신호 ERR SEQ가, 에러가 시간 표시에서 발생할 경우에는 신호 ERR TIME이, 그리고 에러가 접속 번호에서 발생할 경우에는 신호 ERR ID가 제공된다. 신호 ERR PAT와 신호 ERR ID는 또한 셀 헤더 인식용 회로(HIDC)에 전송된다.

소위 셀 헤더 인식 회로(HIDC)는 입력되어 들어오는 셀의 셀 헤더의 5개 바이트를 기준 셀의 5개 바이트와 비교하는데, 헤더 바이트 각각은 상술된 한 쌍의 비트를 포함하고, 여기에서 헤더 바이트(이후에는 PT로 칭함)는 테스트 또는 보전 셀이 관련되어 있을 경우 활성화되지만 데이터 셀인 경우에는 활성화되지 않는다. 이로 인해 출력(CELL REC)은 다음과 같은 경우에 활성화된다.

- PT가 활성화되고 헤더 유닛의 5개 바이트를 비롯하여 MCT 및 MCT 바이트가 동일할 경우; 또는 - PT가 활성화되지 않고 헤더의 5개 바이트가 동일할 경우.

출력(CELL REC)이 활성화되면 입력되는 셀의 시퀀스 번호는 기준 셀의 시퀀스 번호와 비교되고, 그에 따라 출력(CELL INS)은 다음과 같은 경우에 활성화된다.

- 접속 번호들이 다르고 입력되는 셀의 접속 번호에 에러가 없을 경우; - 최종 인용된 접속 번호에 에러가 있고 또한 신호 ERR PAT가 소정의 임계값을 초과할 경우.

셀 타입을 인식하기 위한 회로(TYPD)는 TYPE-1형 셀과 TYPE-0형 셀을 구별하며 셀 타입을 지시하는 신호 TYPE를 발생한다. 시퀀스 번호를 결정하기 위한 회로(SEQE)는 신호 TYPE의 함수에서 16비트 신호(SEQ NR) 로서 시퀀스 번호를 추출한다.

전송 시간(DERLC)의 상대치 또는 절대치를 결정하기 위한 회로(DELC)는 신호 TYPE의 함수에서 셀로부터의 시간 표시(TS)를 추출하고 클록 회로(LCTI)의 지역 시간(local time)(LTI)으로부터 시간 표시(TS)를 감산하며 그 차이를 출력부에서 16비트 신호(DL)로서 발생시킨다. 테스트 셀 발생기(TG)에서의 클록회로(LT)와 평가 회로에서의 클록 회로(LCTI)가 동기적으로 실행되지 않을 경우에는 전송 시간의 절대치를 얻을 수 없다. 그러나, 테스트 셀의 시퀀스에 대해서도 이러한 방식으로 전송 시간차의 상대치를 얻을 수 있으며 이들 전송 시간차는 통상적으로 전송 시간의 절대치에 비해 훨씬 중요하다.

본 발명에 따르면, ATM 접속의 특성을 테스트하기 위한 모든 수단이 제공된다.

본 발명의 원리가 특정 장치와 관련하여 상술되어 있기는 하나, 이러한 설명은 예로서만 이루어진 것이고 본 발명의 범위를 한정한 것이 아님을 분명히 이해해야 한다.

Claims (20)

1. ATM 네트워크의 제1 지점과 제2 지점 사이의 ATM 접속 특성을 테스트하는 방법에 있어서, 상기 제1 지점에서 소정의 테스트 셀의 시퀀스를 전송하는 단계와, 상기 제2 지점에서 상기 테스트 셀을 수신하여 테스트하는 단계를 포함하고, 상기 테스트 셀 각각은 헤더부와 정보부를 포함하고, 상기 정보부는 동일한 내용을 갖는 제1 부분과 제2 부분으로 이루어진 2 부분을 포함하며, 상기 제2 부분은 제1 부분의 반전된 값을 갖는 것을 특징으로 하는 방법.
2. 제1항에 있어서, 상기 2 부분은 제1 부분의 각 옥텟이 제2 부분의 관련된 반전된 옥텟에 의해 바로 이어지는 방식으로 서로 정렬되어 있는 것을 특징으로 하는 방법.
3. 제1항에 있어서, 상기 각 정보부는 적어도, 전송 시간(TS)의 시간 표시, ATM 접속의 시퀀스 번호(SN), 및 접속 번호(ID)를 포함하고, 이들 정보는 반전 형태 또는 비반전 형태를 가지며, 이들 데이터를 포함하지 않는 정보의 나머지는 상기 데이터가 반전된 형태 또는 비반전 형태인지를 나타내는 표시(FL)를 포함하는 것을 특징으로 하는 방법.
4. 제1항 기재의 방법에 따라 ATM 네트워크의 제1 지점에서 소정의 ATM 테스트 셀의 데이터 시퀀스를 발생시키는 장치를 포함한 테스트 셀 발생기에 있어서, 사이 장치는 데이터 시퀀스를 선택적으로, 그리고 적어도 부분적으로 비반전 형태 또는 반전 형태로 발생하도록 실행되는 것을 특징으로 하는 테스트 셀 발생기.
5. 제4항에 있어서, 상기 데이터 시퀀스는 옥텟의 형태로 실현되고, 각 옥텟마다 반전 형태를 갖는 것을 특징으로 하는 테스트 셀 발생기.
6. 제5항에 있어서, 상기 장치는, 셀 클록(CCL)에 의해 제어되는 클록 회로(LT), 접속 번호 발생기(ID), 기록 및 판독 메모리 장치(MEM), 제어 회로(TCGC), 전환가능한 인버터(INV), 및 출력 레지스터(REG)를 포함하는 것을 특징으로 하는 테스트 셀 발생기.
7. 제6항에 있어서, 상기 클록 회로(LT), 상기 접속 번호 발생기(ID), 및 기록 및 판독 메모리 장치(MEM)는 모두 인버터(INV)를 통해 출력 레지스터(REG)와 접속되어 있으며, 상기 모든 유닛들은 제어 회로(TCGC)에 의해 제어되는 것을 특징으로 하는 테스트 셀 발생기.
8. 제7항에 있어서, 테스트 셀이 정보부를 가지며, 이 정보부는 전송 시간의 시간 표시(TS)와, ATM 접속의 시퀀스 번호(SN)와, 클록 회로(LT), 메모리 장치(MEM) 및 접속 번호 발생기(ID)에 의해 각각 제공되는 접속 번호(ID)를 포함하는 것을 특징으로 하는 테스트 셀 발생기.
9. 제7항에 있어서, 상기 메모리 장치(MEM)는 테스트 셀의 헤더를 추가로 생성하는 것을 특징으로 하는 테스트 셀 발생기.
10. 제1항 기재의방법에 따라 ATM 네트워크의 제2 지점에서, 소정의 ATM 테스트 셀을 테스트하는 평가 회로에 있어서, 입력되는 셀과 기준 셀을 비교하여, 상기 입력되는 셀이 평가 회로(CELC REC)와 연관되는지를 검출하는 셀 헤더 인식 회로(HIDC)를 포함하는 것을 특징으로 하는 평가 회로.
11. 제10항에 있어서, 상기 테스트 셀의 데이터는 각 옥텟마다 반전된 옥텟을 가지며, 수신된 데이터가 먼저 비반전 형태이고 그 다음에 반전된 형태를 갖는지 또는, 그 역인지를 검출하는 회로(TYPD)를 더 포함하는 것을 특징으로 하는 평가 회로.
12. 제10항에 있어서, 상기 테스트 셀은 전송 시간의 시간 표시(TS)를 포함하고, 상기 테스트 셀로부터 상기 시간 표시(TS)를 추출하고, 지역 시간 표시(LCTI)와의 차이를 계산하는 회로(DELC)를 더 포함하는 것을 특징으로 하는 평가 회로.
13. 제10항에 있어서, 상기 제2 지점에서 입력되는 셀은, 상기 테스트 셀 또는 유지 셀이 관련되고 전형적인 데이터 셀이 관련되지 않을 때 활성화되는 제1 셀 표시(PT)를 갖는 헤더(H)와, 상기 테스트 셀이 셀 전송 시간의 시간 표시(TS), ATM 접속에서의 시퀀스 번호(SN) 및 접속 번호(ID)와 관련될 때 활성화되는 제2 셀 표시(MCT, MCT)를 갖는 정보부를 갖는 정보부를 포함하는 것을 특징으로 하는 평가 회로.
14. 제13항에 있어서, 상기 셀 헤더 인식 회로(HIDC)는 입력되는 셀의 헤더와 상기 기준 셀의 헤더를 비교하고, 이들 헤더가 동일하고 제1 셀 표시(PT)가 활성화되면, 제2 셀 표시(MCT, MCT)를 더 비교하여 이들이 동일할 경우, 입력되는 셀이 평가 회로와 관련된다는 것을 지시하는 제1 출력 신호(CELL REC)를 제공하는 것을 특징으로 하는 평가 회로.
15. 제14항에 있어서, 상기 제1 출력 신호(CELL REC)는 상기 비교된 헤더가 동일하면 활성화되지만, 제1 셀 표시(PT)가 활성화되지 않았을 때는 활성화되지 않는 것을 특징으로 하는 평가 회로.
16. 제14항 또는 제15항에 있어서, 상기 제1 출력 신호(CELL REC)가 활성화되어 있을 때 셀 헤더 인식 회로는 입력되는 셀의 접속 번호(ID)를 기준 셀의 접속 번호와 비교하고, 이들 접속 번호가 상이하고 입력되는 셀의 접속 번호에 에러가 없을 경우 에러를 표시하는 활성화된 제2 출력 신호(CELL INS)를 발생하는 것을 특징으로 하는 평가 회로.
17. 제10항에 있어서, 비트 에러를 검출 및 정정하기 위한 에러 인식 회로(ERRC)를 더 포함하고, 검출된 에러는 카운트되어 그 카운트 결과가 제3 출력 신호(ERR PAT)에 의해 표시되는 것을 특징으로 하는 평가 회로.
18. 제13항 또는 제17항에 있어서, 상기 에러 인식 회로(ERRC)는 입력되는 접속 번호에서의 비트 에러를 또한 체크하며, 에러가 검출되면 제4 출력 신호(ERR ID)를 활성화하는 것을 특징으로 하는 평가 회로.
19. 제16항에 있어서, 상기 제2 출력 신호(CELL INS)는 제1 출력 신호(CELL REC) 및 제4 출력 신호(ERR ID)가 활성화되고 제3 출력 신호(ER PAT)가 소정의 임계값을 초과할 때 활성화되는 것을 특징으로 하는 평가 회로.
20. 제18항에 있어서, 상기 제2 출력 신호(CELL INS)는 제1 출력 신호(CELL REC) 및 제4 출력 신호(ERR ID)가 활성화되고 제3 출력 신호(ER PAT)가 소정의 임계값을 초과할 때 활성화되는 것을 특징으로 하는 평가 회로.