KR0155578B1 - 반도체 소자의 저항 제조방법 - Google Patents
반도체 소자의 저항 제조방법Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 230000006641 stabilisation Effects 0.000 claims abstract description 18
- 238000011105 stabilization Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 239000004020 conductor Substances 0.000 claims abstract description 7
- 238000011049 filling Methods 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 claims description 2
- 230000000087 stabilizing effect Effects 0.000 claims description 2
- 239000002184 metal Substances 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Bipolar Transistors (AREA)
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Abstract
본 발명에 의한 반도체 소자의 저항 제조방법은 노드를 갖는 반도체 소자를 형성시킨 반도체기판 전면에 반도체 소자의 안정을 위한 표면안정화층을 형성하는 단계와, 상기 표면안정화층을 사진식각하여 상기 반도체 소자의 상기 노드를 노출시키는 접속홀을 형성하는 단계와, 상기 반도체 소자의 상기 노드와 접촉되게 상기 접속홀 내에 도전물질을 채우는 단계와, 접속홀을 채운 도전물질의 표면을 포함하는 상기 표면안정화층의 소정 부분에 불순물을 도핑하여 저항채널층을 형성시키는 단계를 포함하여 이루어진다.
Description
제1도는 종래의 반도체 소자의 저항 제조방법을 설명하는 도면.
제2도는 본 발명에 의한 반도체 소자의 저항 제조방법을 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명
10,30 : 반도체기판 11 : 표면산화막
12,32 : 매몰층 13,33 : 에피택셜층
14,34 : 절연막 15,35 : 소자격리층
16,16-1,36,36-1 : 베이스 17,37 : 저항채널층
18,18-1,38,38-1 : 에미터 19,19-1,39,39-1 : 콜렉터
20,40 : 금속 21,41 : 표면안정화층
31 : 폴리실리콘 42 : 접속홀
43 : 포토레지스트 R,R': 저항
E1,E2,E3,E4 : 에미터노드 B1,B2,B3,B4 : 베이스노드
C1,C2,C3,C4 : 컬렉터노드 a,a' : 저항형성영역
L : 채널길이 Q1,Q2 : 바이폴라 트랜지스터소자
본 발명은 반도체 소자의 저항 제조방법에 관한 것으로, 특히 크기가 축소된 반도체 칩에서 큰 값을 갖는 저항의 제조에 적당하도록 한 반도체 소자의 저항 제조방법에 관한 것이다.
반도체 집적소자의 트랜지스터(transistor)소자, 캐패시터(capacitor), 저항 등으로 회로를 구성시키기 위해서는 반도체 기판(wafer)상에 각기 배열하여 형성시킨다.
즉, 종래의 반도체 소자의 저항 제조방법에서 바이폴라(bipolar) 트렌지스터 혹은 모스(MOS) 트렌지스터 구조에서는 실리콘 웨이퍼(silicon wafer) 표면(이하 반도체기판이라 칭함)에 저항이나 트렌지스터를 한 번에 형성시켰다. 이하 도면을 참고로 종래의 반도체 소자의 저항 제조방법을 설명하면 다음과 같다
제1도는 종래의 반도체 소자의 저항 제조방법을 설명하는 도면으로, 바이폴라 트렌지스터소자를 직렬접속하는 저항을 제조하는 단계와 그에 따른 등가회로를 도시한 도면이다.
종래의 반도체 소자의 저항 제조방법에서 2개의 바이폴라 트렌지스터소자(Q1,Q2)를 직렬접속시키는 저항(R)을 제조하기 위해서는 우선, 제1도의 (a)와 같이, 반도체기판(10)상에 표면산화막(11)을 형성시키고, 사진식각으로 소정 간격으로 매몰층영역을 정의한 후에, 불순이온을 고농도로 주입하여 매몰층(12)을 형성한다.
그리고, 반도체기판(10) 상의 표면산화막(11)을 제거하고, 매몰층(12)이 형성된 반도체기판(10)의 전면에 에피택셜(epitaxial)층(13)을 성장시킨 후에, 제1도의 (b)와 같이, 에피텍셜층(13)의 상면에 절연막(14)을 형성시키고, 사진식각으로 에피텍셜층(13)을 반도체기판(11)의 표면까지 식각하여 매몰층영역의 사이에 확산에 의해 소자격리층(15)을 형성한다.
매몰층영역의 사이에 소자격리층(15)을 형성시키면서, 에피텍셜층의 전면에는 다시 절연막(14)을 확산시킨다.
이어서, 제1도의 (c)와 같이, 사진식각공정으로 각 소자의 베이스(base)가 될 부위와, 저항형성영역(a)의 절연막을 제거하고, 불순물이온 주입 및 열처리공정으로 각 소자의 베이후 확산시킨다.
이어서, 에피텍셜층(13)의 상의 절연막(14)을 제거한 후, 제1도의 (c)와 같이, 에피텍셜층(13)상에 절연막(14-1)을 다시 형성하고 사진식각공정으로 각 소자의 베이스(base)가 될 부위와, 저항성영역(a)의 절연막(14-1)을 제거한다. 그리고, 에피텍셜층(13)의 노출된 부분에 불순물을 이온주입하고 열처리하여 각 소자의 베이스(16)(16-6)와 저항채널층(17)을 형성시키면서, 에피텍셜층(13)의 전면에는 절연막(14-2)을 형성시킨다.
그 다음에는 사진식각공정으로 에피텍셜층(13)의 소자의 에미터(emitter)와 콜렉터(collector)가 형성될 부분이 노출되도록 절연막(14-2)을 패터닝한 후에, 제1도의 (d)와 같이, 고농도 불순물이온을 주입하여 에미터(18)(18-1)와 콜렉터(19)(19-1)를 형성한다. 그리고, 제1도의 (e)와 같이, 금속배선을 위한 각 부분을 사진식각하여 콘택홀(contact hole)을 형성시킨 후에 금속(20)을 증착 및 사진식각함으로써 금속배선을 실시하여, 베이스노드(B1,B2), 에미터노드(E1,E2), 콜렉터노드(C1,C2)를 형성시키면서, 제 1 바이폴라트랜지스터소자(Q1)의 콜렉터노드(C1)와, 제 2 바이폴라트랜지스터소자(Q2)의 이미터노드(E2)를 채널길이 L인 저항채널층(17)으로 연결시킨다.
그 후에는 제1도의 (f)와 같이, 반도체 소자의 전기적 혹은 물리적인 열화를 방지하기 위한 표면안정화(passivation)층(21)을 금속배선 실시로 노드를 형성시킨 표면 안정화층의 전면에 형성한다.
이렇게 제조된 반도체 소자는 제1도의 (g)와 같이, 제 1 바이폴라트랜지스터소자(Q1)의 콜렉터노드(C1)와, 제 2 바이폴라트랜지스터소자(Q2)의 이미터노드(E2)를 저항(R)으로 직렬시킨 등가회로로 표현된다.
그러나, 종래의 반도체 소자의 저항 제조방법에서는 실리콘 웨이퍼 표면에 저항이나 트렌지스터소자를 한 번에 형성시키므로, 큰 저항을 실리콘 웨이퍼상에 형성시킬 경우에는 저항치가 채널길이(L)에 비례함으로, 반도체 칩(chip)의 면적이 증가되는 문제가 발생하였다. 또한, 반도체 제조에 있어서, 마스크(mask)로 실리콘 웨이퍼상에 저항형성범위로 정의되어 이온주입에 의해 조절되는 저항값의 수정을 위해서는 마스크의 전반적인 수정이 요구되어서 공정이 복잡하게 되는 문제가 발생되었다.
본 발명에서는 이러한 문제를 해결하기 위하여 인출된 것으로, 반도체 소자의 저항을 표면안정화층상에 형성하여 반도체 칩의 면적을 감소시키고, 저항치의 수정이 용이하도록 하는 것을 그 목적으로 한다.
본 발명에 의한 반도체 소자의 저항 제조방법은 노드를 갖는 반도체 소자를 형성시킨 반도체기판 전면에 반도체 소자의 안정화를 위한 표면안정화층을 형성하는 단계와, 상기 표면안정화층을 사진식각하여 상기 반도체 소자의 상기 노드를 노출시키는 접속홀을 형성하는 단계와, 상기 반도체 소자의 상기 노드와 접촉되게 상기 접속홀 내에 도전물질을 채우는 단계와, 접촉홀을 채운 도전물질의 표면을 포함하는 상기 표면안정화층의 소정부분에 불순물을 도핑하여 저항채널층을 형성시키는 단계를 포함하여 이루어진다.
이하 첨부된 도면을 참고로 본 발명에 의한 반도체 소자의 저항 제조방법을 설명하면 다음과 같다.
제2도는 본 발명에 의한 반도체 소자의 저항 제조방법을 설명하는 도면으로, 그 실시예인 바이폴라 트렌지스터소자를 형성시킨 반도체기판상에 각 바이폴라 트렌지스터소자를 직렬접속하는 저항을 형성시키는 단계를 도시한 도면이다.
즉, 반도체기판상에서 바이폴라 트랜지스터소자는 제2도의 (a)와 같이, 소정간격으로 다수의 매몰층(32)을 형성시킨 반도체기판(30) 전면에 에피텍셜층(33)을 형성시킨 후에, 에피텍셜층을 식각하여 형성시킨 소자격리층(35)에 의해 격리된 각 바이폴라 트랜지스터소자의 베이스(36)(36-1), 에미터(38)(38-1), 콜렉터(39)(39-1)를 형성시키고, 그 상면에 절연막(34)을 형성시킨다. 그리고, 절연막을 접촉부위를 식각한 후에, 그 상면에 금속(40)을 증착 및 사진식각함으로써 금속배선을 실시하여, 베이스노드(B3,B4), 에미터노드(E3,E4), 콜렉터노드(C3,C4)를 형성시키고 그 상면에 반도체 소자의 표면 안정화를 위한 표면안정화층(41)이 형성된다. 상기에서 반도체 소자의 표면은 금속배선 실시에 의해 심한 단차등의 굴곡이 발생되므로 표면안정화층(41)을 상온이상에서 액상의 유동성을 갖는 SOG(spin on glass)로 형성한다.
그 후에는 제2도의 (b)와 같이, 표면안정화층(41)의 상면에 패드오픈(pad open)용 마스크로 포토레지스트(photo resist)를 이용한 사진식각으로 접속홀(42)을 형성시켜서 저항과 직렬접속시킬 각 바이폴라 트렌지스터 소자의 에미터(38-1)와 콜렉터(39)의 금속배선층을 노출시킨다.
이어서,접속홀(42)을 형성시킨 표면안정화층(41)의 상면에 폴리실리콘(polysilicon)층을 형성하고, 제2도의 (c)와 같이, 에치백하여 접속홀(42)을 폴리실리콘층(31)으로 채운다.
그리고, 표면안정화층(41)의 상면에 포토레지스트(43)로 접속홀(42)을 채운 폴리실리콘층(31)의 표면을 포함하는 저항성영역(a')을 정의한 후에, 제2도의 (d)와 같이, 불순물이온을 주입하여 저항 불순물층을 형성한 후 열처리하여 저항채널층(37)을 형성한다. 상기 저항채널층(37)은 접속홀(42)을 채운 폴리실리콘층(31)을 전기적으로 연결시키는 것으로 에미터(38-1) 및 에미터노드(E4)와 콜렉터(39)및 콜렉터노드(C3)를 직렬접속시키는 반도체 소자의 저항이 된다.
본 발명에 의한 반도체 소자의 저항 제조방법에서는 큰 값의 저항이라도 반도체 소자의 표면안정화층상에 형성시키므로 반도체 칩의 면적을 감소시킬 수 있다. 또한, 이미 형성시킨 저항의 값을 가변시킬때에도 저항형성부의 마스크만을 수정하여 저항치를 수정할 수 있으므로 공정이 단순하게 된다.
Claims (3)
- 반도체 기판상에 형성시킨 반도체 소자에 접속되는 저항의 제조방법에 잇어서, 1) 노드를 갖는 반도체 소자를 형성시킨 반도체기관 전면에 반도체 소자의 안정을 위한 표면안정화층을 형성하는 단계와, 2) 상기 표면안정화층을 사진식각하여 상기 반도체 소자의 상기 노드를 노출시키는 접속홀을 형성하는 단계와, 3) 상기 반도체 소자의 상기 노드와 접촉되게 상기 접속홀 내에 도전물질을 채우는 단계와, 4) 접촉홀을 채운 도전물질의 표면을 포함하는 상기 표면안정화층의 소정 부분에 불순물을 도핑하여 저항채널층을 형성시키는 단계를 포함하여 이루어진 반도체 소자의 저항 제조방법.
- 제 1항에 있어서, 상기 표면안정화층을 SOG(spin on glass)으로 형성하는 것을 특징으로 하는 반도체 소자의 저항 제조방법.
- 제 1항에 있어서, 상기 도전물질이 폴리실리콘인 반도체 소자의 저항 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940033418A KR0155578B1 (ko) | 1994-12-09 | 1994-12-09 | 반도체 소자의 저항 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940033418A KR0155578B1 (ko) | 1994-12-09 | 1994-12-09 | 반도체 소자의 저항 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026722A KR960026722A (ko) | 1996-07-22 |
| KR0155578B1 true KR0155578B1 (ko) | 1998-10-15 |
Family
ID=19400805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940033418A KR0155578B1 (ko) | 1994-12-09 | 1994-12-09 | 반도체 소자의 저항 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0155578B1 (ko) |
-
1994
- 1994-12-09 KR KR1019940033418A patent/KR0155578B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026722A (ko) | 1996-07-22 |
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